KR0144173B1 - 박막트랜지스터의 구조 및 제조방법 - Google Patents

박막트랜지스터의 구조 및 제조방법

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Abstract

본 발명은 반도체 소자 구조 및 제조방법에 관한 것으로, 특히 박막 트랜지스터의 소오스와 드레인형성을 위한 불순물 이온 마스크의 미스어라인을 방지하는데 적당하도록 한 박막트랜지스터의 구조 및 제조방법에 관한 것이다.
본 발명의 목적을 달성하기 위한 박막트랜지스터의 구조는 기판위에 형성된 게이트전극, 상기 게이트전극 상측과 상기 게이트전극 타측이 상기 기판위에 형성된 제1반도체층, 상기 게이트전극 상측의 일부영역에 접촉창을 가지고, 상기 제1반도체층 위에 형성된 제1절연막, 상기 접촉창과 상기 제1절연막위에 형성된 제2반도체층, 상기 게이트전극 타측의 제1반도체층에 형성된 소오스영역, 상기 제2반도체층에 형성된 드레인영역, 상기 게이트전극 상측의 제1반도체에 형성된 채널영역, 상기 채널영역과 상기 드레인영역의 수직거리에 형성된 옵셋영역을 포함하여 구성되어지고, 본 발명의 박막트랜지스터 제조방법은 기판위에 게이트전극을 형성하는 공정과, 상기 기판과 상기 게이트전극위에 제1절연층과 제1반도체층을 차례로 형성하는 공정과, 상기 게이트적극의 타측의 제1반도체층 소오스영역을 형성하는 공정과, 상기 게이트전극 상측영역에 접촉창을 가진 제2절연막을 형성하는 공정과, 상기 제2절연막과 상기 접촉창위에 제2반도체를 형성하고, 상기 제2도전층에 불순물 이온을 주입하는 공정과, 상기 게이트전극의 일측의 상기 제2반도체층, 제2절연막, 그리고 제1반도체층을 식각하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

박막트랜지스터의 구조 및 제조방법
제1도는 종래의 박막트랜지스터 공정단면도
제2도는 본 발명의 박막트랜지스터 공정단면도
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22, 24, 27 : 제1, 제2, 제3절연층
23 : 게이트 전국 25, 28 : 제2, 제3반도체층
25' : 체널영역 26 : 소오스영역
28a : 옵셋영역29 : 불순물 이온도핑
30 : 드레인영역 31 : 접촉창
본 발명은 반도체 소자 구조 및 제조방법에 관한 것으로, 특히 박막 트랜지스터의 소오스/드레인영역 형성을 위한 불순을 이은 마스크의 오정렬(Misaligne)을 방지하는데 적당하도록 한 박막트랜지스터의 구조 및 제조방법에 관한 것이다. 종래의 박막트랜지스터 제조방법은 제1도에서 상세히 설명하면 다음과 같다.
제1도 (a)에서와 같이 기판(1)상에 제1절연막(2)과 제1반도체층을 차례로 증착하고, 게이트 마스크를 이용한 사진식각공정으로 제1반도체층을 패터닝하여 게이트전극(3)을 형성한다.
그리고 제2도에서와 같이 상기 전면에 제2절연막(게이트절연막)(4)과 채널 형성용 제2반도체층(5)을 차례로 증착하고, 이어서 제1도 (c)에서와 같이 상기 제2반도체층(5)상에 김광막을 도포하여 노광 및 공정으로 채널영역에만 감광막이 남도록 마스킹한다.
이때 소오스영역은 게이트전극과 오버랩(over lap)되고, 드레인영역은 옵셋(offset)되도록 채널영역을 마스킹한다.
상기와 같이 노출된 제2반도체층에 불순물 이온주입을 하여 제1도 (d)에서와 같이 상기 감광막을 제거한 후 소오스 및 드레인과 채널영역(6)(7)(5a)을 형성함으로써 종래의 박마트랜지스터를 제조하였다.
상기와 같은 종래의 박막 트랜지스터의 동작원리를 설명하면 다음과 같다.
즉, P-MOS 박막트랜지스터인 경우, 채널에는 n형 불순물이 도핑되고 소오스와 드레인에는 P형 불순물로 도핑된다.
게이트에는 소오스에 대하여 (-)전압을 가하면 채널영역에 정공이 축적되어 채널을 형성하고, 드레인에는 소오스에 대하여 (-)전압을 가하면 이 전위차에 의하여 소오스와 드레인상이에 전류가 흐른다.
그러나 게이트 전압을 0으로 하면 채널이 소멸되어 전류는 차단된다.
상기와 같은 종래의 박막트랜지스터 제조방법은 포토마스크(photo mask)공정으로 채널영역을 정의함과 동시에 옵세영역을 정의함으로써, 공정이 복잡하고 재현성이 어려우며 어라인(align)정도에 따라 박막트랜지스터의 온/오프특성이 심하게 변하기 때문에 박막 트랜지스터의 신뢰성에 어려운 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 드레인과 게이트전극간의 옵셋길이가 절연층의 두께에 따라 저의되어 옵셋길이의 편차를 줄임으로써 박막트랜지스터의 불균일한 온/오프 특성을 개선시키는데 목적이 있다.
상기 목적을 달성하기 위한 박막트랜지스터의 구조는 기판위에 형성된 게이트전극, 상기 게이트전극 상측과 상기 게이트전극 타측이 상기 기판위에 형성된 제1반도체층, 상기 게이트전극 상측의 일부영역에 접촉창을 가지고 상기 제1반도체층위에 형성된 제1절연막, 상기 접촉창과 상기 제1절연막위에 형성된 제2반도체층, 상기 게이트전극 타측의 제1반도체층에 형성된 소오스영역, 상기 제2반도체층에 형성된 드레인영역, 상기 게이트전극 상측의 제1반도체에 형성된 채널영역, 상기 채널영역과 상기 드레인영역의 수직거리에 형성된 옵셋영역을 포함하여 구성되어지고, 본 발명의 박막트랜지스터 제조방법은 기판위에 게이트전극을 형성하는 공정과, 상기 기판과 상기 게이트전극위에 제1절연층과 제1반도체층을 차례로 형성하는 공정과, 상기 게이트전극의 타측의 제1반도체층 소오스영역을 형성하는 공정과, 상기 게이트전극 상측영역을 접촉창을 가진 제2절연막을 형성하는 공정과, 상기 제2절연막과 상기 접촉창위에 제2반도체층을 형성하고, 상기 제2반도체층에 불순물 이온을 주입하는 공정과, 상기 게이트전극의 일측의 상기 제2반도체층, 제2절연막, 그리고 제1반도체층을 식각하는 공정을 포함하여 이루어짐을 그 특징으로 한다.
상기와 같은 본 발명은 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명의 박막 트랜지스터 공정단면도로써, 본 발명의 박막트랜지스터 제조방법은 제2도 (a)에서와 같이 기판(21)상에 제1절연층(22)과 제1반도체층(폴리실리콘)을 차례로 증착하고, 상기 제1반도체층상에 감광막을 도포하여 사진 식각공정으로 게이트전극(23)을 패터닝한 후 제2도 (b)에서와 같이 게이트 절연막인 제2절연층(24)과 채널영역(25')과 소오스영역(26) 형성을 위한 제2반도체층(폴리실리콘)(25)을 차례로 증착하고 상기 제2반도체층(25)상에 감광막을 도포하여 노광 및 식각공정으로 상기 게이트전극의 일측의 제2반도체층(25)을 제거한다.
여기서 게이트전극 일측의 제2반도체층은 제거하지 않고 공정을 진행할 수 있다.
이어서 제2도 (c)에서와 같이 상기 게이트전극(23)의 타측의 제2반도체층(25)에 게이트전극의 일부와 겹치도록 불순물 이온주입을 한다.
이때 불순물 이온주입된 제2반도체층(25) 소오스영역(26)으로써 기능한다.
그리고 제2도 (d)에서와 같이 상기 제2절연층(24)과 상기 제2반도체층(25)위에 제3절연층(27)을 형성한 뒤 제2도 (e)에서와 같이 제3절연층상에 감광막을 도포하고, 노장 및 현상공정으로 상기 게이트전극 상측의 채널영역(25')일부의 감광막을 제거하고, 상기 감광막을 마스크로 이용하여 상기 제3절연층을 선택으로 제거하여, 접촉장(31)(contact hele)을 형성한다.
제2절연층(27)과 상기 접촉창(31)위에 제3반도체층(폴리실리콘 또는 내열금속)(28)을 증착한 후 제2도 (f)에서와 같이 상기 제3반도체층(28)에 불순물 이온주입(29)을 한다.
이때 불순물 이온주입은 드레인영역(30) 도핑이다.
그리고 제2도 (g)에서와 같이 상기 게이트전극의 일측에 상기 불순물 이온이 주입된 드레인영역(30)과 제3절연층 및 채널영역이 형성된 제2반도체층을 차례로 제거하여 박막 트랜지스터를 완성한다(여기서, 상기 게이트전극의 상기 일측끝에서 상기 드레인영역(30)의 수직거리는 옵셋영역(28a)이 된다).
본 발명의 박막트랜지스터의 구조는 절연기판(21)상의 소정영역에 게이트전극(23)이 형성되고, 상기 게이트전극(23) 상측과 상기 게이트전극 타측의 상기 기판위에 제2반도체층(25)을 형성하며, 상기 제2반도체층(25)위에 제2절연층(27)이 형성되며, 상기 게이트전극 상측의 일부영역에 접촉창(31)을 가지고 상기 접촉창과 상기 제2절연층(27)에 제3반도체층(28)이 형서되고, 상기 게이트전극 타측의 제2반도체층(25)에 소오스영역(26)이 형성되며, 상기 게이트전극 상측의 제2반도체(25)에 체널영역(25')이 형성되어, 상기 채널영역(25')과 상기 드레인영역(30)의 수직거리에 옵셋영역이 형성된 구조를 갖는다.
본 발명의 박막트랜지스터의 동작원리는 종래의 동작원리와 차이가 없기에 생략한다.
상기에서 설명한 바와같이 본 발명의 박막트렌지스터의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 드레인전극을 위한 제3도전층과 채널사이의 절연층 두께에 따라 옵셋길이가 정해지기 때문에 옵셋길이의 편차를 크게 줄일 수 있다.
둘째, 제3도전층을 내열금속층으로 사용할 경우, 폴리실리콘으로 형성된 채널영역사이에 쇼트키 접합이 형성되어 오프특성을 개선시킴으로써 박막트랜지스터의 신뢰성을 향상시킬 수 있다.

Claims (2)

  1. 기판위에 형성된 게이트전극, 상기 게이트전극 상층과 상기 게이트전극 타측이 상기 기판위에 형성된 제1반도체층, 상기 게이트전극 상측의 일부영역의 접촉창을 가지고, 상기 제1반도체층위에 형성된 제1절연막, 상기 접촉창과 상기 제1절연막위에 형성된 제2반도체층, 상기 게이트전극 타측의 제1반도체층에 형성된 소오스영역, 상기 제2반도체층에 형성된 드레인영역, 상기 게이트전극 상측의 제1반도체에 형성된 채널영역, 상기 채널영역과 상기 드레인영역의 수직거리에 형성된 옵셋영역을 포함하여 이루어짐을 특징으로 하는 박막트랜지스터의 구조.
  2. 기판위에 게이트전극을 형성하는 공정과, 상기 기판과 상기 게이트전극위에 제1절연층과 제1반도체층을 차례로 형성하는 공정과, 상기 게이트전극의 타측의 제1반도체층, 소오스영역을 형성하는 공정과, 상기 게이트전극의 상측영역에 접촉창을 가진 제2절연막을 형성하는 공정, 상기 제2절연막과 상기 접촉창위에 제2반도체층을 형성하고, 상기 제2반도체층에 불순물이온을 주입하는 공정, 상기 게이트전극의 일측의 상기 제2반도체층, 제2절연막 그리고 제1반초체층을 식각하는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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