KR0156120B1 - 박막트랜지스터 제조방법 - Google Patents

박막트랜지스터 제조방법

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Abstract

본 발명은 박막 트랜지스터에 관한 것으로, 특히 트랜지스터의 소오스와 드레인영역 형성시 감광막의 특별한 패터닝없이 셀프 어라인에 의해 소오스와 드레인을 형성함과 동시에 이온주입시 게이트 폴리실리콘의 두께차를 이용하여 게이트 절연막의 파괴를 최소화하도록 한 박막트랜지스터 제조방법에 관한 것이다.
본 발명의 목적을 달성하기 위해 기판상에 제1절연막, 제1반도체층, 제2절연막을 차례로 증착하고, 제2절연막을 선택적으로 제거하는 공정과, 전면에 게이트절연용 제3절연막, 제2반도체층을 차례로 증착하는 공정과, 상기 제2절연막이 제거된 부위를 포함하여 일측에 제2절연막이 남도록 상기 제2반도체층과 제3절연막, 제2절연막을 선택적으로 제거하여 게이트전극을 형성하는 공정과, 상기 게이트를 마스크로 이용한 제1반도체층에 불순물 이온 주입을 하고 소오스/드레인영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

박막트랜지스터 제조방법
제1도는 종래의 박막트랜지스터 공정단면도.
제2도는 본 발명의 박막트랜지스터 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22, 24, 25, 30 : 제1, 제2, 제3, 제4절연막
23, 26 : 제1, 제2반도체층 26a : 게이트전극
27 : 드레인 영역 28 : 소오스영역
29 : 채널영역
본 발명은 박막트랜지스터(Thin Film Transistor : TFT)에 관한 것으로, 특히 트랜지스터의 소오스와 드레인영역 형성시 감광막의 특별한 패터닝없이 셀프 어라인(self-align)에 의해 소오스와 드레인을 형성함과 동시에 이온 주입시 게이트 폴리실리콘의 두께차를 이용하여 게이트 절연막의 파괴를 최소화하도록 한 박막트랜지스터 제조방법에 관한 것이다.
종래의 박막트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 박막 트랜지스터 공정단면도로써 제1도(a)와 같이 기판(1)상에 산화막(2)을 형성하고, 상기 산화막(2)상에 제1반도체층(폴리실리콘)(3)을 증착한 후, 제1도(b)에서와 같이 게이트 마스크를 이용한 사직 식각공정으로 상기 제1반도체층(폴리실리콘)(3)을 패터닝하여 게이트전극(3a)을 형성한 다음 제1도(c)에서돠 같이 게이트절연막(4)와 채널형성을 위한 제2반도체층(폴리실리콘막)(5)을 형성하고, 상기 반도체층(폴리실리콘)(5)상에 감광막을 도포하고 노광 및 현상공정으로 불순물 형성영역을 정의한 후 상기 정의된 반도체층(폴리실리콘)(5)에 불순물 이온 주입하여 소오스(5)와 드레인(6) 및 채널(7)영역을 형성한다.
이때, 소오스와 드레인영역 형성시 트랜지스터의 온(on), 오프(off)전류특성을 향상시키기 위해 소오스영역은 게이트전극(3a)과 겹치게하고 드레인영역은 게이트전극(3a)과 겹치지 않게(off-set)영역이 형성되도록 감광막을 형성한 것이다.
이어서 제1도(d)에서돠 같이 반도체층(폴리실리콘)(5)과 게이트 절연막(4)을 패터닝하고, 상기 기판전면에 평탄화 공정을 위해 절연막(8)(BPSG : Boro-Phospo Silicate Glass)를 형성하여 박막트랜지스터를 완성한다.
그러나 이와같은 종래의 박막트랜지스터 제조방법에 있어서는 소오스와 드레인 형성을 위한 불순물 이온주입시 감광막을 패터닝하는 공정이 있기 때문에 소오스와 드레인이 미스어라인(misalign)될 수 있는 가능성이 있어 드레인영역의 오프 셋(off-set)영역을 형성하기 힘들고, 이온 주입시 게이트 절연막이 파괴될 수 있는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 인출된 것으로, 트랜지스터의 소오스와 드레인영역 형성시, 불순물 이온 주입시 감광막의 패터닝없이 셀프 어라인(self-align)에 의해 소오스와 드레인영역을 형성함과 동시에 이온 주입시 게이트 폴리실리콘의 두께차를 이용하여 게이트 절연막이 파괴를 최소하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 제조방법은 기판상에 제1절연막, 제1반도체층, 제2절연막을 차례로 증착하고, 제2절연막을 선택적으로 제거하는 공정과, 전면에 게이트 절연용 제3절연막, 제2반도체층을 차례로 증착하는 공정과, 상기 제2절연막이 제거된 부위를 포함하여 일측에 제2절연막이 남도록 상기 제2반도체층과 제3절연막, 제2절연막을 선택적으로 제거하여 게이트 전극을 형성하는 공정과, 상기 게이트를 마스크로 이용한 제1반도체층에 불순물 이온주입을 하고 소오스/드레인영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명의 박막트랜지스터 제조방법은 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 박막트랜지스터 공정단면도로써 제2도(a)에서와 같이 기판(21)상에 산화막등의 제1절연막(22)을 형성하고, 상기 제1절연막(22)상에 채널을 형성하기 위한 제1반도체층(폴리실리콘)(23)을 증착하고, 제2도(b)에서와 같이 제2절연막을 상기 제1반도체층(23)에 증착하고, 상기 제2절연막(24)을 사진 식각공정으로 패터닝하여 상기 전면에 게이트용 제3절연막(25)과 게이트전극을 형성하기 위한 제2반도체층(폴리실리콘)(26)을 연속 증착한 다음 제2도(c)에서와 같이 상기 제2반도체층(26)과 제3절연막(게이트절연막)(25) 및 제2절연막(24)을 선택적으로 식각하여 게이트전극(26a)을 형성한다.
이때 게이트전극(26a)의 형태는 드레인영역쪽에는 게이트 절연막이 두껍게 형성되도록 상기 제2절연막이 제거되어 제2반도체층(26)이 두껍게 증착되었던 부분을 중심으로 일측에는 제2절연막(24)이 남아있도록 한다.
그리고 상기 게이트(26a)을 마스크로 이용하여 제1반도체층(23)에 불순물 이온 주입하여 소오스/드레인영역을 형성한다.
이때, 게이트전극(26a) 일측에 제2절연막(24)이 남아있기 때문에 별도의 마스크 공정없이 게이트전극(26a)과 드레인영역(27)은 오프-셋(off-set)영역을 갖도록 하고 제3절연막(25)상에는 게이트전극(26a)이 국부적으로 두껍게 증착되어 있기 때문에 이온 주입에 의한 게이트 절연막(25)의 파괴를 최소화할 수 있다.
제2도(d)에서와 같이 이온 주입후 채널형성을 위한 제1반도체층(23)을 패터닝함으로써 소오스(28)/드레인(27) 및 채널영역(29)을 형성한 다음 소자를 보호하기 위한 제4절연막(Boro-Phospo Silicate Glass : BPSG)(30)을 증착하여 박막 트랜지스터를 완성한다.
이상에서 설명한 바와같은 본 발명의 박막트랜지스터의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 게이트전극 형성시 게이트전극 일측에 두꺼운 절연막이 남도록 하고, 이를 마스크로 이용하여 불순물 이온주입을 함으로써 별도의 마스크 공정없이 게이트전극과 드레인영역사이에는 오프 셋(off-set)영역이 형성되도록 하여 노광작업에 의한 미스어라인(misalign)을 방지할 수 있다.
둘째, 게이트 절연막상의 게이트전극이 국부적으로 두껍게 증착되어 있기 때문에 소오스 및 드레인영역을 형성하기 위한 불순물 이온 주입시 충분한 마스킹 작용을 하기 때문에 게이트 절연막 파괴 가능성을 최소화할 수 있다.

Claims (2)

  1. 기판상에 제1절연막, 제1반도체층, 제2절연막을 차례로 증착하고, 제2절연막을 선택적으로 제거하는 공정과, 전면에 게이트절연용 제3절연막, 제2반도체층을 차례로 증착하는 공정과, 상기 제2절연막이 제거된 부위를 포함하여 일측에 제2절연막이 남도록 상기 제2반도체층과 제3절연막, 제2절연막을 선택적으로제거하여 게이트전극을 형성하는 공정과, 상기 게이트를 마스크로 이용한 제1반도체층에 불순물 이온 주입을 하고 소오스/드레인영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조방법.
  2. 제1항에 있어서, 제2반도체층은 폴리실리콘막으로서, 게이트전극 형성시 국부적으로 두껍게 증착되어 있음을 특징으로 하는 박막 트랜지스터 제조방법.
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