KR0156116B1 - 박막 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 제조방법에 관한 것으로, 특히 고집적 SRAM메모리 소자에 적당하도록 한 P-MOS 박막 트랜지스터의 제조방법에 관한 것이다.
이와 같은 본 발명의 박막 트랜지스터 제조방법은 기판상에 절연막과 제1반도체층을 차레로 증착하는 공정과, 상기 제1반도체층을 패터닝하여 제1게이트전극을 형성하는 공정과, 패터닝된 제1게이트전극과 노출된 절연막상에 1차 게이트절연막과 제2반도체층을 차례로 증착하는 공정과, 상기 제2반도체층을 에치백하여 상기 제1게이트전극 측면에 활성반도체층을 형성하는 공정과, 전면에 2차 게이트절연막과 제3반도체층을 형성하는 공정과, 활성 반도체층의 양측이 노출되고 활성 반도체층을 중심으로 제1게이트전극과 대향되도록 상기 제3반도체층을 선택적으로 식각하여 제2게이트전극을 형성하는 공정과, 상기 제2게이트전극을 마스크로 이용하여 활성 반도체층에 불순물 이온주입하여 소오스/드레인영역을 형성하는 공정을 포함하여 이루어진다.

Description

박막 트랜지스터의 제조방법
제1도는 종래의 박막 트랜지스터의 공정단면도.
제2도는 본 발명의 박막 트랜지스터의 공정단면도.
제3도는 본 발명의 박막 트랜지스터의 사시도.
* 도면의 주요부분에 대한 부호의 설명
21 : 절연막 22a,22b,22c : 제1, 제2, 제3반도체층
23 : 1차 게이트전극 24 : 1차 게이트산화막
25 : 활성 반도체층 26 : 감광막
27 : 소오스영역 28 : 드레인영역
29 : 2차 게이트산화막 30 : 2차 게이트전극
31 : 채널영역
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로서, 특히 고집적 SRAM 메모리소자에 적당하도록 한 P-MOS박막 트랜지스터 제조방법에 관한 것이다.
종래의 MOS박막 트랜지스터 제조방법은 제1도에서와 같이, 보텀게이트(bottom gate)를 기본으로한 보디 폴리실리콘(body poly-silicon)의 고상성장에 의해 그레인 사이즈(grain size)를 크게 제조하였다.
제1도 (a)에서와 같이, 절연기판 또는 절연막(1)위에 1차 반도체층(폴리실리콘)을 증착하고, 게이트 마스크를 이용한 사진식각 공정으로 1차 반도체층(폴리실리콘)을 패터닝하여 게이트전극을 형성한다.
그리고 제1도 (b)에서와 같이 상기 전면에 화학기상증착(Chenical Vapor Deposition : CVD)법으로 1차 게이트 산화막(3)과 2차 반도체층(보디폴리실리콘)(4)을 차례로 증착하고, 600℃부근에서 24시간 정도의 장시간 열처리를 수행하는 고상성장법을 통해 2차 반도체층(보디 폴리실리콘)의 그레인 사이즈를 크게한다.
제1도 (c)에서와 같이, 상기 2차 반도체층(보디 폴리실리콘)(4)상에 감광막(5)을 증착하고 노광 및 현상공정으로 채널영역을 마스킹한다.
이때 소오스영역(6)은 게이트전극(2)과 오버랩(overlap)되고, 드레인영역(7)은 게이트전극과 옵셋(off-set)이 되도록 채널영역을 마스킹한다.
상기와 같이, 노출된 2차 반도체층(보디 폴리실리콘)(4)에 P형 불순물(BF2)이온을 주입하여 소오스영역(6) 및 드레인영역(7)을 형성함으로써 제1도 (d)에서와 같이, 종래의 P형 MOS 박막 트랜지스터를 제조하였다.
상기와 같은 종래의 P형 MOS박막 트랜지스터 제조방법은 첫째, 포토마스크(photo mask) 공정으로 채널(channel)영역을 정의함과 동시에 옵셋영역을 정의함으로써, 공정이 복잡하고 재현성이 어려우며 얼라인(align)정도에 따라 오프전류(off current)의 변화가 심하기 때문에 박막 트랜지스터의 신뢰성에 어려움이 있었다.
둘째, 박막 트랜지스터 채널이 평면구성으로 셀(cell)사이즈가 작아지며, 채널의 길이 또한 작아져 박막 트랜지스터의 누설전류 증가 및 셀 사이즈에 영향을 미치므로 집적도에 어려운 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로써, 1차 게이트전극을 형성하고, 1차 게이트전극 측면에 반도체층(보디 폴리실리콘)을 형성한 후 1차 게이트전극을 횡단하는 2차 게이트전극을 형성하고 2차 게이트전극 양편에 소오스/드레인을 형성하여 채널내의 전계를 일정하게 유지하여 온/오프비를 개선하는데 그 목적이 있다.
이하, 본 발명의 도면 제2도를 참조하여 상세히 설명한다.
제2도 (a)에서와 같이, 기판(20)상에 절연막(21)과 1차 폴리실리콘(22a)을차례로 증착한다.
제2도 (b)에서와 같이, 상기 1차 폴리실리콘(22a)상에 감광막(26)을 도포하고 노광 및 현상공정으로 패터닝하여 1차 폴리실리콘(22a)의 표면일부를 노출시킨다.
제2도 (c)에서와 같이, 패터닝된 감광막(26)을 마스크로 이용한 식각공정으로노출된 1차 폴리실리콘(22a)을 제거하여 절연막(21)을 노출시킨다.
이후, 감광막(26)을 제거한 후 노출된 절연막(21)을 포함한 1차 폴리실리콘(22a)상에 1차 게이트 산화막(24)과 2차 반도체층(폴리실리콘)(22b)을 차례로 증착한다.
제2도 (d)에서와 같이 2차 반도체층(폴리실리콘)(22b)을 에치백하여 1차게이트 산화막(24)의 수직면에 형성되는 활성 반도체층(25)을 형성한다.
제2도 (e)에서와 같이, 활성 반도체층(25)을 포함한 1차 게이트 산화막(24)상에 2차 게이트 산화막(29)과 3차 반도체층(폴리실리콘)(22c)을 차례로 증착한다.
그리고 3차 반도체층(22c)상에 감광막(26)을 도포한 후, 1차 게이트전극(23)상의 3차 반도체층(22c)의 일부가 노출되도록 패터닝한다.
이후, 제2도 (f)에서와 같이, 패터닝된 감광막(26)을 마스크로 이용한 식각공정으로 3차 반도체층(22c), 2차 게이트 산화막(29), 1차 게이트 산화막(29), 1차 게이트 산화막(24), 그리고 1차 게이트전극(23)을 차례로 식각하여 절연막(21)의 소정부위를 노출시킨다.
이후, 감광막(26)을 제거하면, 3차 반도체층(22c)으로 이루어진 2차 게이트전극(30)이 상기 1차 게이트전극(23)과 교차하는 방향으로 형성된다. 이를 제3도의 사시도에 나타내었다.
제3도에서와 같이, 일방향으로 1차 게이트전극(23)이 형성되고, 상기 1차게이트전극(23)의 일측면에 1차 게이트 산화막(24)을 개재하여 활성 반도체층(25)이 형성되고, 상기 활성 반도체층(25)을 포함한 1차 게이트 산화막(24)상에 2차 게이트 산화막(29)이 형성된다.
그리고 2차 게이트 산화막(29)상에서 상기 1차 게이트전극(23)과 교차하는 방향으로 2차 게이트전극(30)이 형성되어 있는 것을 보여준다.
제3도에서와 같이, 2차 게이트전극(30)을 형성한 후, 이를 마스크로 이용하여 불순물 이온주입을 실시하면 2차 게이트전극(30)양측의 2차 게이트 산화막(29)하층의 활성 반도체층(25)에 소오스영역(27) 및 드레인영역(28)이 형성된다.
이상에서 상술한 바와 같이, 채널영역이 1차 게이트전극(23)의 방향과 동일하게 수직으로 형성되기 때문에 채널폭을 줄이기가 용이하여 박막 트랜지스터의 사이즈를 최소화할 수 있다.
그리고 소오스 및 드레인이 셀프얼라인(self-align)으로 간단히 형성할 수 있다.
또한, 채널의 좌, 우측이 모두 게이트이므로 채널내의 전계가 일정해져서 박막 트랜지스터의 오류전류의 감소 및 온전류를 증가시켜 줌으로써, 온/오프전류비를 개선시키므로 박막 트랜지스터의 신뢰성을 향상시키는 효과가 있다.

Claims (1)

  1. 기판상에 절연막과 제1반도체층을 차례로 증착하는 공정과, 상기 제1반도체층을 패터닝하여 제1게이트전극을 형성하는 공정과, 패터닝된 제1 게이트전극과 노출된 절연막상에 1차 게이트절연막과 제2 반도체층을 차례로 증착하는 공정과, 상기 제2반도체층을 에치백하여 상기 제1게이트전극의 일측면에 활성 반도체층을 형성하는 공정과, 전면에 2차 게이트절연막과 제3반도체층을 형성하는 공정과, 상기 활성 반도체층의 양측이 노출되고 활성 반도체층을 중심으로 제1게이트전극과 대향되도록 상기 제3반도체층을 선택적으로 식각하여 제2게이트전극을 형성하는 공정과, 상기 제2게이트전극을 마스크로 이용하여 상기 활성 반도체층에 불순물 이온주입하여 소오스 및 드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조방법.
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