KR0136931B1 - 박막 트랜지스터의 구조 및 제조방법 - Google Patents

박막 트랜지스터의 구조 및 제조방법

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Abstract

본 발명은 반도체소자인 박막 트랜지스터에 관한 것으로, 특히 SPAM의 메모리셀(Memory Cell)에 적당하도록 한 박막 트랜지스터의 구조 및 제조방법에 관한 것이다.
이와 같은 본 발명의 박막 트랜지스터의 구조는 기판, 상기 기판상에 형성되는 게이트전극, 상기 게이트전극 일측에 형성되는 절연막 사이드월, 상기 기판과 게이트전극 및 사이드월에 걸쳐 형성되는 게이트 절연막, 상기 게이트 절연막 위에 형성되는 반도체층, 상기 게이트저극 및 사이드월 상측과 게이트전극 타측 기판 상측의 반도체층에 선택적으로 형성되는 불순물확산 영역, 상기 게이트전극 타측면의 반도체층에 형성되는 채널영역을 포함하여 구성되고, 본 발명의 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극용 반도체층을 형성하는 공정, 게이트 전극 영역을 정의하여 게이트 전극 일측을 중심으로 게이트 전극 영역이 아닌 부분이 상기 반도체층을 제거하는 공정, 상기 반도체층 일측에 절연막 사이드월(Side Wall)을 형성하는 공정, 게이트 전극 타측을 중심으로 게이트 전극 영역이 아닌 부분의 반도체층을 제거하여 게이트 전극을 형성하는 공정, 전면에 게이트 절연막과 반도체층을 차례로 형성하는 공정, 상기 반도체층에 수직으로 불순물이온 주입하여 소오스 및 드레인영역을 형성하는 공정을 포함하여 이루어진 것이다.

Description

박막 트랜지스터의 구조 및 제조방법
제1도(a)~(d)는 종래의 박막 트랜지스터 공정단면도.
제2도(a)~(e)는 본 발명의 박막 트랜지스터 공정단면도.
제3도는 본 발명의 박막 트랜지스터 사시도.
제4도는 본 발명에 따른 이온주입 농도 설명도.
*도면의 주요부분에 대한 부호의 설명*
7 : 반도체층9,10 : 감광막
11 : 절연기관12 : 게이트전극
13 : 캡게이트 절연막14 : 게이트 절연막
15 : 반도체층16 : 사이드월
본 발명은 반도체소자인 박막 트랜지스터에 관한 것으로 특히 SRAM의 메모리셀(Memory Cell)에 적당하도록 한 박막 트랜지스터의 구조 및 제조방법에 관한 것이다. 일반적으로 박막 트랜지스터는 1M급 이상의 SRAM 소자에서 로드 레지스터(Load Resistor) 대신 사용되기도 하고, 액정표시 소자(Liquid Crystal Display)에서 각 화소영역의 화상데이타 신호를 스위칭하는 스위칭소자로 널리 사용되고 있다.
고 품질의 SRAM을 만들기 위해서는 박막 트랜지스터의 오프전류(Off Current)를 감소하고 온전류(On Current)는 증가하여야만 SRAM 셀의 소비전력을 감소시킬 수 있고, 기억특성을 향상시킬 수 있다.
이와 같은 원리에 의해 최근 온/오프전류비를 향상시키기 위한 연구가 활발히 진행되고 있다.
이와 같이 온/오프전류(On/Off Current Ration)를 향상시키기 위한 종래의 박막 트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 박막 트랜지스터 공정단면도로서, 종래의 MOS 박막 트랜지스터 제조방법은 보템게이트(Bottom Gate)를 기본으로 한 보디 폴리실리콘의 고상성정에 의해 그레인 사이드(Grain Size)를 크게 하여 제조했다.
이때의 고상성장 방법은 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하였다.
제1도(a)와 같이 절연기판(1) 또는 절연막위에 폴리실리콘을 증착하고 게이트 마스크를 이용한 사진식각 공정으로 폴리실리콘을 패터닝하여 게이트전극(2)을 형성한다.
그리고 제1도(b)와 같이 전면에 CVD(Chemical Vapour Deposition)법으로 게이트 절연막(3)과 보디 폴리실리콘(Body Polisilcon)(4)을 차례로 증착한다.
그후 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하는 고상성장법을 통해 보디 폴리실리콘의 그레인 사이즈를 크게한다.
제1도(c)와 같이 상기 보디 폴리실리콘(4)상에 감광막(5)을 증착하고 노광 및 현상공정으로 채널영역을 마스킹한다.
이때 소오스영역(6a)은 게이트전극(2)과 오버랩(Over Lap)되고, 드레인영역(6b)은 게이트전극(2)과 옵셋(Off Set)되도록 채널영역을 마스킹한다.
그리고 제1도(d)와 같이 노출된 보디 폴리실리콘(4)에 P형 불순물(BF2)이온을 주입하여 소오스 및 드레인영역(6a)(6b)을 형성하므로써 종래의 P형 MOS 박막 트랜지스터를 완성한다.
(a:소오스영역, b:채널영역, c:옵셋영역, d:드레인영역)
그러나 이와 같은 종래의 박막 트랜지스터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 포토마스크(Photo Mask) 공정으로 채널영역을 정의함과 동시에 옵셋(Off Set)영역을 정의함으로써, 공정이 복잡하고, 재현성이 어려우며 얼라인(align) 정도에 따라 오프전류(Off Current)이 변화가 심하기 때문에 박막 트랜지스터의 신뢰성이 저하된다.
둘째, 박막 트랜지스터의 채널이 평면적으로 구성되므로 셀사이즈가 작아지면, 채널의 길이 또한 작아져 박막 트랜지스터의 누설전류 증가 및 셀사이즈에 영향을 미치므로 집적도에 어려움이 있게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 자기정렬(Self Alignment)법을 이용하여 공정을 단순화하고, 셀사이즈를 최소화하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 구는 기판, 상기 기판상에 형성되는 게이트전극, 상기 게이트전극 일측에 형성되는 절연막 사이드웰, 상기 기판과 게이트전극 및 사이드월에 걸쳐 형성되는 게이트 절연막, 상기 게이트 절연막 위에 형성되는 반도체층, 상기 게이트전극 및 사이드월 상측과 게이트전극 타측 기판 상측의 반도체층에 선택적으로 형성되는 불순물확산 영역, 상기 게이트전극 타측면의 반도체층의 형성되는 채널영역을 포함하여 구성되고, 본 발명의 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극용 반도체층을 형성하는 공정, 게이트 전극 영역을 정의하여 게이트 전극 일측을 중심으로 게이트 전극 영역이 아닌 부분의 상기 반도체층을 제거하는 공정, 상기 반도체층 일측에 절연막 사이드월(Side Wall)을 형성하는 공정, 게이트 전극 타측을 중심으로 게이트 전극영역이 아닌 부분의 반도체층을 제거하여 게이트 전극을 형성하는 공정, 전면에 게이트 절연막과 반도체응을 차례로 형성하는 공정, 상기 반도체층에 수직으로 불순물이온 주입하여 소오스 및 드레인영역을 형성하는 공정을 포함하여 이루어진다.
상기와 같은 본 발명은 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 박막 트랜지스터의 공정단면도이고, 제3도는 본 발명의 박막 트랜지스터 사시도이고, 제4도는 본 발명에 따른 이온주입 농도 설명도로써, 본 발명의 박막 트랜지스터의 구조는 일측 절연기판(11) 위에 게이트전극(12)이 형성되고, 상기 게이트전극(12)상에 캡게이트 절연막(13)이 형성되며, 게이트전극(12)과 캡게이트 절연막(13) 일측 측벽에 절연막 사이드월(16)이 형성되고, 상기 절연기판(11), 게이트전극(12), 절연막 사이드월(16)에 걸쳐 게이트 절연막(14)과 반도체층(15)이 순차적으로 형성되고, 게이트전극(12) 및 절연막 사이드월(16) 상부와 게이트전극(12) 타측 절연기판(11)상에 선택적으로 불순물 확산층이 형성되고, 상기 게이트전극(12) 타측 반도체층(15)에 수직으로 채널영역이 형성되는 구조를 갖는다.
여기서, 캡 게이트 절연막(13)이 형성되지 않아도 무방하다.
이와 같이 구성되는 본 발명의 박막 트랜지스터 제조방법은 다음과 같다.
제2도(a)와 같이 절연기판(11) 또는 절연막 위에 게이트 전극용 반도체층(폴리실리콘)(7), 캡게이트용 제1절연막(산화막)(8), 제1감광막(9)을 차례로 증착하고, 제2도(b)와 같이, 노광 및 현상공정으로 게이트전극이 정의될 일측을 정의하고, 노출된 게이트 전극용 반도체층(7)과 캡게이트용 제1절연막(8)을 선택적으로 식각한다.
그리고 상기 제1감광막(9)을 제거한 다음, 상기 전면에 제2절연막을 증착하고 이방성 식각으로 에치백(Etch Back) 하여 상기 게이트 전극용 반도체층(7) 및 캡게이트용 제1절연막(8)의 측벽에 제2절연막 사이드월(Side Wall)(16)을 형성한다.
제2도(c)와 같이 제2감광막(10)을 증착하고 노광 및 현상공정으로 절연막 사이드월(16)이 형성된 부분을 중심으로 게이트전극 영역의 타측을 정의한 다음 제2도(d)와 같이, 상기 정의된 제2감광막(10)을 마스크로 이용한 식각공정으로 노출된 게이트 전극용 반도체층(7)과 캡게이트용 제1절연막(8)을 선택적으로 제거하여 게이트전극(12)과 캡게이트 절연막(13)을 형성한다.
이어서 상기 제2감광막(10)을 제거하고 전면에 CVD(Chemical Vapour Deposition)법으로 게이트 절연막(14)과 200~500Å 정도의 반도체층(폴리실리콘)(15)을 차례로 증착한다.
제2도(e)와 같이 마스킹 공정없이 상기 반도체층(폴리실리콘)(15)에 수직방향으로 불순물이온을 주입하여 소오스 및 드레인영역을 형성하므로써 본 발명의 박막 트랜지스터를 완성한다.
이때 P형 박막 트랜지스터를 형성할 경우에는 P형 불순물(Boron)을 5kev~20kev의 이온주입 에너지로 1×1014~1×1016 atoms/cm2정도의 불순물농도를 갖도록 한다. 그리고 n형 박막 트랜지스터를 형성할 경우에는 n형 불순물(As)을 10kev~50kev의 이온주입 에너지로 1×1014~1×1016 atoms/cm2정도의 불순물농도를 갖도록 한다. 그리고 제4도는 본 발명에 따른 이온주입 농도설명도로써 상기와 같은 불순물이온 주입하면, 드레인영역과 게이트전극(12) 사이에 옵셋(Off Set)이 형성되며, 게이트 전극(12)의 일측 반도체층(15)에 수직으로 채널영역이 형성되고 게이트전극의 한쪽 측면에서 LDD(Lightly Doped Drain)을 형성하는 구조를 갖게 된다.
즉 이온주입 깊이에 따라 이온주입되는 농도차가 발생하므로써, 상기와 같은 조건으로 이온주입을 하면 게이트전극(12) 일측 측면의 반도체층(15)에서는 깊이에 따라 셀프얼라인(Self Align)으로 LDD 구조를 갖는다.
그리고 캡게이트 절연막(13)의 두께에 의해 셀프얼라인으로 드레인영역과 게이트전극 사이에 옵셋(Off Set)이 형성되는데 캡게이트 절연막(13)을 형성하지 않으면 옵셋영역이 형성되지 않고 캡게이트절연막(13)을 두껍게 형성하면 옵셋깊이도 증가하므로써, 옵셋길이를 마스크 공정없이 캡게이트 절연막(13)의 두께에 의해 결정하므로써 오프전류 감소시킬 수 있다.
이상에서 설명한 바와 같은 본 발명의 박막 트랜지스터의 구조 및 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 박막 트랜지스터 게이트전극 일측에 사이드월(Side Wall)을 형성하므로써, 소오스쪽의 옵셋영역이 자동으로 없어지므로써 온커런트(On Current)를 더욱 개신시킬 수 있다.
둘째, 마스크 공정없이 셀프얼라인(Self Align)으로 소오스 및 드레인이 형성되고, LDD구조가 형성되므로 소자특성이 향상될 뿐만 아니라 공정이 단순화 되어 수율이 향상된다.
세째, 박막 트랜지스터의 채널길이가 게이트전극의 높이에 의해 결정되므로 게이트 전극의 선폭에 의해 채널길이가 결정되는 것보다 셀사이즈(Cell Size)를 작게 할 수 있고, 옵셋길이도 캡게이트 절연막의 두께에 의해 결정되므로 셀사이즈를 감소시켜 집적도를 향상시킨다.
네째, 캡게이트 절연막의 두께에 의해 옵셋의 길이를 조절할 수 있고, 캡게이트 절연막을 형성하지 않으면, 옵셋영역을 형성하지 않을 수도 있으므로 마스크 공정없이 사용되는 목적에 알맞은 박막 트랜지스터를 형성할 수 있다.

Claims (11)

  1. 상기 기판상에 형성되는 게이트전극, 상기 게이트 전극 일측에 형성되는 절연막 사이드월, 상기 기판과 게이트전극 및 사이드월에 걸쳐 형성되는 게이트 절연막, 상기 게이트 절연막위에 형성되는 반도체층, 상기 게이트전극 및 사이드월 상측과 게이트전극 타측 절연기판 상측의 반도체층에 선택적으로 형성되는 불순물확산 영역, 상기 게이트전극 타측면의 반도체층에 형성되는 채널영역을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터의 구조.
  2. 제1항에 있어서, 게이트전극과 게이트 절연막 사이에 캡게이트 절연막이 더 형성됨을 특징으로 하는 박막 트랜지스터의 구조.
  3. 제2항에 있어서, 캡게이트 절연막의 두께에 상응하도록 채널영역에서 불순물확산 영역과 게이트 전극이 옵셋됨을 특징으로 하는 박막 트랜지스터의 구조.
  4. 제1항에 있어서, 기판위에 절연막이 더 형성됨을 특징으로 하는 박막 트랜지스터의 구조.
  5. 기판 상에 게이트전극용 반도체층을 형성하는 공정, 게이트전극 영역을 정의하여 게이트전극 일측을 중심으로 게이트전극 영역이 아닌 부분의 상기 반도체층을 선택적으로 제거하는 공정, 상기 반도체층 일측에 절연막 사이드월(Side Wall)을 형성하는 공정, 게이트전극 타측을 중심으로 게이트전극 영역이 아닌 부분의 반도체층을 선택적으로 제거하여 게이트전극을 형성하는 공정, 전면에 게이트 절연막과 반도체층을 차례로 형성하는 공정, 상기 반도체층에 수직으로 불순물이온 주입하여 소오스 및 드레인영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 제5항에 있어서, 게이트전극 형성시 게이트전극상에 캡게이트 절연막을 더 형성함을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제5항에 있어서, 불순물이온 주입은 P채널 트랜지스터인 경우 P형 불순물이온을 5kev~20kev 에너지로 1×1014~1×1016 atoms/cm2의 농도로 이온주입함을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제5항에 있어서, 불순물이온 주입은 n채널 트랜지스터인 경우 n형 불순물이온을 10kev~50kev 에너지로 1×1014~1×1016 atoms/cm2의 농도만큼 주입함을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제5항에 있어서, 반도체층은 폴리실리콘을 사용함을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제5항 또는 제9항에 있어서, 반도체층의 두께는 200~500Å으로 형성함을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제6항에 있어서, 캡게이트 절연막의 두께는 게이트전극과 불순물확산 영역간의 옵셋되는 길이에 따라 결정됨을 특징으로 하는 박막 트랜지스터의 제조방법.
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