JPH0425076A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0425076A JPH0425076A JP12789490A JP12789490A JPH0425076A JP H0425076 A JPH0425076 A JP H0425076A JP 12789490 A JP12789490 A JP 12789490A JP 12789490 A JP12789490 A JP 12789490A JP H0425076 A JPH0425076 A JP H0425076A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
A、産業上の利用分野
B9発明の概要
C0従来技術[第6図]
D9発明が解決しようとする問題点[第7図]E0問題
点を解決するための手段 F、イ乍用 G、実施例[第1図乃至第5図コ a、一つの実施例[第1図、第2図] b、他の実施例[第3図乃至第5図] H8発明の効果 (A、産業上の利用分野) 本発明は薄膜トランジスタ、特にショートチャンネル効
果を生じに<<シた薄膜トランジスタに関する。
点を解決するための手段 F、イ乍用 G、実施例[第1図乃至第5図コ a、一つの実施例[第1図、第2図] b、他の実施例[第3図乃至第5図] H8発明の効果 (A、産業上の利用分野) 本発明は薄膜トランジスタ、特にショートチャンネル効
果を生じに<<シた薄膜トランジスタに関する。
(B 発明の概要)
本発明は、薄膜トランジスタにおいて、ショートチャン
ネル効果を生じにく(するため、 ドレイン領域の不純物濃度をチャンネル領域側の端部に
おいて低くし、 あるいは、ドレイン領域の不純物濃度の深さ方向におけ
る分布のピークの属する平面をチャンネル領域の属する
平面からすらしたものである。
ネル効果を生じにく(するため、 ドレイン領域の不純物濃度をチャンネル領域側の端部に
おいて低くし、 あるいは、ドレイン領域の不純物濃度の深さ方向におけ
る分布のピークの属する平面をチャンネル領域の属する
平面からすらしたものである。
(C,従来技術)[第6図]
薄膜トランジスタは、絶縁基板あるいは絶縁膜上に多結
晶シリコン等の半導体層からなるトランジスタ、主とし
てMOSトランジスタを形成したものであり、第6図(
A)、(B)はそれの各別の例を示す断面図である。図
面において、1は絶縁基板、2は多結晶シリコンからな
る活性層、3はチャンネル領域、4はソース領域、5は
ドレイン領域、6はゲート絶縁膜、7はゲート電極、8
は層間絶縁膜、9はソース電極、10はトレイン電極で
ある。同図(A)はゲート電極7が活性層よりも上側に
あるタイプのものを示し、同図(B)はゲート電極が活
性層より下側にあるものを示す。
晶シリコン等の半導体層からなるトランジスタ、主とし
てMOSトランジスタを形成したものであり、第6図(
A)、(B)はそれの各別の例を示す断面図である。図
面において、1は絶縁基板、2は多結晶シリコンからな
る活性層、3はチャンネル領域、4はソース領域、5は
ドレイン領域、6はゲート絶縁膜、7はゲート電極、8
は層間絶縁膜、9はソース電極、10はトレイン電極で
ある。同図(A)はゲート電極7が活性層よりも上側に
あるタイプのものを示し、同図(B)はゲート電極が活
性層より下側にあるものを示す。
このような薄膜トランジスタについては、近年、液晶デ
イスプレィやLSIへの応用のための研究が盛んに行わ
れており、実用化も徐々に進んでいる。
イスプレィやLSIへの応用のための研究が盛んに行わ
れており、実用化も徐々に進んでいる。
(D 発明が解決しようとする問題点)[第7図]
ところで、薄膜トランジスタをLSIに適用する場合、
チャンネル側を短かくする必要がある。
チャンネル側を短かくする必要がある。
特に、1.6M以上の記憶容■を有するSRAMに薄膜
トランジスタを適用する場合、チャンネル長をQ、71
xm以下に短かくする必要がある。しかしながら、チャ
ンネル長を短か(する程ショートヂャンネル効果が強く
生じ、リーク電流が増えるという問題がある。
トランジスタを適用する場合、チャンネル長をQ、71
xm以下に短かくする必要がある。しかしながら、チャ
ンネル長を短か(する程ショートヂャンネル効果が強く
生じ、リーク電流が増えるという問題がある。
第7図は従来の第6図(B)に示す薄膜l・ランジスタ
のゲート電圧・ドレイン電圧関係図であり、この図はチ
ャンネル長L [単位μm]をパラメータとしている。
のゲート電圧・ドレイン電圧関係図であり、この図はチ
ャンネル長L [単位μm]をパラメータとしている。
この図からチャンネル長りが0.51tmの場合にはシ
ョートチャンネル効果によってオフ時とオン時とでドレ
イン電流に顕著な差が生じないことが明らかである。そ
して、チャンネル長しが0.7μm以上であってもオフ
時(ゲート電圧が0■の時)のドレイン電流Idは10
−”A程度となる。このオフ時の電流、即ちリーク電流
は、1988年9月号NIKKEIMICRODEVI
CES第123〜第130頁「薄膜トランジスタを積み
上げた完全CMO3IMSRAMを試作」により紹介さ
れているように、グレインバウンダリーでのトラップを
介してのキャリアの電界放出によって発生すると考えら
れている。
ョートチャンネル効果によってオフ時とオン時とでドレ
イン電流に顕著な差が生じないことが明らかである。そ
して、チャンネル長しが0.7μm以上であってもオフ
時(ゲート電圧が0■の時)のドレイン電流Idは10
−”A程度となる。このオフ時の電流、即ちリーク電流
は、1988年9月号NIKKEIMICRODEVI
CES第123〜第130頁「薄膜トランジスタを積み
上げた完全CMO3IMSRAMを試作」により紹介さ
れているように、グレインバウンダリーでのトラップを
介してのキャリアの電界放出によって発生すると考えら
れている。
そして、かかるショートチャンネル効果は、ソース領域
S中にドープした不純物の横方向拡散により実質的にチ
ャンネル長が短か(なることによってより生じ易(なる
。
S中にドープした不純物の横方向拡散により実質的にチ
ャンネル長が短か(なることによってより生じ易(なる
。
本発明はこのような問題点を解決すべく為されたもので
あり、ショートチャンネル効果を生じにくくすることを
目的とする。
あり、ショートチャンネル効果を生じにくくすることを
目的とする。
(E、問題点を解決するための手段)
請求項(1)の薄膜トランジスタは、ドレイン撰]域の
不純物濃度をチャンネル領域側の端部において低くシ、
たことを特徴とする 請求項(2)の薄膜トランジスタは、ドレイン領域の不
純物濃度の深さ方向における分布のピークの属する平面
をチャンネル領域の属する平面からずらしたことを特徴
とする。
不純物濃度をチャンネル領域側の端部において低くシ、
たことを特徴とする 請求項(2)の薄膜トランジスタは、ドレイン領域の不
純物濃度の深さ方向における分布のピークの属する平面
をチャンネル領域の属する平面からずらしたことを特徴
とする。
(F、作用)
請求項(1)の薄膜トランジスタによれば、ドレイン領
域の不純物濃度がチャンネル領域側の端部において低い
ので、チャンネル領域のドレイン側の電界が弱められ電
界放出されるキャリアの量が少なくなり、延いてはリー
ク電流が小さくなる。また、ドレイン領域のチャンネル
側の端部の不純物濃度が低いので横方向拡散によりドレ
イン領域からチャンネル領域へ侵入する不純物も少な(
なるので、不純物の横方向拡散によるチャンネル長の短
縮も少な(なる。従って、この点でもショートチャンネ
ル効果が少なくなり、延いてはリーク電流か小さくなる
。
域の不純物濃度がチャンネル領域側の端部において低い
ので、チャンネル領域のドレイン側の電界が弱められ電
界放出されるキャリアの量が少なくなり、延いてはリー
ク電流が小さくなる。また、ドレイン領域のチャンネル
側の端部の不純物濃度が低いので横方向拡散によりドレ
イン領域からチャンネル領域へ侵入する不純物も少な(
なるので、不純物の横方向拡散によるチャンネル長の短
縮も少な(なる。従って、この点でもショートチャンネ
ル効果が少なくなり、延いてはリーク電流か小さくなる
。
請求項(2)の薄膜トランジスタによれば、ソース領域
の不純物濃度の深さ方向における分布のピークの高さが
チャンネル領域の高さとすれているので、活性化の際に
ドレイン領域中の不純物が横方向に拡散してもチャンネ
ル領域へはほとんど侵入し得ない。従って、不純物の横
方向拡散によるチャンネルの短縮が起こりにくくなり、
チャンネル短縮によるショートチャンネル効果の発生を
防止することができる。
の不純物濃度の深さ方向における分布のピークの高さが
チャンネル領域の高さとすれているので、活性化の際に
ドレイン領域中の不純物が横方向に拡散してもチャンネ
ル領域へはほとんど侵入し得ない。従って、不純物の横
方向拡散によるチャンネルの短縮が起こりにくくなり、
チャンネル短縮によるショートチャンネル効果の発生を
防止することができる。
(G、実施例)[第1図乃至第5図]
以下、本発明薄膜トランジスタを図示実施例に従って詳
細に説明する。
細に説明する。
(a、一つの実施例)[第1図、第2図]第1図は本発
明薄膜1〜ランジスタの一つの実施例を示す断面図であ
る。図面において、1は絶縁基板、2は多結晶シリコン
からなる活性層、3はチャンネル領域、4はソース領域
、4aは該ソース領域4のチャンネル領域側の端部に形
成された不純物濃度の低い領域、即ち低濃度領域、5は
ドレイン領域、5aは該ドレイン領域5のチャンネル領
域側の端部に形成された不純物濃度の低い領域、即ぢ低
濃度領域、6は眉間絶縁膜である。
明薄膜1〜ランジスタの一つの実施例を示す断面図であ
る。図面において、1は絶縁基板、2は多結晶シリコン
からなる活性層、3はチャンネル領域、4はソース領域
、4aは該ソース領域4のチャンネル領域側の端部に形
成された不純物濃度の低い領域、即ち低濃度領域、5は
ドレイン領域、5aは該ドレイン領域5のチャンネル領
域側の端部に形成された不純物濃度の低い領域、即ぢ低
濃度領域、6は眉間絶縁膜である。
7は多結晶シリコンからなるゲート電極で、側面に逆テ
ーパーがついている。このように、ゲート電極7の側面
に逆テーパーをつけるのは、ドレイン領域5のチャンネ
ル領域側の端部に不純物濃度の低い低濃度領域5aが形
成されるようにするためである。
ーパーがついている。このように、ゲート電極7の側面
に逆テーパーをつけるのは、ドレイン領域5のチャンネ
ル領域側の端部に不純物濃度の低い低濃度領域5aが形
成されるようにするためである。
即ち、ソース領域4及びトレイン領域5の形成は、グー
l〜電極7をマスクとして活性層2に不純物をイオン打
込みすることによって行われるが、ゲート電極7の側面
にテーパーがついていると、そのテーパーのついた部分
のイオン打込みされる不純物に対するマスク効果が弱(
なる。しかも、側方へ(チャンネルからドレイン側へ)
行くに従って徐々に弱(なるという態様で弱くなる。
l〜電極7をマスクとして活性層2に不純物をイオン打
込みすることによって行われるが、ゲート電極7の側面
にテーパーがついていると、そのテーパーのついた部分
のイオン打込みされる不純物に対するマスク効果が弱(
なる。しかも、側方へ(チャンネルからドレイン側へ)
行くに従って徐々に弱(なるという態様で弱くなる。
従って、ドレイン領域5のチャンネル領域側の端部には
チャンネル領域側へ行くに従って不純物濃度か徐々に低
下する低濃度領域5aが形成される。そして、ドレイン
領域5のチャンネル領域側の端部にこのような不純物濃
度が傾斜的に変化する低濃度領域5aがあるので、ドレ
イン領域5とチャンネル領域3の境界部近傍における電
界強度が緩和され、その結果、グレインバウンダリーの
トラップを介しての電界放出によるリーク電流か小さ(
なり、ショートチャンネル効果も生じにくくなる。
チャンネル領域側へ行くに従って不純物濃度か徐々に低
下する低濃度領域5aが形成される。そして、ドレイン
領域5のチャンネル領域側の端部にこのような不純物濃
度が傾斜的に変化する低濃度領域5aがあるので、ドレ
イン領域5とチャンネル領域3の境界部近傍における電
界強度が緩和され、その結果、グレインバウンダリーの
トラップを介しての電界放出によるリーク電流か小さ(
なり、ショートチャンネル効果も生じにくくなる。
このように、本薄膜トランジスタによればリーク電流を
小さ(することができるのである。
小さ(することができるのである。
尚、低濃度領域5aを形成するためにはゲート電極7に
テーパーをつGプることか必要であるが、これはゲート
電極7をパターニングするRIEのエッヂヤントのエネ
ルギーを適宜な強さにすることによって行うことができ
る。第2図(A)、(B)はその原理の説明する断面図
である。
テーパーをつGプることか必要であるが、これはゲート
電極7をパターニングするRIEのエッヂヤントのエネ
ルギーを適宜な強さにすることによって行うことができ
る。第2図(A)、(B)はその原理の説明する断面図
である。
同図から明らかなようにエッチャントはゲート電極とな
る多結晶シリコン層7に衝突するとその一部が側方に反
射されて多結晶シリコン層7のレジストマスク11下に
位置する部分を削る。従って、多結晶シリコン層7はレ
ジストマスク1]下に位置する部分も僅かであるが削ら
れ、その削られる幅は同図(A)、(B)に示すように
エツチングが進行するに従って太き(なる。その結果、
ゲート電極7の側面が逆テーパー状になり、延いては、
ソース・ドレイン形成用不純物のイオン打込みの際にド
レイン領域5のチャンネル領域側の端部に、チャンネル
領域側へ行く程不純物濃度が低くなる低濃度領域5aを
形成することが可能になるのである。ちなみに、テーパ
ー角αは45度程度が好ましい。
る多結晶シリコン層7に衝突するとその一部が側方に反
射されて多結晶シリコン層7のレジストマスク11下に
位置する部分を削る。従って、多結晶シリコン層7はレ
ジストマスク1]下に位置する部分も僅かであるが削ら
れ、その削られる幅は同図(A)、(B)に示すように
エツチングが進行するに従って太き(なる。その結果、
ゲート電極7の側面が逆テーパー状になり、延いては、
ソース・ドレイン形成用不純物のイオン打込みの際にド
レイン領域5のチャンネル領域側の端部に、チャンネル
領域側へ行く程不純物濃度が低くなる低濃度領域5aを
形成することが可能になるのである。ちなみに、テーパ
ー角αは45度程度が好ましい。
尚、ゲート電極7の側面に形成するのは順テーパ−、即
ち上に行く程ゲートの長さが短くなるようなテーパーで
も良い。但し、このような順テーパーはウェットエツチ
ングによって形成することばできるがRIEでは形成す
ることが難しい。また、斜めインプラによって低濃度領
域5aを形成することが考えられるが、その場合、バッ
クチャンネル側でチャンネル長が短か(なりショートチ
ャンネル効果が生じるので好ましくないといえる。
ち上に行く程ゲートの長さが短くなるようなテーパーで
も良い。但し、このような順テーパーはウェットエツチ
ングによって形成することばできるがRIEでは形成す
ることが難しい。また、斜めインプラによって低濃度領
域5aを形成することが考えられるが、その場合、バッ
クチャンネル側でチャンネル長が短か(なりショートチ
ャンネル効果が生じるので好ましくないといえる。
(b 他の実施例)[第3図乃至第5図]第3図は本発
明薄膜トランジスタの他の実施例を示す断面図である。
明薄膜トランジスタの他の実施例を示す断面図である。
同図において、1は絶縁基板(あるいは絶縁膜)、7は
多結晶シリコンからなるゲート電極(厚さ500人)、
6はT E OS S i O2からなるゲート絶縁
膜(厚さ300人)である。
多結晶シリコンからなるゲート電極(厚さ500人)、
6はT E OS S i O2からなるゲート絶縁
膜(厚さ300人)である。
2は該ゲート絶縁膜6上に形成された多結晶シリコンか
らなる活性層、3はチャンネル領域、4はソース領域、
5はドレイン領域であり、活性層2はチャンネル領域3
においてよりもソース領域4及びドレイン領域5におい
ての方が厚(なっている。そして、ソース領域4及びド
レイン領域5の深さ方向における不純物濃度分布のピー
クがチャンネル領域3よりも100人程程度いところ4
b、5bに位置するようにされている。これは、活性化
のためのアニールの際にドレイン領域5中の不純物が横
方向拡散によりチャンネル領域3中に拡散してチャンネ
ル長が短かくなるのを防止するためである。
らなる活性層、3はチャンネル領域、4はソース領域、
5はドレイン領域であり、活性層2はチャンネル領域3
においてよりもソース領域4及びドレイン領域5におい
ての方が厚(なっている。そして、ソース領域4及びド
レイン領域5の深さ方向における不純物濃度分布のピー
クがチャンネル領域3よりも100人程程度いところ4
b、5bに位置するようにされている。これは、活性化
のためのアニールの際にドレイン領域5中の不純物が横
方向拡散によりチャンネル領域3中に拡散してチャンネ
ル長が短かくなるのを防止するためである。
8は層間絶縁膜、9はアルミニウムあるいはシリコン含
有アルミニウムからなるソース電極、10は同じくドレ
イン電極である。
有アルミニウムからなるソース電極、10は同じくドレ
イン電極である。
この薄膜トランジスタは、前述のとおり、ソース領域4
及びドレイン領域5の深さ方向における不純物濃度分布
のピークがチャンネル領域3よりも深いところ4b、5
bに位置するようにされているので、ソース領域4及び
ドレイン領域5中にイオン打込みされた不純物の活性化
のためのアニールの際に不純物が横方向に拡散してもチ
ャンネル領域3中にはほとんど侵入し得ない。従って、
チャンネル領域3が不純物の横方向拡散によってチャン
ネル長が短かくなる虞れがなく、ショートチャンネル効
果が生じにくくなる。
及びドレイン領域5の深さ方向における不純物濃度分布
のピークがチャンネル領域3よりも深いところ4b、5
bに位置するようにされているので、ソース領域4及び
ドレイン領域5中にイオン打込みされた不純物の活性化
のためのアニールの際に不純物が横方向に拡散してもチ
ャンネル領域3中にはほとんど侵入し得ない。従って、
チャンネル領域3が不純物の横方向拡散によってチャン
ネル長が短かくなる虞れがなく、ショートチャンネル効
果が生じにくくなる。
第4図(A)乃至(D)は第3図に示した薄膜トランジ
スタの製造方法を工程順に示す断面図である。
スタの製造方法を工程順に示す断面図である。
(A)絶縁基板(あるいは絶縁膜)1上に多結晶シリコ
ンからなるゲート電極(厚さ500人)7を形成し、そ
の後、TE01−3in2からなるゲート絶縁膜(厚さ
300人)6をCVDにより形成する。第4図(A)は
該絶藤膜6形成後の状態を示す。
ンからなるゲート電極(厚さ500人)7を形成し、そ
の後、TE01−3in2からなるゲート絶縁膜(厚さ
300人)6をCVDにより形成する。第4図(A)は
該絶藤膜6形成後の状態を示す。
(B)次に、同図(B)に示すように、ソース領域4及
びドレイン領域5を形成すべき箇所のみに多結晶シリコ
ン層(厚さ200人)2を形成する。
びドレイン領域5を形成すべき箇所のみに多結晶シリコ
ン層(厚さ200人)2を形成する。
(C)次に、同図(C)に示すように、多結晶シリコン
層2を厚さ100人程程度面的に成長させる。この段階
ではじめてチャンネル領域3が形成される。
層2を厚さ100人程程度面的に成長させる。この段階
ではじめてチャンネル領域3が形成される。
(D)その後、同図(D)に示すように、レジスト膜1
1をマスクとして多結晶シリコン層2に不純物をイオン
打込みすることによりソース領域4及びドレイン領域5
を形成する。本例では、BF2を20KeVのエネルギ
ー、5X10”/cm2の濃度でイオン打込みする。す
ると、多結晶シリコン層2の表面から200人の深さが
不純物濃度の深さ方向におけるピークとなり、このピー
クはチャンネル領域3の底面の深さ100人よりも更に
100人深いところに位置することになる。
1をマスクとして多結晶シリコン層2に不純物をイオン
打込みすることによりソース領域4及びドレイン領域5
を形成する。本例では、BF2を20KeVのエネルギ
ー、5X10”/cm2の濃度でイオン打込みする。す
ると、多結晶シリコン層2の表面から200人の深さが
不純物濃度の深さ方向におけるピークとなり、このピー
クはチャンネル領域3の底面の深さ100人よりも更に
100人深いところに位置することになる。
次いで、活性化アニールを行う。このアニールは、例え
ばRT A (Rapid Thermal Anne
al)により1100℃の温度で、例えば10秒間行う
。
ばRT A (Rapid Thermal Anne
al)により1100℃の温度で、例えば10秒間行う
。
その後、層間絶縁膜(厚さ300人)8を形成し、更に
コンタクトホールを形成し、しかる後、アルミニウムか
らなる電極(厚さ4000人)9.10を形成すると第
3図に示す薄膜トランジスタが出来上る。
コンタクトホールを形成し、しかる後、アルミニウムか
らなる電極(厚さ4000人)9.10を形成すると第
3図に示す薄膜トランジスタが出来上る。
第5図は第4図(A)乃至(D)に示した方法により製
造した第3図に示す薄膜トランジスタのチャンネル長し
く単位μm)をパラメータとしたゲート電圧・ドレイン
電流関係図であり、この図を従来の場合を示す第7図と
比較すると次のことが明らかである。
造した第3図に示す薄膜トランジスタのチャンネル長し
く単位μm)をパラメータとしたゲート電圧・ドレイン
電流関係図であり、この図を従来の場合を示す第7図と
比較すると次のことが明らかである。
先ず、チャンネル長しが0.5μmと短か(でも第3図
に示す薄膜トランジスタの場合にはオン時とオフ時とで
ドレイン電流に顕著な差異が認められ、スイッチングト
ランジスタとして充分に機能し得る。つまり、ショート
チャンネル効果は弱い。
に示す薄膜トランジスタの場合にはオン時とオフ時とで
ドレイン電流に顕著な差異が認められ、スイッチングト
ランジスタとして充分に機能し得る。つまり、ショート
チャンネル効果は弱い。
そして、オフ時における電流が全体的に10分の1以下
に減少している。従って、本薄膜トランジスタは完全C
MO3のpチャンネルMO3+−ランジスタとして最適
といえる。
に減少している。従って、本薄膜トランジスタは完全C
MO3のpチャンネルMO3+−ランジスタとして最適
といえる。
(H,発明の効果)
以上に述べたように、請求項(1)の薄膜トランジスタ
は、ドレイン領域の不純物濃度をチャンネル領域側の端
部において低くしたことを特徴とするものである。
は、ドレイン領域の不純物濃度をチャンネル領域側の端
部において低くしたことを特徴とするものである。
従って、請求項(1)の薄膜トランジスタによれば、ド
レイン領域の不純物濃度がチャンネル領域側の端部にお
いて低いので、チャンネル領域のトレイン側の電界が弱
められ電界放出されるキャリアの量が少なくなり延いて
はリーク電流が小さくなる。
レイン領域の不純物濃度がチャンネル領域側の端部にお
いて低いので、チャンネル領域のトレイン側の電界が弱
められ電界放出されるキャリアの量が少なくなり延いて
はリーク電流が小さくなる。
請求項(2)の薄膜トランジスタは、ドレイン領域の不
純物濃度の深さ方向における分布のピクの属する平面を
チャンネル領域の属する平面からすらしたことを特徴と
するものである。
純物濃度の深さ方向における分布のピクの属する平面を
チャンネル領域の属する平面からすらしたことを特徴と
するものである。
従って、請求項(2)の薄膜トランジスタによれば、ソ
ース領域の不純物濃度の深さ方向における分布のピーク
の高さかチャンネル領域の高さとずれているので、活性
化の際にドレイン領域中の不純物が横方向に拡散しても
チャンネル領域へほとんど侵入し得ない。従って、不純
物の横方向拡散によるチャンネルの短縮が起こりにくく
なり、チャンネル短縮によるショートチャンネル効果の
発生を防止することができる。
ース領域の不純物濃度の深さ方向における分布のピーク
の高さかチャンネル領域の高さとずれているので、活性
化の際にドレイン領域中の不純物が横方向に拡散しても
チャンネル領域へほとんど侵入し得ない。従って、不純
物の横方向拡散によるチャンネルの短縮が起こりにくく
なり、チャンネル短縮によるショートチャンネル効果の
発生を防止することができる。
第1図及び第2図は本発明薄膜トランジスタの一つの実
施例を説明するためのもので、第1図は薄膜トランジス
タの断面図、第2図(A)、(B)はゲート電極のテー
パーの形成原理の説明をするための断面図、第3図乃至
第5図は本発明薄膜トランジスタの他の実施例を説明す
るためのもので、第3図は薄膜トランジスタの断面図、
第4図(A)乃至(D)は薄膜トランジスタの製造方法
を工程順に示す断面図、第5図は薄膜トランジスタのゲ
ート電圧・ドレイン電流関係図、第6図(A)、(B)
は薄膜トランジスタの各別の従来例を示す断面図、第7
図は発明が解決しようとする問題点を説明するところの
従来の薄膜トランジスタ[第6図(B)に示すコのゲー
ト電圧・ドレイン電流関係図である。 符号の説明 2・・・ 4・・・ 5a・・ 5b・・ 6 ・ ・ ・ 活性層、3・・・チャンネル領域、 ソース領域、5・・・ドレイン領域、 ・ドレイン領域の低濃度領域、 ・不純物濃度の深さ方向の分布のピー ク、 ゲート絶縁膜、7・・・ゲート電極。 出 願 人
施例を説明するためのもので、第1図は薄膜トランジス
タの断面図、第2図(A)、(B)はゲート電極のテー
パーの形成原理の説明をするための断面図、第3図乃至
第5図は本発明薄膜トランジスタの他の実施例を説明す
るためのもので、第3図は薄膜トランジスタの断面図、
第4図(A)乃至(D)は薄膜トランジスタの製造方法
を工程順に示す断面図、第5図は薄膜トランジスタのゲ
ート電圧・ドレイン電流関係図、第6図(A)、(B)
は薄膜トランジスタの各別の従来例を示す断面図、第7
図は発明が解決しようとする問題点を説明するところの
従来の薄膜トランジスタ[第6図(B)に示すコのゲー
ト電圧・ドレイン電流関係図である。 符号の説明 2・・・ 4・・・ 5a・・ 5b・・ 6 ・ ・ ・ 活性層、3・・・チャンネル領域、 ソース領域、5・・・ドレイン領域、 ・ドレイン領域の低濃度領域、 ・不純物濃度の深さ方向の分布のピー ク、 ゲート絶縁膜、7・・・ゲート電極。 出 願 人
Claims (2)
- (1)ドレイン領域の不純物濃度をチャンネル領域側の
端部において低くしたことを特徴とする薄膜トランジス
タ - (2)ドレイン領域の不純物濃度の深さ方向における分
布のピークの属する平面をチャンネル領域の属する平面
からずらしたことを特徴とする薄膜トランジスタ
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12789490A JPH0425076A (ja) | 1990-05-16 | 1990-05-16 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12789490A JPH0425076A (ja) | 1990-05-16 | 1990-05-16 | 薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0425076A true JPH0425076A (ja) | 1992-01-28 |
Family
ID=14971292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12789490A Pending JPH0425076A (ja) | 1990-05-16 | 1990-05-16 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0425076A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07321340A (ja) * | 1994-05-12 | 1995-12-08 | Lg Semicon Co Ltd | 薄膜トランジスタの構造及びその製造方法 |
JP2002203862A (ja) * | 2000-10-26 | 2002-07-19 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
US6875999B2 (en) | 1994-02-08 | 2005-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
EP1049167A3 (en) * | 1999-04-30 | 2007-10-24 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2008272635A (ja) * | 2007-04-26 | 2008-11-13 | Yoshino Kogyosho Co Ltd | 弁部材及び該弁部材を使用した噴出ヘッド |
EP2259316A3 (en) * | 1998-11-25 | 2014-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit with TFTs |
-
1990
- 1990-05-16 JP JP12789490A patent/JPH0425076A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6875999B2 (en) | 1994-02-08 | 2005-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
US7227229B2 (en) | 1994-02-08 | 2007-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device comprising an inverter circuit |
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US7573069B2 (en) | 1999-04-30 | 2009-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7858987B2 (en) | 1999-04-30 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US8097884B2 (en) | 1999-04-30 | 2012-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US8748898B2 (en) | 1999-04-30 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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