JP2001036074A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2001036074A JP2001036074A JP11204880A JP20488099A JP2001036074A JP 2001036074 A JP2001036074 A JP 2001036074A JP 11204880 A JP11204880 A JP 11204880A JP 20488099 A JP20488099 A JP 20488099A JP 2001036074 A JP2001036074 A JP 2001036074A
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Abstract
(57)【要約】
【課題】ソース領域とソース電極のコンタクト抵抗を小
さくする。 【解決手段】外方拡散で、不純物濃度が小さくなったｎ
+ ソース領域５の表面層を除去して、ソース電極とコン
タクトするｎ+ ソース領域５の表面の不純物濃度を高く
して、ソース電極とｎ+ ソース領域５のコンタクト抵抗
の低減を図る。
さくする。 【解決手段】外方拡散で、不純物濃度が小さくなったｎ
+ ソース領域５の表面層を除去して、ソース電極とコン
タクトするｎ+ ソース領域５の表面の不純物濃度を高く
して、ソース電極とｎ+ ソース領域５のコンタクト抵抗
の低減を図る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に電極形成前の半導体基板表面の処理
工程に関する。
造方法に関し、特に電極形成前の半導体基板表面の処理
工程に関する。
【０００２】
【従来の技術】絶縁ゲート型デバイスであるＭＯＳＦＥ
Ｔ（ＭＯＳ型電界効果トランジスタ）などの半導体装置
において、ソース領域やドレイン領域とこれらの領域上
に形成されるソース電極やドレイン電極との界面にコン
タクト抵抗（接触抵抗）が存在する。このコンタクト抵
抗は、ドレイン電極からソース電極に主電流を流したと
きに、電圧降下が生じて、この電圧降下と主電流の積で
損失が発生する。そして、この損失により半導体装置が
発熱する。そのため、大きな主電流を流す半導体装置で
は、このコンタクト抵抗を小さく抑制することが重要と
なる。
Ｔ（ＭＯＳ型電界効果トランジスタ）などの半導体装置
において、ソース領域やドレイン領域とこれらの領域上
に形成されるソース電極やドレイン電極との界面にコン
タクト抵抗（接触抵抗）が存在する。このコンタクト抵
抗は、ドレイン電極からソース電極に主電流を流したと
きに、電圧降下が生じて、この電圧降下と主電流の積で
損失が発生する。そして、この損失により半導体装置が
発熱する。そのため、大きな主電流を流す半導体装置で
は、このコンタクト抵抗を小さく抑制することが重要と
なる。
【０００３】図１７から図２２は、従来の半導体装置の
製造方法で、工程順に示した要部工程断面図である。こ
こでは、ゲート電極、ソース領域およびソース電極回り
の要部工程断面図を示す。
製造方法で、工程順に示した要部工程断面図である。こ
こでは、ゲート電極、ソース領域およびソース電極回り
の要部工程断面図を示す。
【０００４】図１７は、ｎシリコン基板３００の表面層
にトレンチ（溝）を形成した後、ゲート酸化膜３３を形
成し、そのトレンチにポリシリコン３４を埋め込む。そ
の後、ポリシリコン３３をエッチバックし、表面を被覆
しているゲート酸化膜を除去するゲートオキサイドエッ
チングを行った工程断面図である。尚、図中の３１はｎ
- 領域で、３２はｐウエル領域である。
にトレンチ（溝）を形成した後、ゲート酸化膜３３を形
成し、そのトレンチにポリシリコン３４を埋め込む。そ
の後、ポリシリコン３３をエッチバックし、表面を被覆
しているゲート酸化膜を除去するゲートオキサイドエッ
チングを行った工程断面図である。尚、図中の３１はｎ
- 領域で、３２はｐウエル領域である。
【０００５】図１８は、図１７に続き、スクリーン酸化
膜３６（イオン注入時のダメージ軽減用の酸化膜のこ
と）を形成し、このスクリーン酸化膜３６を介してヒ素
原子のイオン注入と拡散を行い、ｎ+ ソース領域３５を
形成した工程断面図である。詳細に説明すると、ｎ+ ソ
ース領域３５は、イオン注入のみで形成した拡散深さの
浅い領域と、トレンチを挟んでイオン注入後に拡散（ド
ライブ拡散で熱処理のこと）を行って形成した深い領域
で構成されている。
膜３６（イオン注入時のダメージ軽減用の酸化膜のこ
と）を形成し、このスクリーン酸化膜３６を介してヒ素
原子のイオン注入と拡散を行い、ｎ+ ソース領域３５を
形成した工程断面図である。詳細に説明すると、ｎ+ ソ
ース領域３５は、イオン注入のみで形成した拡散深さの
浅い領域と、トレンチを挟んでイオン注入後に拡散（ド
ライブ拡散で熱処理のこと）を行って形成した深い領域
で構成されている。
【０００６】図１９は、図１８に続き、絶縁膜であるＢ
ＰＳＧ（ボロン・リン添加ガラス）膜３７をＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により、スクリーン酸化膜３６上に成膜し、熱処理し
た工程断面図である。
ＰＳＧ（ボロン・リン添加ガラス）膜３７をＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により、スクリーン酸化膜３６上に成膜し、熱処理し
た工程断面図である。
【０００７】図２０は、図１９に続き、レジストマスク
を用いてドライエッチングによりそのＢＰＳＧ膜３７に
コンタクトホール３７ｃを開口した後、ソフトエッチン
グ（シリコン表面層を浅くエッチングすること）によ
り、イオン注入で導入されたダメージ層３８を除去した
工程断面図である。尚、３７ａはコンタクトホールが形
成されたＢＰＳＧ膜を示す。
を用いてドライエッチングによりそのＢＰＳＧ膜３７に
コンタクトホール３７ｃを開口した後、ソフトエッチン
グ（シリコン表面層を浅くエッチングすること）によ
り、イオン注入で導入されたダメージ層３８を除去した
工程断面図である。尚、３７ａはコンタクトホールが形
成されたＢＰＳＧ膜を示す。
【０００８】図２１は、図２０に続き、窒素・酸素混合
雰囲気中で熱処理を行い、トレンチ開口部上端部のＢＰ
ＳＧ膜３７ａを丸める工程であるＢＰＳＧリフロー工程
を行った工程断面図である。このＢＰＳＧリフロー工程
でｎ+ ソース領域３５を形成するヒ素原子が外方拡散に
より、表面層の不純物濃度が低下する。このヒ素濃度が
低い領域３９のの深さは、ヒ素で形成されるｎ+ ソース
領域３５表面から１００ｎｍ程度であり、ダメージ層３
８の深さ（２０ｎｍ程度）より深い。また、ＢＰＳＧリ
フロー工程での熱処理で酸化膜が形成される。尚、図中
の３７ｂは丸めた状態のＢＰＳＧ膜を示す。
雰囲気中で熱処理を行い、トレンチ開口部上端部のＢＰ
ＳＧ膜３７ａを丸める工程であるＢＰＳＧリフロー工程
を行った工程断面図である。このＢＰＳＧリフロー工程
でｎ+ ソース領域３５を形成するヒ素原子が外方拡散に
より、表面層の不純物濃度が低下する。このヒ素濃度が
低い領域３９のの深さは、ヒ素で形成されるｎ+ ソース
領域３５表面から１００ｎｍ程度であり、ダメージ層３
８の深さ（２０ｎｍ程度）より深い。また、ＢＰＳＧリ
フロー工程での熱処理で酸化膜が形成される。尚、図中
の３７ｂは丸めた状態のＢＰＳＧ膜を示す。
【０００９】図２２は、図２１に続いて、ＢＰＳＧリフ
ロー工程での熱処理で形成された酸化膜４０を、フッ酸
を用いたウエットエッチングにより除去する。図２３
は、図２２に続いて、ソース電極となるＡｌ−Ｓｉ膜３
０をスパッタリングで形成する。
ロー工程での熱処理で形成された酸化膜４０を、フッ酸
を用いたウエットエッチングにより除去する。図２３
は、図２２に続いて、ソース電極となるＡｌ−Ｓｉ膜３
０をスパッタリングで形成する。
【００１０】
【発明が解決しようとする課題】前記のように、ＢＰＳ
Ｇリフロー工程により、ソース電極と接触するソース領
域表面の不純物濃度が低下するために、ソース電極とソ
ース領域の界面でのコンタクト抵抗が増大する。この発
明の目的は、前記の課題を解決して、コンタクト抵抗を
小さくできる半導体装置の製造方法を提供することにあ
る。
Ｇリフロー工程により、ソース電極と接触するソース領
域表面の不純物濃度が低下するために、ソース電極とソ
ース領域の界面でのコンタクト抵抗が増大する。この発
明の目的は、前記の課題を解決して、コンタクト抵抗を
小さくできる半導体装置の製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに、半導体基板の表面層に選択的に形成される高濃度
領域と、該高濃度領域を露出する開口部を有する絶縁膜
と、該絶縁膜の開口部で、前記高濃度領域と固着する主
電極を具備する半導体装置において、前記高濃度領域の
前記主電極と固着される箇所の表面の高さが他の高濃度
領域の表面より低い構成とする。
めに、半導体基板の表面層に選択的に形成される高濃度
領域と、該高濃度領域を露出する開口部を有する絶縁膜
と、該絶縁膜の開口部で、前記高濃度領域と固着する主
電極を具備する半導体装置において、前記高濃度領域の
前記主電極と固着される箇所の表面の高さが他の高濃度
領域の表面より低い構成とする。
【００１２】半導体基板の表面層に選択的に形成され、
表面側で濃度が低くなる高濃度領域と、該高濃度領域を
露出する開口部を有する絶縁膜と、該絶縁膜の開口部
で、前記高濃度領域と固着する主電極を具備する半導体
装置において、前記絶縁膜の開口部に露出した前記高濃
度領域の表面側で濃度が低くなる箇所を除去する工程
と、前記高濃度領域の除去された領域で、前記主電極を
固着する工程とを含む製造工程とする。
表面側で濃度が低くなる高濃度領域と、該高濃度領域を
露出する開口部を有する絶縁膜と、該絶縁膜の開口部
で、前記高濃度領域と固着する主電極を具備する半導体
装置において、前記絶縁膜の開口部に露出した前記高濃
度領域の表面側で濃度が低くなる箇所を除去する工程
と、前記高濃度領域の除去された領域で、前記主電極を
固着する工程とを含む製造工程とする。
【００１３】トレンチゲート構造を有する半導体装置の
製造方法において、半導体基板に形成したトレンチにゲ
ート酸化膜を形成し、前記トレンチをポリシリコンで充
填する工程と、半導体基板上にスクリーン酸化膜を形成
する工程と、該スクリーン酸化膜を介して不純物原子を
イオン注入し、拡散し、ソース領域を形成する工程と、
ボロン・リン添加ガラス（ＢＰＳＧ）膜をソース領域上
およびポリシリコン上に被覆する工程と、ＢＰＳＧ膜に
ソース領域とソース電極を固着するコンタクトホールを
開口する工程と、前記ＢＰＳＧ膜を窒素・酸素混合雰囲
気中で熱処理を行い、ＢＰＳＧ膜のコンタクトホール縁
を丸める工程（ＢＰＳＧリフロー工程）と、該ＢＰＳＧ
リフロー工程でコンタクトホールに形成された酸化膜を
除去する工程と、ソース領域表面に形成されたダメージ
層とさらにダメージ層より深く形成されたソース領域の
不純物濃度の低い領域とを除去する工程と、前記コンタ
クトホール部のソース領域上にソース電極を形成する工
程とを含む製造工程とする。
製造方法において、半導体基板に形成したトレンチにゲ
ート酸化膜を形成し、前記トレンチをポリシリコンで充
填する工程と、半導体基板上にスクリーン酸化膜を形成
する工程と、該スクリーン酸化膜を介して不純物原子を
イオン注入し、拡散し、ソース領域を形成する工程と、
ボロン・リン添加ガラス（ＢＰＳＧ）膜をソース領域上
およびポリシリコン上に被覆する工程と、ＢＰＳＧ膜に
ソース領域とソース電極を固着するコンタクトホールを
開口する工程と、前記ＢＰＳＧ膜を窒素・酸素混合雰囲
気中で熱処理を行い、ＢＰＳＧ膜のコンタクトホール縁
を丸める工程（ＢＰＳＧリフロー工程）と、該ＢＰＳＧ
リフロー工程でコンタクトホールに形成された酸化膜を
除去する工程と、ソース領域表面に形成されたダメージ
層とさらにダメージ層より深く形成されたソース領域の
不純物濃度の低い領域とを除去する工程と、前記コンタ
クトホール部のソース領域上にソース電極を形成する工
程とを含む製造工程とする。
【００１４】半導体基板の表面層に選択的に形成された
高濃度領域と、該高濃度領域上に形成された開口部を有
する絶縁膜と、該絶縁膜の開口部で、前記高濃度領域と
固着する主電極を具備する半導体装置の製造方法におい
て、前記の高濃度領域を形成する工程と、該高濃度領域
の表面に絶縁膜を形成し、外方拡散による前記高濃度領
域の表面濃度が低下することを防止する工程と、前記絶
縁膜を除去する工程と、前記絶縁膜の開口部で、前記高
濃度領域と前記主電極を固着する工程とを含む製造工程
とする。
高濃度領域と、該高濃度領域上に形成された開口部を有
する絶縁膜と、該絶縁膜の開口部で、前記高濃度領域と
固着する主電極を具備する半導体装置の製造方法におい
て、前記の高濃度領域を形成する工程と、該高濃度領域
の表面に絶縁膜を形成し、外方拡散による前記高濃度領
域の表面濃度が低下することを防止する工程と、前記絶
縁膜を除去する工程と、前記絶縁膜の開口部で、前記高
濃度領域と前記主電極を固着する工程とを含む製造工程
とする。
【００１５】トレンチゲート構造を有する半導体装置の
製造方法において、半導体基板に形成したトレンチにゲ
ート酸化膜を形成し、前記トレンチをポリシリコンで充
填する工程と、半導体基板上にスクリーン酸化膜を形成
する工程と、該スクリーン酸化膜を介して不純物原子を
イオン注入し、拡散し、ソース領域を形成する工程と、
ソース領域上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法でＣＶＤ酸化膜を形成する
工程と、ボロン・リン添加ガラス（ＢＰＳＧ）膜をソー
ス領域上およびポリシリコン上に被覆する工程と、ソー
ス領域上のＢＰＳＧ膜に、ＣＶＤ酸化膜を残してソース
領域とソース電極を固着するコンタクトホールを開口す
る工程と、前記ＢＰＳＧ膜を窒素・酸素混合雰囲気中で
熱処理を行い、ＢＰＳＧ膜のコンタクトホール縁を丸め
る工程（ＢＰＳＧリフロー工程）と、前記ＣＶＤ膜を除
去する工程と、ソース領域表面に形成されたダメージ層
を除去する工程と、前記コンタクトホール部のソース領
域上にソース電極を形成する工程とを含む製造工程とす
る。
製造方法において、半導体基板に形成したトレンチにゲ
ート酸化膜を形成し、前記トレンチをポリシリコンで充
填する工程と、半導体基板上にスクリーン酸化膜を形成
する工程と、該スクリーン酸化膜を介して不純物原子を
イオン注入し、拡散し、ソース領域を形成する工程と、
ソース領域上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法でＣＶＤ酸化膜を形成する
工程と、ボロン・リン添加ガラス（ＢＰＳＧ）膜をソー
ス領域上およびポリシリコン上に被覆する工程と、ソー
ス領域上のＢＰＳＧ膜に、ＣＶＤ酸化膜を残してソース
領域とソース電極を固着するコンタクトホールを開口す
る工程と、前記ＢＰＳＧ膜を窒素・酸素混合雰囲気中で
熱処理を行い、ＢＰＳＧ膜のコンタクトホール縁を丸め
る工程（ＢＰＳＧリフロー工程）と、前記ＣＶＤ膜を除
去する工程と、ソース領域表面に形成されたダメージ層
を除去する工程と、前記コンタクトホール部のソース領
域上にソース電極を形成する工程とを含む製造工程とす
る。
【００１６】前記のように、ソース領域の表面濃度の低
い層を除去したり、絶縁膜を被覆して、外方拡散による
ソース領域の表面濃度の低下を防止することで、ソース
領域の表面濃度を高濃度状態に保ち、ソース電極とソー
ス領域とのコンタクト抵抗を低減することができる。
い層を除去したり、絶縁膜を被覆して、外方拡散による
ソース領域の表面濃度の低下を防止することで、ソース
領域の表面濃度を高濃度状態に保ち、ソース電極とソー
ス領域とのコンタクト抵抗を低減することができる。
【００１７】
【発明の実施の形態】図１から図７は、この発明の第１
実施例の半導体装置の製造方法で、工程順に示した要部
工程断面図である。図１は、ｎシリコン基板１００の表
面層にトレンチ１ａ（溝）を形成した後、ゲート酸化膜
３を形成し、そのトレンチにポリシリコン４を埋め込
む。その後、ポリシリコン４をエッチバックし、表面を
被覆しているゲート酸化膜３を除去するゲートオキサイ
ドエッチングを行った工程断面図である。尚、トレンチ
１ａを掘る前にｎシリコン基板１００の表面層にｐウエ
ル領域２を形成する。ｎシリコン基板１００で、ｐウエ
ル領域２が形成されない領域がｎ- 領域１である。
実施例の半導体装置の製造方法で、工程順に示した要部
工程断面図である。図１は、ｎシリコン基板１００の表
面層にトレンチ１ａ（溝）を形成した後、ゲート酸化膜
３を形成し、そのトレンチにポリシリコン４を埋め込
む。その後、ポリシリコン４をエッチバックし、表面を
被覆しているゲート酸化膜３を除去するゲートオキサイ
ドエッチングを行った工程断面図である。尚、トレンチ
１ａを掘る前にｎシリコン基板１００の表面層にｐウエ
ル領域２を形成する。ｎシリコン基板１００で、ｐウエ
ル領域２が形成されない領域がｎ- 領域１である。
【００１８】図２は、図１に続き、スクリーン酸化膜６
（イオン注入時のダメージ軽減用の酸化膜のこと）を形
成し、このスクリーン酸化膜６を介してヒ素原子のイオ
ン注入と拡散を行い、ｎ+ ソース領域５を形成した工程
断面図である。尚、ｎ+ ソース領域５は、前記したよう
にイオン注入のみで形成した深さの浅い領域とトレンチ
１ａを挟んで、イオン注入後に拡散を行って形成した深
い領域で構成されている。
（イオン注入時のダメージ軽減用の酸化膜のこと）を形
成し、このスクリーン酸化膜６を介してヒ素原子のイオ
ン注入と拡散を行い、ｎ+ ソース領域５を形成した工程
断面図である。尚、ｎ+ ソース領域５は、前記したよう
にイオン注入のみで形成した深さの浅い領域とトレンチ
１ａを挟んで、イオン注入後に拡散を行って形成した深
い領域で構成されている。
【００１９】図３は、図２に続き、絶縁膜であるＢＰＳ
Ｇ（ボロン・リン添加ガラス）膜７をＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
り、スクリーン酸化膜６上に成膜し、熱処理した工程断
面図である。この図３までの工程は、従来の半導体装置
の製造方法と同じである。
Ｇ（ボロン・リン添加ガラス）膜７をＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
り、スクリーン酸化膜６上に成膜し、熱処理した工程断
面図である。この図３までの工程は、従来の半導体装置
の製造方法と同じである。
【００２０】図４は、図３に続き、図示しないレジスト
マスクを用いてドライエッチングにより、そのＢＰＳＧ
膜７にコンタクトホール７ｃを開口した工程断面図であ
る。図中の７ａはコンタクトホール７ｃが開口したＢＰ
ＳＧ膜である。ただし、この後、従来工程で行っていた
ソフトエッチングによるダメージ層８の除去は行わな
い。
マスクを用いてドライエッチングにより、そのＢＰＳＧ
膜７にコンタクトホール７ｃを開口した工程断面図であ
る。図中の７ａはコンタクトホール７ｃが開口したＢＰ
ＳＧ膜である。ただし、この後、従来工程で行っていた
ソフトエッチングによるダメージ層８の除去は行わな
い。
【００２１】図５は、図４に続き、窒素・酸素混合雰囲
気中で熱処理を行い、トレンチ上に形成されたＢＰＳＧ
膜７ａを丸める工程であるＢＰＳＧリフロー工程を行っ
た工程断面図である。図中の７ｂは丸まった状態のリフ
ロー後のＢＰＳＧ膜を示す。このＢＰＳＧリフロー工程
で、ｎ+ ソース領域５を形成するヒ素原子が外方拡散
（シリコン表面の不純物原子が高温状態でシリコン外に
飛び出す現象のこと）により、ｎ+ ソース領域５の表面
層のヒ素濃度が低下する。図中の９がヒ素濃度が低い領
域を示す。このヒ素濃度が低下する深さは、ｎ+ ソース
領域５の表面から１００ｎｍ程度であり、先のダメージ
層８の深さ（２０ｎｍ程度）より深い。また、ＢＰＳＧ
リフロー工程での熱処理で図示しない酸化膜が形成され
る。
気中で熱処理を行い、トレンチ上に形成されたＢＰＳＧ
膜７ａを丸める工程であるＢＰＳＧリフロー工程を行っ
た工程断面図である。図中の７ｂは丸まった状態のリフ
ロー後のＢＰＳＧ膜を示す。このＢＰＳＧリフロー工程
で、ｎ+ ソース領域５を形成するヒ素原子が外方拡散
（シリコン表面の不純物原子が高温状態でシリコン外に
飛び出す現象のこと）により、ｎ+ ソース領域５の表面
層のヒ素濃度が低下する。図中の９がヒ素濃度が低い領
域を示す。このヒ素濃度が低下する深さは、ｎ+ ソース
領域５の表面から１００ｎｍ程度であり、先のダメージ
層８の深さ（２０ｎｍ程度）より深い。また、ＢＰＳＧ
リフロー工程での熱処理で図示しない酸化膜が形成され
る。
【００２２】図６は、図５に続いて、ＢＰＳＧリフロー
工程での熱処理で形成された図示しない酸化膜を、ドラ
イエッチングにより全面に亘って除去した後、ソフトエ
ッチングを行う。この２つのエッチング工程により、ダ
メージ層８とダメージ層８より深いヒ素濃度の低い領域
９を除去する。図７は、図６に続いて、ソース電極とな
るＡｌ−Ｓｉ膜１０をスパッタリングで形成した工程断
面図である。
工程での熱処理で形成された図示しない酸化膜を、ドラ
イエッチングにより全面に亘って除去した後、ソフトエ
ッチングを行う。この２つのエッチング工程により、ダ
メージ層８とダメージ層８より深いヒ素濃度の低い領域
９を除去する。図７は、図６に続いて、ソース電極とな
るＡｌ−Ｓｉ膜１０をスパッタリングで形成した工程断
面図である。
【００２３】尚、この実施例ではｎ+ ソース領域５をヒ
素で形成した場合を示したが、他の不純物原子の場合で
も同じである。ただし、ヒ素原子が外方拡散の程度が大
きいためにヒ素原子でソース領域を形成した場合を実施
例に挙げた。
素で形成した場合を示したが、他の不純物原子の場合で
も同じである。ただし、ヒ素原子が外方拡散の程度が大
きいためにヒ素原子でソース領域を形成した場合を実施
例に挙げた。
【００２４】このように、外方拡散により、不純物濃度
が低下したｎ+ ソース領域の表面層（図中の８の領域）
を除去した後、ソース電極を形成することで、ソース領
域と接触するソース領域表面の不純物濃度を高めて、コ
ンタクト抵抗を、従来方法に比べて、大幅に低下させる
ことができる。
が低下したｎ+ ソース領域の表面層（図中の８の領域）
を除去した後、ソース電極を形成することで、ソース領
域と接触するソース領域表面の不純物濃度を高めて、コ
ンタクト抵抗を、従来方法に比べて、大幅に低下させる
ことができる。
【００２５】図８から図１６は、この発明の第２実施例
の半導体装置の製造方法で、工程順に示した工程断面図
である。図８は、ｎシリコン基板２００の表面層にトレ
ンチ１１ａ（溝）を形成した後、ゲート酸化膜１３を形
成し、そのトレンチ１１ａにポリシリコン１４を埋め込
む。その後、ポリシリコン１４をエッチバックして、図
示しない表面を被覆しているゲート酸化膜を除去するゲ
ートオキサイドエッチングを行った工程断面図である。
の半導体装置の製造方法で、工程順に示した工程断面図
である。図８は、ｎシリコン基板２００の表面層にトレ
ンチ１１ａ（溝）を形成した後、ゲート酸化膜１３を形
成し、そのトレンチ１１ａにポリシリコン１４を埋め込
む。その後、ポリシリコン１４をエッチバックして、図
示しない表面を被覆しているゲート酸化膜を除去するゲ
ートオキサイドエッチングを行った工程断面図である。
【００２６】図９は、図８に続き、スクリーン酸化膜１
６を形成し、このスクリーン酸化膜１６を介してヒ素原
子のイオン注入と拡散を行い、ｎ+ ソース領域１５を形
成した工程断面図である。この図９までの工程は、従来
の半導体装置の製造方法と同じである。
６を形成し、このスクリーン酸化膜１６を介してヒ素原
子のイオン注入と拡散を行い、ｎ+ ソース領域１５を形
成した工程断面図である。この図９までの工程は、従来
の半導体装置の製造方法と同じである。
【００２７】図１０は、図９に続き、ｎ+ ソース領域１
５を形成した後、ＣＶＤ法で形成したＣＶＤ酸化膜２１
（ＣＶＤ−ＳｉＯ2 膜：ＣＶＤ法で成膜した酸化膜のこ
と）をスクリーン酸化膜１６上に、１００〜２００ｎｍ
成長させた工程断面図である。尚、図中のＡ部は素子形
成領域で、Ｂ部はシリコンウエハからシリコンチップを
切り出すときの切断線を設けた領域であるスクライブラ
イン領域である。
５を形成した後、ＣＶＤ法で形成したＣＶＤ酸化膜２１
（ＣＶＤ−ＳｉＯ2 膜：ＣＶＤ法で成膜した酸化膜のこ
と）をスクリーン酸化膜１６上に、１００〜２００ｎｍ
成長させた工程断面図である。尚、図中のＡ部は素子形
成領域で、Ｂ部はシリコンウエハからシリコンチップを
切り出すときの切断線を設けた領域であるスクライブラ
イン領域である。
【００２８】図１１は、図１０に続き、図示しないレジ
ストマスクを用いて、ドライエッチングによりスクライ
ブライン領域（Ｂ部）上のＣＶＤ酸化膜２１およびスク
リーン酸化膜１６を除去した工程断面図である。図１２
は、図１１に続いて、絶縁膜であるＢＰＳＧ膜１７をＣ
ＶＤ法により、ＣＶＤ酸化膜２１上に成膜し、熱処理を
行った工程断面図である。
ストマスクを用いて、ドライエッチングによりスクライ
ブライン領域（Ｂ部）上のＣＶＤ酸化膜２１およびスク
リーン酸化膜１６を除去した工程断面図である。図１２
は、図１１に続いて、絶縁膜であるＢＰＳＧ膜１７をＣ
ＶＤ法により、ＣＶＤ酸化膜２１上に成膜し、熱処理を
行った工程断面図である。
【００２９】図１３は、図１２に続き、図示しないレジ
ストマスクを用いてドライエッチングによりそのＢＰＳ
Ｇ膜１７にコンタクトホール１７ｃを開口した工程断面
図である。図中の１７ａはコンタクトホールを開口した
ＢＰＳＧ膜を示す。このとき、スクライブライン領域
（Ｂ部）上のＢＰＳＧ膜１７が除去された時点をエッチ
ングのエンドポイント（エッチング終了点）として検出
し、ｎ+ ソース領域１５上のコンタクトホール１１ｃの
箇所にはＣＶＤ酸化膜２１ａおよびスクリーン酸化膜１
６は残るようにする。
ストマスクを用いてドライエッチングによりそのＢＰＳ
Ｇ膜１７にコンタクトホール１７ｃを開口した工程断面
図である。図中の１７ａはコンタクトホールを開口した
ＢＰＳＧ膜を示す。このとき、スクライブライン領域
（Ｂ部）上のＢＰＳＧ膜１７が除去された時点をエッチ
ングのエンドポイント（エッチング終了点）として検出
し、ｎ+ ソース領域１５上のコンタクトホール１１ｃの
箇所にはＣＶＤ酸化膜２１ａおよびスクリーン酸化膜１
６は残るようにする。
【００３０】図１４は、図１３に続いて、窒素・酸素混
合雰囲気中で熱処理を行い、トレンチ開口部上端部のＢ
ＰＳＧ膜１７ａを丸めたＢＰＳＧリフロー工程を行った
工程断面図である。図中の１７ｂは丸めた状態のＢＰＳ
Ｇ膜を示す。
合雰囲気中で熱処理を行い、トレンチ開口部上端部のＢ
ＰＳＧ膜１７ａを丸めたＢＰＳＧリフロー工程を行った
工程断面図である。図中の１７ｂは丸めた状態のＢＰＳ
Ｇ膜を示す。
【００３１】図１５は、図１４に続いて、全面をドライ
エッチングにより、コンタクトホール１７ｃの箇所のＣ
ＶＤ酸化膜２１ａおよびスクリーン酸化膜１６を除去す
る。その後、ソフトエッチングにより、コンタクトホー
ル１７ｃ下に形成されているダメージ層１８を除去した
工程断面図である。尚、２１ｂはＢＰＳＧ膜下に残った
ＣＶＤ酸化膜である。図１６は、図１５に続いて、ソー
ス電極となるＡｌ−Ｓｉ膜２０をスパッタリングで形成
した工程断面図である。
エッチングにより、コンタクトホール１７ｃの箇所のＣ
ＶＤ酸化膜２１ａおよびスクリーン酸化膜１６を除去す
る。その後、ソフトエッチングにより、コンタクトホー
ル１７ｃ下に形成されているダメージ層１８を除去した
工程断面図である。尚、２１ｂはＢＰＳＧ膜下に残った
ＣＶＤ酸化膜である。図１６は、図１５に続いて、ソー
ス電極となるＡｌ−Ｓｉ膜２０をスパッタリングで形成
した工程断面図である。
【００３２】前記の図１３に示すように、コンタクトホ
ール１７ｃの箇所のｎ+ ソース領域１５表面をＣＶＤ酸
化膜２１ａとスクリーン酸化膜１６で被覆した状態で、
ＢＰＳＧリフロー工程を行うために、ｎ+ ソース領域１
５の表面のヒ素の外方拡散は起こらない。そのために、
ｎ+ ソース領域１５の表面層の不純物濃度が低下するこ
とがなく、従来方法と比べて、コンタクト抵抗を大幅に
低下させることができる。
ール１７ｃの箇所のｎ+ ソース領域１５表面をＣＶＤ酸
化膜２１ａとスクリーン酸化膜１６で被覆した状態で、
ＢＰＳＧリフロー工程を行うために、ｎ+ ソース領域１
５の表面のヒ素の外方拡散は起こらない。そのために、
ｎ+ ソース領域１５の表面層の不純物濃度が低下するこ
とがなく、従来方法と比べて、コンタクト抵抗を大幅に
低下させることができる。
【００３３】
【発明の効果】この発明によれば、主電極（ソース電
極）と接触する半導体基板表面（ソース領域表面）の不
純物濃度を高い状態にできる工程を採用することで、従
来工程と比べて、コンタクト抵抗を大幅に低減させるこ
とができる。
極）と接触する半導体基板表面（ソース領域表面）の不
純物濃度を高い状態にできる工程を採用することで、従
来工程と比べて、コンタクト抵抗を大幅に低減させるこ
とができる。
【図１】この発明の第１実施例の半導体装置の要部工程
断面図
断面図
【図２】図１に続く、第１実施例の半導体装置の要部工
程断面図
程断面図
【図３】図２に続く、第１実施例の半導体装置の要部工
程断面図
程断面図
【図４】図３に続く、第１実施例の半導体装置の要部工
程断面図
程断面図
【図５】図４に続く、第１実施例の半導体装置の要部工
程断面図
程断面図
【図６】図５に続く、第１実施例の半導体装置の要部工
程断面図
程断面図
【図７】図６に続く、第１実施例の半導体装置の要部工
程断面図
程断面図
【図８】この発明の第２実施例の半導体装置の要部工程
断面図
断面図
【図９】図８に続く、第２実施例の半導体装置の要部工
程断面図
程断面図
【図１０】図９に続く、第２実施例の半導体装置の要部
工程断面図
工程断面図
【図１１】図１０に続く、第２実施例の半導体装置の要
部工程断面図
部工程断面図
【図１２】図１１に続く、第２実施例の半導体装置の要
部工程断面図
部工程断面図
【図１３】図１２に続く、第２実施例の半導体装置の要
部工程断面図
部工程断面図
【図１４】図１３に続く、第２実施例の半導体装置の要
部工程断面図
部工程断面図
【図１５】図１４に続く、第２実施例の半導体装置の要
部工程断面図
部工程断面図
【図１６】図１５に続く、第２実施例の半導体装置の要
部工程断面図
部工程断面図
【図１７】従来の半導体装置の要部工程断面図
【図１８】図１７に続く、従来の半導体装置の要部工程
断面図
断面図
【図１９】図１８に続く、従来の半導体装置の要部工程
断面図
断面図
【図２０】図１９に続く、従来の半導体装置の要部工程
断面図
断面図
【図２１】図２０に続く、従来の半導体装置の要部工程
断面図
断面図
【図２２】図２１に続く、従来の半導体装置の要部工程
断面図
断面図
【図２３】図２２に続く、従来の半導体装置の要部工程
断面図
断面図
１、１１ ｎ- 領域 １ａ、１１ａ トレンチ ２、１２ ｐウエル領域 ３、１３ ゲート酸化膜 ４、１４ ポリシリコン ５、１５ ｎ+ ソース領域 ６、１６ スクリーン酸化膜 ７、７ａ、７ｂ、１７、１７ａ、１７ｂ ＢＰＳＧ膜 ７ｃ、１７ｃ コンタクトホール ８、１８ ダメージ層 ９、１９ ヒ素濃度が低い領域 １０、２０ Ａｌ−Ｓｉ膜 ２１、２１ａ、２１ｂ ＣＶＤ酸化膜
Claims (5)
- 【請求項１】半導体基板の表面層に選択的に形成される
高濃度領域と、該高濃度領域を露出する開口部を有する
絶縁膜と、該絶縁膜の開口部で、前記高濃度領域と固着
する主電極を具備する半導体装置において、前記高濃度
領域の前記主電極と固着される箇所の表面の高さが他の
高濃度領域の表面より低いことを特徴とする半導体装
置。 - 【請求項２】半導体基板の表面層に選択的に形成され、
表面側で濃度が低くなる高濃度領域と、該高濃度領域を
露出する開口部を有する絶縁膜と、該絶縁膜の開口部
で、前記高濃度領域と固着する主電極を具備する半導体
装置において、前記絶縁膜の開口部に露出した前記高濃
度領域の表面側で濃度が低くなる箇所を除去する工程
と、前記高濃度領域の除去された領域で、前記主電極を
固着する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項３】トレンチゲート構造を有する半導体装置の
製造方法において、半導体基板に形成したトレンチにゲ
ート酸化膜を形成し、前記トレンチをポリシリコンで充
填する工程と、半導体基板上にスクリーン酸化膜を形成
する工程と、該スクリーン酸化膜を介して不純物原子を
イオン注入し、拡散し、ソース領域を形成する工程と、
ボロン・リン添加ガラス（ＢＰＳＧ）膜をソース領域上
およびポリシリコン上に被覆する工程と、ＢＰＳＧ膜に
ソース領域とソース電極を固着するコンタクトホールを
開口する工程と、前記ＢＰＳＧ膜を窒素・酸素混合雰囲
気中で熱処理を行い、ＢＰＳＧ膜のコンタクトホール縁
を丸める工程（ＢＰＳＧリフロー工程）と、該ＢＰＳＧ
リフロー工程でコンタクトホールに形成された酸化膜を
除去する工程と、ソース領域表面に形成されたダメージ
層とさらにダメージ層より深く形成されたソース領域の
不純物濃度の低い領域とを除去する工程と、前記コンタ
クトホール部のソース領域上にソース電極を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】半導体基板の表面層に選択的に形成された
高濃度領域と、該高濃度領域上に形成された開口部を有
する絶縁膜と、該絶縁膜の開口部で、前記高濃度領域と
固着する主電極を具備する半導体装置の製造方法におい
て、前記の高濃度領域を形成する工程と、該高濃度領域
の表面に絶縁膜を形成し、外方拡散による前記高濃度領
域の表面濃度が低下することを防止する工程と、前記絶
縁膜を除去する工程と、前記絶縁膜の開口部で、前記高
濃度領域と前記主電極を固着する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項５】トレンチゲート構造を有する半導体装置の
製造方法において、半導体基板に形成したトレンチにゲ
ート酸化膜を形成し、前記トレンチをポリシリコンで充
填する工程と、半導体基板上にスクリーン酸化膜を形成
する工程と、該スクリーン酸化膜を介して不純物原子を
イオン注入し、拡散し、ソース領域を形成する工程と、
ソース領域上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法でＣＶＤ酸化膜を形成する
工程と、ボロン・リン添加ガラス（ＢＰＳＧ）膜をソー
ス領域上およびポリシリコン上に被覆する工程と、ソー
ス領域上のＢＰＳＧ膜に、ＣＶＤ酸化膜を残してソース
領域とソース電極を固着するコンタクトホールを開口す
る工程と、前記ＢＰＳＧ膜を窒素・酸素混合雰囲気中で
熱処理を行い、ＢＰＳＧ膜のコンタクトホール縁を丸め
る工程（ＢＰＳＧリフロー工程）と、前記ＣＶＤ膜を除
去する工程と、ソース領域表面に形成されたダメージ層
を除去する工程と、前記コンタクトホール部のソース領
域上にソース電極を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20488099A JP4186318B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20488099A JP4186318B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001036074A true JP2001036074A (ja) | 2001-02-09 |
| JP4186318B2 JP4186318B2 (ja) | 2008-11-26 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP4186318B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005510088A (ja) * | 2001-11-20 | 2005-04-14 | ゼネラル セミコンダクター，インク． | 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス |
| JP2009141005A (ja) * | 2007-12-04 | 2009-06-25 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US7704827B2 (en) | 2006-12-08 | 2010-04-27 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8022472B2 (en) | 2007-12-04 | 2011-09-20 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| JP2017084998A (ja) * | 2015-10-29 | 2017-05-18 | 富士電機株式会社 | スーパージャンクション型ｍｏｓｆｅｔデバイスおよび半導体チップ |
| CN115513172A (zh) * | 2022-11-22 | 2022-12-23 | 广东芯粤能半导体有限公司 | 半导体结构及其制备方法 |
| CN117558628A (zh) * | 2024-01-09 | 2024-02-13 | 上海埃积半导体有限公司 | 一种igbt及其制造方法 |
-
1999
- 1999-07-19 JP JP20488099A patent/JP4186318B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005510088A (ja) * | 2001-11-20 | 2005-04-14 | ゼネラル セミコンダクター，インク． | 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス |
| US7704827B2 (en) | 2006-12-08 | 2010-04-27 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8072026B2 (en) | 2006-12-08 | 2011-12-06 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8310005B2 (en) | 2006-12-08 | 2012-11-13 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8592896B2 (en) | 2006-12-08 | 2013-11-26 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
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| US8022472B2 (en) | 2007-12-04 | 2011-09-20 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US8237221B2 (en) | 2007-12-04 | 2012-08-07 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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| CN115513172A (zh) * | 2022-11-22 | 2022-12-23 | 广东芯粤能半导体有限公司 | 半导体结构及其制备方法 |
| CN117558628A (zh) * | 2024-01-09 | 2024-02-13 | 上海埃积半导体有限公司 | 一种igbt及其制造方法 |
| CN117558628B (zh) * | 2024-01-09 | 2024-04-05 | 上海埃积半导体有限公司 | 一种igbt及其制造方法 |
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| JP4186318B2 (ja) | 2008-11-26 |
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