CN115513172A - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
CN115513172A
CN115513172A CN202211467456.XA CN202211467456A CN115513172A CN 115513172 A CN115513172 A CN 115513172A CN 202211467456 A CN202211467456 A CN 202211467456A CN 115513172 A CN115513172 A CN 115513172A
Authority
CN
China
Prior art keywords
layer
thickness
ion implantation
preset
oxidation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211467456.XA
Other languages
English (en)
Other versions
CN115513172B (zh
Inventor
杨俊�
苏芳
陈骁
冯锐
朱普磊
相奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong Xinyueneng Semiconductor Co ltd
Original Assignee
Guangdong Xinyueneng Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong Xinyueneng Semiconductor Co ltd filed Critical Guangdong Xinyueneng Semiconductor Co ltd
Priority to CN202211467456.XA priority Critical patent/CN115513172B/zh
Publication of CN115513172A publication Critical patent/CN115513172A/zh
Application granted granted Critical
Publication of CN115513172B publication Critical patent/CN115513172B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本申请涉及一种半导体结构及其制备方法，制备方法包括：提供衬底及外延层；于外延层内形成离子注入层；在第一预设环境下对离子注入层进行第一热处理，以形成初始氧化层，初始氧化层的第一中心氧化层厚度大于第一边缘氧化层厚度；第一预设环境包括第一预设温度；在第二预设环境下对第一热处理后保留的离子注入层进行第二热处理，以形成目标氧化层，目标氧化层的第二中心氧化层厚度与第二边缘氧化层厚度的差值位于预设范围内；第二预设环境包括第二预设温度，第二预设温度小于第一预设温度。上述制备方法能够改善氧化层的均匀性，并减小碳化硅碳团簇现象，从而提高迁移率，以提升碳化硅功率器件的整体性能。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
碳化硅（SiC）作为宽带隙第三代半导体材料，具有宽禁带、高击穿电场强度、高化学稳定性、高导热性以及高抗辐射能力等众多优点，因而碳化硅材料逐渐替代了硅材料来制备功率电子器件。
然而，碳化硅的氧化速率要远小于硅，为了使得电子器件具有合适的生产速率，普遍采用1300℃以上的高温氧化工艺来氧化碳化硅，但高温工艺导致了碳化硅器件的性能下降。因此，亟需提供一种半导体结构制备方法，以改善在碳化硅中进行的高温氧化工艺，进而提升碳化硅器件的性能。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体结构及其制备方法，以改善碳化硅器件的高温氧化工艺，提高碳化硅器件的整体性能。
为实现上述目的及其他相关目的，本申请的一方面提供一种半导体结构的制备方法，包括：提供衬底，于衬底的上表面形成外延层；于外延层内进行离子注入，以形成离子注入层；在第一预设环境下对离子注入层进行第一热处理，以形成初始氧化层，初始氧化层具有第一中心氧化层厚度及第一边缘氧化层厚度，第一中心氧化层厚度大于第一边缘氧化层厚度；第一热处理后保留的离子注入层中，中心区域的离子掺杂浓度小于边缘区域的离子掺杂浓度；第一预设环境包括第一预设温度；在第二预设环境下对第一热处理后保留的离子注入层进行第二热处理，以形成目标氧化层，目标氧化层具有第二中心氧化层厚度及第二边缘氧化层厚度，第二中心氧化层厚度与第二边缘氧化层厚度的差值位于预设范围内；第二预设环境包括第二预设温度，第二预设温度小于第一预设温度。
于上述半导体结构的制备方法中，首先，由于氧化速度与离子掺杂浓度具有正相关的关系，通过形成离子注入层，提高离子掺杂浓度，从而提高了后续高温氧化工艺的速度。其次，在第一预设环境下对离子注入层进行第一热处理，将部分离子注入层变为初始氧化层，初始氧化层中心的厚度为第一中心氧化层厚度，边缘的厚度为第一边缘氧化层厚度。在第一热处理工艺中，需要将离子注入层暴露在第一预设温度下，并于高温氧化炉中的承载台上进行氧化处理，然而由于热处理刚进行时，高温氧化炉中中心区域的温度要高于边缘区域的温度，并且高温氧化炉内部的反应气体分布不均，即使设定了第一预设温度，高温氧化炉中边缘区域的温度也很难快速达到第一预设温度；又因为温度高的区域比温度低的区域氧化速度更快，因而离子注入层中心区域的氧化速度要高于边缘区域的氧化速度。因此，在第一热处理结束后，第一中心氧化层厚度要大于第一边缘氧化层厚度。然后，在第二预设环境下对第一热处理后保留的离子注入层进行第二热处理，而由于第一中心氧化层厚度要大于第一边缘氧化层厚度，且第一热处理后保留的离子注入层中心区域的厚度及离子掺杂浓度小于边缘区域的厚度及离子掺杂浓度，中心区域的氧化速率也小于边缘区域的氧化速率。因此第二热处理，能够弥补初始氧化层的厚度不均，使得形成的目标氧化层厚度更均匀。另外，由于第二预设温度小于第一预设温度，且两个温度均可以小于传统的氧化温度，还可以改善由于高温导致的碳化硅外延层中碳团簇的现象，提高器件的迁移率。
在其中一些实施例中，衬底包括碳化硅衬底或硅衬底。
在其中一些实施例中，在第一预设环境下对离子注入层进行第一热处理之前，离子注入层中各区域的掺杂浓度均相同。
在其中一些实施例中，第一预设温度范围为1150~1250℃；第二预设温度范围为1050~1150℃。
在其中一些实施例中，第一预设环境还包括第一预设气体氛围，第一预设气体氛围包括氧气（O2）及惰性气体；第二预设环境还包括第二预设气体氛围，第二预设气体氛围包括氧气及惰性气体。
在其中一些实施例中，于衬底的上表面形成外延层之后，及于外延层内进行离子注入之前，半导体结构的制备方法还包括：形成屏蔽层，屏蔽层覆盖外延层的上表面。
在其中一些实施例中，于外延层内进行离子注入之后，及形成初始氧化层之前，半导体结构的制备方法还包括：去除屏蔽层。
在其中一些实施例中，于外延层内进行离子注入，以形成离子注入层的步骤，包括：于外延层内进行多次离子注入，以形成离子注入层。
在其中一些实施例中，离子注入层内离子的掺杂类型为N型，掺杂浓度为1018~1020/cm3，离子注入能量为50~200keV。
本申请的另一方面提供一种半导体结构，采用本申请实施例中任一项所述的半导体结构的制备方法制备而成。
于上述半导体结构中，采用本申请实施例中任一项所述的半导体结构的制备方法，通过设置第一预设环境与第二预设环境，对离子注入层进行两个阶段的高温氧化处理，即能够提升目标氧化层的生成速度，又能够提高目标氧化层厚度的均匀性，还降低了碳化硅外延层中的碳团簇现象，提高半导体器件的迁移率，降低了电阻以实现降低器件功耗的目的。
附图说明
为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
图1显示为本申请一实施例中提供的半导体结构的制备方法的流程示意图；
图2-图7显示为本申请一实施例中提供的半导体结构的截面示意图；
图8显示为本申请另一实施例中提供的半导体结构的制备方法的流程示意图。
附图标记说明：
10、衬底；11、外延层；12、屏蔽层；13、离子注入层；14、初始氧化层；15、目标氧化层。
具体实施方式
为了便于理解本申请，下面将参考相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1-图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
碳化硅是一种宽禁带半导体材料，具有高临界击穿电场强度、高饱和电子迁移率、高热导率等优点，特别适合应用于制作在高电压、大电流、高辐射、高温等苛刻条件下工作的电子器件，包括SiC肖特基二极管、PIN管等整流器件，还可以用于制备MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管）、JFET（Junction Field-Effect Transistor，结型场效应晶体管）、IGBT（Insulated GateBipolar Transistor，绝缘栅双极型晶体管）等开关器件以及MEMS（Micro-Electro-Mechanical System，微机电系统）器件。使用硅器件的传统集成电路大都只能工作在250℃以下，不能满足高温、高功率及高频等要求。碳化硅禁带宽度宽，因此漏电流比硅小几个数量级，且击穿电场较高，是硅材料的8倍，所以碳化硅功率器件的导通电阻只有硅器件的1/100-1/200，显著降低电子设备的能耗。因此，碳化硅功率器件也被誉为带动新能源革命的绿色能源器件。
在半导体器件制备过程中，氧化工艺是一种常用的制备工艺，氧化工艺可以用来生长栅极氧化层、牺牲氧化层、电极之间的隔离层、以及用于注入或刻蚀等用途的掩蔽层。碳化硅材料是继硅材料后另一种可以直接通过热氧化生长二氧化硅的半导体材料。但是，碳化硅材料本身的化学性质非常稳定，碳化硅的氧化速度非常缓慢，并且需要很高的氧化温度，这导致几十纳米厚度的氧化层的生长都很缓慢，需要的时间和温度都要远远高于常见的硅的氧化工艺（譬如，大于1300℃），并且生成的氧化层的界面状态会出现问题，包括在二氧化硅与碳化硅的界面处存在大量的碳团簇和硅-碳悬挂键，而碳团簇和硅-碳悬挂键能够俘获沟道电子，使其不能参与电流输运，进而减小表面反型层的电荷密度；另外，在低场下，碳簇和硅-碳悬挂键俘获的电子作为一个库伦散射中心，能够降低表面反型层的迁移率，从而阻碍碳化硅功率器件的生产以及应用。
基于上述背景技术中的问题，本申请提供一种半导体结构及其制备方法，以改善碳化硅器件的高温氧化工艺，改善氧化层以及碳化硅的界面状态，以提高碳化硅器件的整体性能。
请参阅图1，为实现上述目的及其他相关目的，本申请的一方面提供一种半导体结构的制备方法，包括：
步骤S2：提供衬底，于衬底的上表面形成外延层；
步骤S4：于外延层内进行离子注入，以形成离子注入层；
步骤S6：在第一预设环境下对离子注入层进行第一热处理，以形成初始氧化层，初始氧化层具有第一中心氧化层厚度及第一边缘氧化层厚度，第一中心氧化层厚度大于第一边缘氧化层厚度；第一热处理后保留的离子注入层中，中心区域的离子掺杂浓度小于边缘区域的离子掺杂浓度；第一预设环境包括第一预设温度；
步骤S8：在第二预设环境下对第一热处理后保留的离子注入层进行第二热处理，以形成目标氧化层，目标氧化层具有第二中心氧化层厚度及第二边缘氧化层厚度，第二中心氧化层厚度与第二边缘氧化层厚度的差值位于预设范围内；第二预设环境包括第二预设温度，第二预设温度小于第一预设温度。
在步骤S2中，请参阅图1中的步骤S2及图2，提供衬底10，于衬底10的上表面形成外延层11。
作为示例，提供的衬底10可以是硅衬底、碳化硅衬底或其他衬底。在一些实施例中，衬底10的材料和外延层11的材料均可以为碳化硅层，即衬底10可以为碳化硅衬底，外延层11可以为碳化硅外延层。具体的，衬底10可以为掺杂衬底，外延层11可以为掺杂外延层。
在步骤S4中，请参阅图1中的步骤S4及图5，于外延层11内进行离子注入，以形成离子注入层13。
具体地，离子注入过程中采用的掺杂离子可以为N型掺杂离子，N型掺杂离子可以包括但不限于磷（P）离子、砷（As）离子及锑（Sb）离子一种或几种。
在步骤S6中，请参阅图1中的步骤S6及图6，在第一预设环境下对离子注入层13进行第一热处理，以形成初始氧化层14，初始氧化层14具有第一中心氧化层厚度C1及第一边缘氧化层厚度E1，第一中心氧化层厚度C1大于第一边缘氧化层厚度E1；第一热处理后保留的离子注入层13中，由于热处理刚进行时，高温氧化炉中中心区域的温度要高于边缘区域的温度，因此中心区域的热氧化速度大于边缘区域的热氧化速度，造成了第一中心氧化层厚度C1大于第一边缘氧化层厚度E1，同时，离子注入层13的中心区域因为掺杂离子消耗的速度大于离子注入层13的边缘区域的掺杂离子消耗的速度，第一次热处理后，可以导致中心区域的离子掺杂浓度小于边缘区域的离子掺杂浓度。
在步骤S8中，请参阅图1中的步骤S8及图7，在第二预设环境下对第一热处理后保留的离子注入层13进行第二热处理，以形成目标氧化层15，目标氧化层15具有第二中心氧化层厚度C2及第二边缘氧化层厚度E2，第二中心氧化层厚度C2与第二边缘氧化层厚度E2的差值位于预设范围内。由于在步骤S6结束后中心区域的离子掺杂浓度小于边缘区域的离子掺杂浓度，而氧化速度与及离子掺杂浓度正相关，因此在步骤S8中，边缘区域的氧化速度大于中心区域的氧化速度，抵消了步骤S6结束后初始氧化层14第一中心氧化层厚度C1大于第一边缘氧化层厚度E1的现象，从而使得目标氧化层15的第二中心氧化层厚度C2与第二边缘氧化层厚度E2的差值位于预设范围内，即改善了目标氧化层15中心区域与边缘区域的厚度差异。
作为示例，第一中心氧化层厚度C1为初始氧化层14沿厚度方向的对称轴所在位置的厚度，第一边缘氧化层厚度E1为初始氧化层14的边缘位置的厚度；第二中心氧化层厚度C2为目标氧化层15沿厚度方向的对称轴所在位置的厚度，第二边缘氧化层厚度E2为目标氧化层15的边缘位置的厚度。
于上述半导体结构的制备方法中，首先，由于氧化速度与及离子掺杂浓度具有正相关的关系，例如，在低温1100℃时，高掺杂较低掺杂的氧化速度可以高10nm/h，其中，高掺杂的浓度可以为1018~1020/cm3，低掺杂的浓度可以为1015~1016/cm3。通过形成离子注入层13，可以提高离子掺杂程度，从而提高了后续高温氧化工艺的速度。其次，在第一预设环境下对离子注入层13进行第一热处理，将部分离子注入层13变为初始氧化层14，初始氧化层14中心的厚度为第一中心氧化层厚度C1，边缘的厚度为第一边缘氧化层厚度E1。在第一热处理工艺中，需要将离子注入层13暴露在第一预设温度下，并于高温氧化炉中的承载台上进行氧化处理，然而由于热处理刚进行时，高温氧化炉中中心区域的温度要高于边缘区域的温度，并且高温氧化炉内部的反应气体分布不均，即使设定了第一预设温度，高温氧化炉中边缘区域的温度也很难快速达到第一预设温度；又因为温度高的区域比温度低的区域氧化速度更快，因而离子注入层13中心区域的氧化速度要高于边缘区域的氧化速度。因此，在第一热处理结束后，第一中心氧化层厚度C1要大于第一边缘氧化层厚度E1。然后，在第二预设环境下对第一热处理后保留的离子注入层13进行第二热处理，而由于第一中心氧化层厚度C1要大于第一边缘氧化层厚度E1，因此第一热处理后保留的离子注入层13中心区域的厚度小于边缘区域的厚度，中心区域的氧化速率也小于边缘区域的氧化速率。因此在第二热处理后，能够弥补初始氧化层14的厚度不均，使得形成的目标氧化层15厚度更均匀。另外，由于第二预设温度小于第一预设温度，且两个温度均小于传统的氧化温度，还可以改善由于高温导致的碳化硅外延层11中碳团簇的现象，提高器件的迁移率。
作为示例，在第一预设环境下对离子注入层13进行第一热处理之前，离子注入层13中各区域的掺杂浓度均相同，以尽可能避免离子注入层13中的掺杂浓度对离子注入层13中不同区域的热氧化速度产生差异。
作为示例，第一预设温度范围可以为1150~1250℃；第二预设温度范围可以为1050~1150℃。例如，第一预设温度可以为1150℃、1180℃、1200℃、1230℃、或1250℃；第二预设温度可以为1050℃、1080℃、1100℃、1130℃或1150℃。现有技术中普遍采用1350~1400℃的高温氧化工艺来氧化碳化硅，本申请的第一预设温度及第二预设温度均小于普遍氧化温度，进一步地，第二预设温度还小于第一预设温度，能够在保证目标氧化层15厚度均匀性的同时，改善因热氧化温度过高而导致的碳化硅外延层11中碳团簇的现象，减少碳团簇俘获沟道电子，增大表面反型层的电荷密度，并增大表面反型层的迁移率，从而提高碳化硅功率器件的整体性能。
作为示例，第一预设环境还包括第一预设气体氛围，第一预设气体氛围包括氧气及惰性气体，例如，第一预设气体氛围可以为氧气与氩气（Ar）的组合；第二预设环境还包括第二预设气体氛围，第二预设气体氛围包括氧气及惰性气体，例如，第二预设气体氛围可以为氧气与氩气的组合。
作为示例，目标氧化层15的具体形成可以参考如下过程：
在形成离子注入层13后，于一个标准大气压（1atm）的环境下，使用物料为氧气、氩气的组合，在1200℃条件下生长初始氧化层14。在反应器内，由于中心区域与边缘区域的气体分布、温度等不同，中心区域与边缘区域反应速率并不相等，对于中心区域，其反应速率约为55nm/h，边缘区域反应速率约为50nm/h，反应1.8h后，第一中心氧化层厚度C1为99nm，第一边缘氧化层厚度E1为90nm。然后，使用物料为氧气、氩气的组合，在1100℃条件下生长目标氧化层15，对于边缘区域反应速率约为10nm/h，对于中心区域反应速率约为1nm/h；反应1h后，第二边缘氧化层厚度E2达到目标厚度100nm，而对于中心区域，其厚度在达到100nm后生长速率迅速降低，反应1h后第二中心氧化层厚度C2约为101nm，此时目标氧化层15的均匀性为1%。而传统技术中，在1200℃下，当氧化层厚度的最小值达到100nm时，均匀性为10%，因此，本申请改善了目标氧化层15的厚度均匀性。
作为示例，请参阅图8，于衬底的上表面形成外延层之后，及于外延层内进行离子注入之前，半导体结构的制备方法还包括：
步骤S3：形成屏蔽层，屏蔽层覆盖外延层的上表面。
在步骤S3中，请参阅图8中的步骤S3、图3及图4，在离子注入之前，于外延层11的上表面形成屏蔽层12，屏蔽层12的作用为减少离子注入所造成的表面损伤以及减弱离子注入的沟道效应。具体地，屏蔽层12的材料包括但不仅限于二氧化硅，形成屏蔽层12的工艺方法包括但不仅限于采用CVD（Chemical Vapor Deposition，化学气相沉积），CVD工艺形成屏蔽层12的过程中所使用的气体包括四氢化硅（SiH4）、氧气、氩气，CVD工艺温度可以为600~640℃，例如，CVD工艺温度可以为600℃、610℃、620℃、630℃或640℃。
作为示例，请继续参阅图8，于外延层内进行离子注入之后，及形成初始氧化层之前，半导体结构的制备方法还包括：
步骤S5：去除屏蔽层。
在步骤S5中，请参阅图8中的步骤S5及图5，去除屏蔽层12的方式包括但不仅限于湿法刻蚀。具体地，湿法刻蚀所采用的材料包括蒸馏水（H2O）、氢氟酸（HF）以及氨水（NH4OH），三者的具体配比可以为5:1:1，反应温度可以为60~70℃，例如，反应温度可以为60℃、62℃、65℃、68℃或70℃。在湿法刻蚀去除屏蔽层12后，可以用去离子水将离子注入层13表面清洗干净并在热的氮气（N2）中烘干待用。
作为示例，于外延层11内进行离子注入，以形成离子注入层13的步骤，包括：于外延层11内进行多次离子注入，以形成离子注入层13，多次注入形成箱式分布，可以使得离子分布情况更为均匀。
上述于外延层11内进行多次离子注入的工艺中，由于杂质在碳化硅材料中的扩散能力弱，离子注入是唯一能够在碳化硅材料中形成选区掺杂的工艺方法，但是，直接在碳化硅材料表面进行离子注入的掺杂浓度分布不是完全均匀分布，外延层11内不同深度的离子掺杂浓度差别较大。本申请通过多次离子注入，使外延层11内的离子形成箱式分布，改善由于一次离子注入而产生的离子掺杂浓度不均匀的现象。
作为示例，于外延层11内进行离子注入的过程中，离子注入的方向可以相较于外延层11表面倾斜2~11°，例如，倾斜角度可以为2°、4°、7°或11°等等，以降低离子注入产生的沟道效应。
作为示例，离子注入层13内离子的掺杂类型为N型，掺杂浓度可以为1018~1020/cm3，以提升离子注入层13的生长速率。离子注入能量为50~200keV，离子注入能量影响离子注入层13在外延层11内的分布情况。例如，掺杂浓度可以为1018/cm3、5*1018/cm3、1019/cm3、5*1019/cm3或1020/cm3，离子注入能量可以为50keV、75keV、100keV、150keV或200keV。
作为示例，请参阅图7，本申请的另一方面提供一种半导体结构，采用本申请实施例中任一项所述的半导体结构的制备方法制备而成。
于上述半导体结构中，采用本申请实施例中任一项所述的半导体结构的制备方法，通过设置第一预设环境与第二预设环境，对离子注入层13进行两个阶段的高温氧化处理，即能够提升目标氧化层15的生成速度，又能够提高目标氧化层15厚度的均匀性，还降低了碳化硅外延层11中的碳团簇现象，提高半导体器件的迁移率，降低了电阻以实现降低器件功耗的目的。
本申请通过提供一种半导体结构及其制备方法，通过离子注入，将N型掺杂物掺杂到外延片中的硅或碳化硅中，从而提高热氧化生长速率，同时通过第一热处理与第二热处理的两个氧化阶段，控制氧化层的生长厚度，改善氧化层的均匀性；并且，通过降低了氧化的反应温度，减小碳化硅碳团簇现象，从而提高迁移率，以提升碳化硅功率器件的整体性能，并促进碳化硅功率器件的大规模生产及应用。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，于衬底的上表面形成外延层；
于所述外延层内进行离子注入，以形成离子注入层；
在第一预设环境下对所述离子注入层进行第一热处理，以形成初始氧化层，所述初始氧化层具有第一中心氧化层厚度及第一边缘氧化层厚度，所述第一中心氧化层厚度大于所述第一边缘氧化层厚度；所述第一热处理后保留的离子注入层中，中心区域的离子掺杂浓度小于边缘区域的离子掺杂浓度；所述第一预设环境包括第一预设温度；
在第二预设环境下对所述第一热处理后保留的离子注入层进行第二热处理，以形成目标氧化层，所述目标氧化层具有第二中心氧化层厚度及第二边缘氧化层厚度，所述第二中心氧化层厚度与所述第二边缘氧化层厚度的差值位于预设范围内；所述第二预设环境包括第二预设温度，所述第二预设温度小于所述第一预设温度。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述衬底包括碳化硅衬底或硅衬底。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，在第一预设环境下对所述离子注入层进行第一热处理之前，所述离子注入层中各区域的掺杂浓度均相同。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一预设温度范围为1150~1250℃；所述第二预设温度范围为1050~1150℃。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一预设环境还包括第一预设气体氛围，所述第一预设气体氛围包括氧气及惰性气体；所述第二预设环境还包括第二预设气体氛围，所述第二预设气体氛围包括氧气及惰性气体。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于衬底的上表面形成外延层之后，及所述于所述外延层内进行离子注入之前，还包括：
形成屏蔽层，所述屏蔽层覆盖所述外延层的上表面。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述于所述外延层内进行离子注入之后，及所述形成初始氧化层之前，还包括：
去除所述屏蔽层。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述外延层内进行离子注入，以形成离子注入层，包括：
于所述外延层内进行多次离子注入，以形成所述离子注入层。
9.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述离子注入层内离子的掺杂类型为N型，掺杂浓度为1018~1020/cm3，离子注入能量为50~200keV。
10.一种半导体结构，其特征在于，采用权利要求1-9中任一项所述的半导体结构的制备方法制备而成。
CN202211467456.XA 2022-11-22 2022-11-22 半导体结构及其制备方法 Active CN115513172B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211467456.XA CN115513172B (zh) 2022-11-22 2022-11-22 半导体结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211467456.XA CN115513172B (zh) 2022-11-22 2022-11-22 半导体结构及其制备方法

Publications (2)

Publication Number Publication Date
CN115513172A true CN115513172A (zh) 2022-12-23
CN115513172B CN115513172B (zh) 2023-04-28

Family

ID=84513706

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211467456.XA Active CN115513172B (zh) 2022-11-22 2022-11-22 半导体结构及其制备方法

Country Status (1)

Country Link
CN (1) CN115513172B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116817804A (zh) * 2023-08-24 2023-09-29 江苏集创原子团簇科技研究院有限公司 一种多层石墨烯中离子注入深度精确标定方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107223A (ja) * 1994-10-04 1996-04-23 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
US5723376A (en) * 1994-06-23 1998-03-03 Nippondenso Co., Ltd. Method of manufacturing SiC semiconductor device having double oxide film formation to reduce film defects
JPH1064840A (ja) * 1996-08-23 1998-03-06 Toyota Central Res & Dev Lab Inc ｎ型不純物層を有する炭化珪素半導体の製造方法
JP2001036074A (ja) * 1999-07-19 2001-02-09 Fuji Electric Co Ltd 半導体装置およびその製造方法
US20040108566A1 (en) * 1999-11-17 2004-06-10 Hiroaki Himi Method for manufacturing semiconductor substrate
CN1771583A (zh) * 2002-01-22 2006-05-10 S.O.I.Tec绝缘体上硅技术公司 用于制备可分离半导体组件的工艺、特别是制成电子器件、光电器件和光学器件用的衬底
JP2008091854A (ja) * 2006-09-05 2008-04-17 Tokyo Univ Of Agriculture & Technology 半導体メモリ装置およびその製造方法
JP2009065174A (ja) * 2008-09-25 2009-03-26 Fuji Electric Device Technology Co Ltd 炭化けい素半導体基板の酸化膜形成方法
JP2011146426A (ja) * 2010-01-12 2011-07-28 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
CN102637719A (zh) * 2011-02-10 2012-08-15 上海宏力半导体制造有限公司 半导体结构及其制备方法
CN108847384A (zh) * 2018-06-11 2018-11-20 重庆伟特森电子科技有限公司 一种在碳化硅基片上生长氧化层的方法
JP2019169725A (ja) * 2019-05-09 2019-10-03 信越化学工業株式会社 ＳｉＣ複合基板
CN110783173A (zh) * 2019-10-22 2020-02-11 中国电子科技集团公司第五十五研究所 一种在碳化硅材料上制造栅氧化层的方法
CN113410132A (zh) * 2020-03-16 2021-09-17 全球能源互联网研究院有限公司 一种碳化硅moseft栅氧结构及其制备方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723376A (en) * 1994-06-23 1998-03-03 Nippondenso Co., Ltd. Method of manufacturing SiC semiconductor device having double oxide film formation to reduce film defects
JPH08107223A (ja) * 1994-10-04 1996-04-23 Fuji Electric Co Ltd 炭化けい素半導体素子の製造方法
JPH1064840A (ja) * 1996-08-23 1998-03-06 Toyota Central Res & Dev Lab Inc ｎ型不純物層を有する炭化珪素半導体の製造方法
JP2001036074A (ja) * 1999-07-19 2001-02-09 Fuji Electric Co Ltd 半導体装置およびその製造方法
US20040108566A1 (en) * 1999-11-17 2004-06-10 Hiroaki Himi Method for manufacturing semiconductor substrate
CN1771583A (zh) * 2002-01-22 2006-05-10 S.O.I.Tec绝缘体上硅技术公司 用于制备可分离半导体组件的工艺、特别是制成电子器件、光电器件和光学器件用的衬底
JP2008091854A (ja) * 2006-09-05 2008-04-17 Tokyo Univ Of Agriculture & Technology 半導体メモリ装置およびその製造方法
JP2009065174A (ja) * 2008-09-25 2009-03-26 Fuji Electric Device Technology Co Ltd 炭化けい素半導体基板の酸化膜形成方法
JP2011146426A (ja) * 2010-01-12 2011-07-28 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
CN102637719A (zh) * 2011-02-10 2012-08-15 上海宏力半导体制造有限公司 半导体结构及其制备方法
CN108847384A (zh) * 2018-06-11 2018-11-20 重庆伟特森电子科技有限公司 一种在碳化硅基片上生长氧化层的方法
JP2019169725A (ja) * 2019-05-09 2019-10-03 信越化学工業株式会社 ＳｉＣ複合基板
CN110783173A (zh) * 2019-10-22 2020-02-11 中国电子科技集团公司第五十五研究所 一种在碳化硅材料上制造栅氧化层的方法
CN113410132A (zh) * 2020-03-16 2021-09-17 全球能源互联网研究院有限公司 一种碳化硅moseft栅氧结构及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116817804A (zh) * 2023-08-24 2023-09-29 江苏集创原子团簇科技研究院有限公司 一种多层石墨烯中离子注入深度精确标定方法
CN116817804B (zh) * 2023-08-24 2023-11-03 江苏集创原子团簇科技研究院有限公司 一种多层石墨烯中离子注入深度精确标定方法

Also Published As

Publication number Publication date
CN115513172B (zh) 2023-04-28

Similar Documents

Publication Publication Date Title
US9537030B2 (en) Method of fabricating a solar cell with a tunnel dielectric layer
CN101924127B (zh) 电极半导体整流器降低的处理灵敏度
CN110518070B (zh) 一种适用于单片集成的碳化硅ldmos器件及其制造方法
CN103928320B (zh) 沟槽栅碳化硅绝缘栅双极型晶体管的制备方法
CN110350035A (zh) SiC MOSFET功率器件及其制备方法
CN106711207B (zh) 一种纵向沟道的SiC结型栅双极型晶体管及其制备方法
JP5910965B2 (ja) トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ
CN115513172B (zh) 半导体结构及其制备方法
CN110534559B (zh) 一种碳化硅半导体器件终端及其制造方法
CN106684146B (zh) 一种栅自对准型碳化硅mosfet及其制备方法
CN103681256A (zh) 一种新型碳化硅mosfet器件及其制作方法
CN110600366B (zh) (100)晶向金刚石n沟道结型场效应晶体管及其制备方法
WO2019196700A1 (zh) 碳化硅功率器件终端结构的制造方法
CN107342224B (zh) Vdmos器件的制作方法
JP2004063479A (ja) 半導体装置およびその製造方法
CN106158943A (zh) N沟碳化硅静电感应晶闸管及其制造方法
CN102339868B (zh) 带反型隔离层结构的金属半导体场效应晶体管及制作方法
CN106298868A (zh) 一种超结mosfet结构及其制备方法
KR100289055B1 (ko) 피-채널 이중확산 전력소자의 제조방법
KR20150136490A (ko) 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법
CN102054698B (zh) 提高半导体器件阈值电压的方法
CN111696854B (zh) 半导体器件的制造方法
CN116454138B (zh) 一种柱状p沟道的碳化硅浮动结二极管及制备方法
CN116936620A (zh) 一种碳化硅沟槽栅mosfet的制备方法
CN213519864U (zh) 超级结

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant