JP5910965B2 - トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ - Google Patents
トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ Download PDFInfo
- Publication number
- JP5910965B2 JP5910965B2 JP2012050327A JP2012050327A JP5910965B2 JP 5910965 B2 JP5910965 B2 JP 5910965B2 JP 2012050327 A JP2012050327 A JP 2012050327A JP 2012050327 A JP2012050327 A JP 2012050327A JP 5910965 B2 JP5910965 B2 JP 5910965B2
- Authority
- JP
- Japan
- Prior art keywords
- source region
- insulating film
- gate insulating
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
例えば、図1に示すトランジスタの伝達特性に示すように、前記MOSトランジスタの伝達特性においては、オン電流の立ち上がりを60mV/decade以下とする急峻な立ち上がりを実現することができない。なお、図1中、横軸は、ゲート電圧を示し、縦軸は、対数表示のドレイン電流を示す。
半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、前記MOSトランジスタとは異なるトンネル効果という原理を用いているため、図1に示すように、オン電流の立ち上がりを60mV/decade以下とする急峻な立ち上がりを得ることが可能であり、延いては、電源電圧の低減を効果的に実現することができる。
ソース領域102及びドレイン領域103は、半導体基板101に対して、不純物物質を高濃度にイオン注入させた後、活性化アニールにより前記不純物物質を活性化させて急峻な不純物分布を形成して作製される。
このような構成からなるトンネル電界効果トランジスタ100では、ゲート電極106からゲート電圧が印加されると、ソース領域中102の電子が半導体基板101のゲート絶縁膜105との界面近傍に形成される障壁を通過するようにトンネル現象が生じ(図2中の太矢印参照)、ドレイン電流を生じさせる(以上につき、例えば、非特許文献1参照)。
しかしながら、従来用いられているトンネル電界効果トランジスタ100では、半導体基板101との間で前記トンネル接合を形成するソース領域102を、イオン注入法によるイオン注入を行った後、活性化アニールすることで形成することとしているため、接合の鈍化を招き易いという問題がある。即ち、前記接合の鈍化は、ドレイン電流の立ち上がりの劣化という形でトンネル電界効果トランジスタ100の性能を悪化させる。
また、従来のトンネル電界効果トランジスタ100では、大きなドレイン電流を得ることが難しいという問題がある。
しかしながら、この構成では、1つの半導体基板上にp型トランジスタとn型トランジスタを形成することができないため、論理回路等の回路構成を組むことが困難であるという問題がある。
<1> 半導体基板に対し、その表面側から不純物物質をイオン注入し、前記不純物物質を活性化アニールにより活性化させてソース領域及びドレイン領域を形成するソース領域−ドレイン領域形成工程と、前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料を堆積させ、前記ソース領域の少なくとも一部と接合するように前記半導体材料のエピタキシャル成長層を形成するエピタキシャル成長層形成工程と、前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート電極を形成するゲート電極形成工程と、を含み、前記ソース領域−ドレイン領域形成工程における前記活性化アニールの温度条件が低くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散する温度とされ、前記エピタキシャル成長層形成工程における前記半導体材料の堆積がCVD法により実施され、前記CVD法の温度条件が高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度とされることを特徴とするトンネル電界効果トランジスタの製造方法。
<2> エピタキシャル成長層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Aとし、前記トンネル接合部の前記エピタキシャル成長層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Bとしたとき、前記基端Aと前記終端Bとの最短距離を短くとも6nmとして形成されるように、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程が実施される前記<1>に記載のトンネル電界効果トランジスタの製造方法。
<3> エピタキシャル成長層形成工程が0.13nm〜10nmの厚みでエピタキシャル成長層を形成する工程である前記<1>から<2>のいずれかに記載のトンネル電界効果トランジスタの製造方法。
<4> ゲート絶縁膜形成工程におけるゲート絶縁膜の形成がALD法、スパッタリング法及びCVD法のいずれかにより実施され、前記ALD法、前記スパッタリング法及び前記CVD法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる前記<1>から<3>のいずれかに記載のトンネル電界効果トランジスタの製造方法。
<5> ゲート電極形成工程におけるゲート電極の形成がスパッタリング法及びCVD法のいずれかにより実施され、前記スパッタリング法及び前記CVD法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる前記<1>から<4>のいずれかに記載のトンネル電界効果トランジスタの製造方法。
<6> 半導体基板と、前記半導体基板中に不純物物質を含ませて形成されるソース領域及びドレイン領域と、前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料で形成され、前記ソース領域の少なくとも一部と接合するように配される前記半導体材料の真性半導体層と、前記真性半導体層上に、該真性半導体層を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート絶縁膜と、前記ゲート絶縁膜上に、前記真性半導体層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート電極と、を有し、前記ソース領域−前記真性半導体層間で前記不純物物質の急峻な密度勾配が形成されるとともに前記ソース領域−前記半導体基板間で前記ソース領域−前記真性半導体層間の前記不純物物質の密度勾配よりも緩やかな前記不純物物質の密度勾配が形成されることを特徴とするトンネル電界効果トランジスタ。
<7> 真性半導体層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Aとし、前記トンネル接合部の前記真性半導体層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Bとしたとき、前記基端Aと前記終端Bとの最短距離を短くとも6nmとして形成される前記<6>に記載のトンネル電界効果トランジスタ。
<8> 真性半導体層の厚みが0.13nm〜10nmである前記<6>から<7>のいずれかに記載のトンネル電界効果トランジスタ。
本発明のトンネル電界効果トランジスタは、ソース領域−ドレイン領域形成工程と、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、を含み、必要に応じて、その他の工程を含むこととしてもよい。
前記ソース領域−ドレイン領域形成工程は、半導体基板に対し、その表面側から不純物物質をイオン注入し、前記不純物物質を活性化アニールにより活性化させてソース領域及びドレイン領域を形成する工程である。
また、前記半導体基板としては、前記半導体材料の結晶構造を有し、真性の半導体もしくは低濃度の不純物物質がドーピングされるものが挙げられる。
前記半導体材料の結晶構造に関し、特に制限はないが、その面方位が(100)面に配向されるものが好ましい。また、基板上に絶縁体層を設け、その上に所望の半導体材料を形成した基板(Semiconductor on insulator基板)を用いることもできる。
このような面方位を有すると、他の面方位と比較して、前記半導体材料と同材料で形成されるエピタキシャル成長層において、該エピタキシャル成長層のゲート絶縁膜との界面周辺で生ずる格子欠陥の密度を低減できる等の利点がある。
前記低濃度の不純物物質は、前記半導体基板中に少数キャリアを生じさせる材料であれば、特に制限はなく、通常、ボロン(B)、リン(P)等が挙げられる。
また、前記半導体基板中の濃度としては、特に制限はないが、1×1015個/cm3〜1×1018個/cm3であることが好ましい。
前記イオン注入される不純物物質の前記ソース領域及び前記ドレイン領域におけるイオン注入濃度としては、ホールに対しては価電子帯のホール濃度、電子に対しては導電帯の電子濃度を増大させ、かつ、ゲート電界を印加した際にトンネル障壁の厚さを効率的に低減させる観点から、高濃度であることが好ましく、例えば、1×1015cm−2〜4×1015cm−2が好ましい。
また、前記イオン注入の方法としては、特に制限はなく、公知のイオン注入法により実施することができ、例えば、公知のイオン注入装置を用い、前記半導体基板に対して、二フッ化ホウ素(BF2)ガス、ホスフィン(PH3)ガス、アルシン(AsH3)ガス等、又は固体P、固体As等のイオン源を用いて、ボロン(B)、リン(P)、ヒ素(As)等の不純物物質を前記半導体基板の表面側から打ち込むことで実施することができる。
前記活性化アニールの実施条件としては、前記ソース領域及び前記ドレイン領域において、前記不純物物質の急峻な濃度分布を形成する観点から、950℃〜1,100℃の温度条件で、1秒〜20秒間実施することが好ましい。
このような活性化アニールを行うことにより、前記半導体基板に前記ソース領域及び前記ドレイン領域となる前記不純物物質の高濃度領域を形成することができる。ただし、前記活性化アニールを加えることにより、前記イオン注入で注入された不純物物質は、次第に拡散し、その急峻な濃度分布は、次第に鈍化することになる。
前記ハロゲンランプを用いた活性化アニールでは、1秒程度のアニール時間でも、トンネル障壁厚さの増大(急峻な濃度分布の鈍化)を招くには十分な時間である。
前記エピタキシャル成長層形成工程は、前記半導体基板上に前記半導体基板を形成する前記半導体材料と同じ半導体材料を堆積させ、前記ソース領域の少なくとも一部と接合するように前記半導体材料のエピタキシャル成長層を形成する工程である。
このようなエピタキシャル成長層を形成すると、急峻なトンネル接合を得ることができ、また、前記トンネル接合部分のトンネル面積を大面積化させることが可能となることから、低動作電圧で、大きなドレイン電流を得ることが可能となる。
なお、前記トンネル面積の大面積化については、図3を用いて後述する。
前記CVD法の実施方法としては、特に制限はなく、例えば、前記半導体基板がSi半導体基板である場合には、ジシラン(Si2H6)及び水素を用い、加熱した前記Si半導体基板の表面において前記ジシランを分解させ、Siの結晶構造を前記Si半導体基板の表面側に成長させることとして実施することができる。
ここで、前記CVD法を実施する温度条件としては、高くても前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度(不拡散温度)が好ましい。
前記不拡散温度を超えると、前記不純物物質が前記エピタキシャル成長層中に拡散し、前記不純物物質の濃度の急峻性が失われ、結果、前記エピタキシャル成長層と前記ソース領域との間でトンネル障壁厚さの増加を招くことがある。
前記不拡散温度は、拡散する前記半導体基板の半導体材料と前記不純物物質の種類によって異なるが、例えば、前記半導体基板がSi半導体基板であり、前記不純物物質がBの場合、前記不拡散温度は、800℃であり、前記不純物物質がPの場合、前記不拡散温度は、850℃である。
また、前記エピタキシャル成長層の形状の成形方法としては、特に制限はなく、前記CVD法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記エピタキシャル成長層の形成材料を堆積させてもよい。
前記ゲート絶縁膜形成工程は、前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート絶縁膜を形成する工程である。
前記ALD法、前記スパッタリング法及び前記CVD法による前記ゲート絶縁膜の形成温度としては、高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度(不拡散温度)とされることが好ましい。
前記不拡散温度を超えると、前記不純物物質が前記エピタキシャル成長層中に拡散し、前記不純物物質の濃度の急峻性が失われ、結果、前記エピタキシャル成長層と前記ソース領域との間でトンネル障壁厚さの増加を招くことがある。
また、前記ゲート絶縁膜の厚みとしては、特に制限はなく、2nm〜8nm程度とすればよい。
また、前記ゲート絶縁膜の形状の成形方法としては、特に制限はなく、前記ALD法により、形状を成形しながら、直接前記ゲート絶縁膜の形成材料を堆積させてもよく、また、前記スパッタリング法、前記CVD法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記ゲート絶縁膜の形成材料を堆積させてもよい。
前記ゲート電極形成工程は、前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート電極を形成する工程である。
前記スパッタリング法及び前記CVD法による前記ゲート電極の形成温度としては、高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度(不拡散温度)とされることが好ましい。
前記不拡散温度を超えると、前記不純物物質が前記エピタキシャル成長層中に拡散し、前記不純物物質の濃度の急峻性が失われ、結果、前記エピタキシャル成長層と前記ソース領域との間でトンネル障壁厚さの増加を招くことがある。
また、前記ゲート電極の厚みとしては、特に制限はなく、10nm〜150nm程度とすればよい。
また、前記ゲート電極の形状の成形方法としては、特に制限はなく、前記スパッタリング法、前記CVD法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記ゲート電極の形成材料を堆積させてもよい。
前記その他の工程としては、前記各工程の実施を妨げない限り、特に制限はなく、目的に応じて適宜選択することができ、通常のMOSトランジスタの製造において実施される種々の工程を実施することができる。
このトンネル電界効果トランジスタ10は、ソース領域2及びドレイン領域3が形成された半導体基板1上に、エピタキシャル成長層4と、ゲート絶縁膜5と、ゲート電極6とがこの順で積層された構造を有する。
ここで、エピタキシャル成長層4は、ソース領域2の一部と接合するように半導体基板1に積層されている。また、ゲート絶縁膜5は、その一部がエピタキシャル成長層4を介してソース領域2の一部と対向配置されるように積層されている。また、ゲート電極6は、その一部がエピタキシャル成長層4及びゲート絶縁膜5を介してソース領域2の一部と対向配置されるように積層されている。
このトンネル電界効果トランジスタ10のトンネル接合部は、エピタキシャル成長層4とソース領域2の界面において、ソース領域2及びゲート絶縁膜5が対向配置される領域として画成される。ここでは、前記トンネル接合部の面積をトンネル面積と呼ぶ。
トンネル電界効果トランジスタにおいては、トンネル効果を利用してドレイン電流を生じさせるが、ソース領域中の電子のトンネル障壁を通過する確率が大きくないことから、大きなドレイン電流を得るためには、前記トンネル面積を大面積化させることが求められる。
そのため前記トンネル接合部が、断面視で、前記トンネル接合部のゲート絶縁膜5のソース領域2側の端部位置を基端Aとし、前記トンネル接合部のエピタキシャル成長層4の層内方向と平行にゲート絶縁膜5のドレイン領域3側の端部位置に向けて最も延在させた位置を終端Bとしたとき、基端Aと終端Bとの最短距離(図中Dで示す距離)を長くして形成されるように、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程が実施されることが好ましい。
このような基端Aと終端Bとの最短距離としては、短くとも6nm以上であることが好ましく、10nm以上であることがより好ましい。
なお、前記最短距離の上限としては、特に制限はないが、必要以上のドレイン電流を生じさせることから、5,000nm以下が好ましい。
本発明のトンネル電界効果トランジスタは、半導体基板と、前記半導体基板中に不純物物質を含ませて形成されるソース領域及びドレイン領域と、前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料をエピタキシャル成長させて形成され、前記ソース領域の少なくとも一部と接合するように配されるエピタキシャル成長層と、前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート絶縁膜と、前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート電極と、を有する。
先ず、面方位が(100)面であり、ボロンが低濃度(1×1018個/cm3以下)にドーピングされたSi半導体基板上にレジストを塗布して保護層を形成した。
前記保護層をリソグラフィ技術により加工して、前記Si半導体基板上に前記保護層が形成されていない領域と、前記保護層が形成された領域とを形成した。
この状態の前記保護層をマスクとして、前記保護層が形成されていない領域の前記Si半導体基板に対し、不純物となる元素をイオン注入法により注入して、前記Si半導体基板にソース領域とドレイン領域とを形成した。
即ち、イオン注入装置(アルバック社製IW−630)を用い、前記保護層が形成されていない領域の前記Si半導体基板に対し、その表面側から、p型不純物としてボロンを注入して前記ソース領域を形成し、n型不純物としてリンを注入して前記ドレイン領域を形成した。前記p型不純物及び前記n型不純物の注入量は、それぞれ2×1015cm−2とし、前記ソース領域及び前記ドレイン領域では、これらが高濃度に注入された状態とした。前記ソース領域に前記p型不純物を注入し、前記ドレイン領域に前記n型不純物を注入する態様では、n型トランジスタとして動作する。
その後、急速試料加熱装置(光洋サーモシステム社製RLA−3108)を用い、前記ソース領域及び前記ドレイン領域が形成された前記Si半導体基板に対し、窒素雰囲気下、約1,000℃で1秒間程度の活性化アニールを加え、前記p型不純物及び前記n型不純物を活性化させた。
次いで、前記Si半導体基板の表面を洗浄し、前記保護層を含む不要物を除去した。
以上により、ソース領域−ドレイン領域形成工程を実施した。
以上により、エピタキシャル成長層形成工程を実施した。
以上により、ゲート絶縁膜形成工程を実施した。
なお、前記ゲート電極は、リソグラフィ法により形状を加工して形成することとし、その一部が、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して、前記ソース領域の一部と対向配置されるように形成した。
以上により、ゲート電極形成工程を実施した。
その後、リソグラフィ法により、SiO2の堆積層を部分的に除去し、前記Si半導体基板の前記ソース領域及び前記ドレイン領域上に位置する前記エピタキシャル成長層上にSiO2の層間絶縁層を厚み200nmで均一に形成した。
次いで、前記層間絶縁層上に引き出し電極を形成後、水素雰囲気下でシンタリングを行った。
以上により、実施例に係るトンネル電界効果トランジスタを製造した。
実施例において、エピタキシャル成長層形成工程を実施せず、前記イオン注入工程後の前記Si半導体基板に対し、前記ゲート絶縁膜形成工程を実施したこと以外は、実施例と同様にして、比較例に係るトンネル電界効果トランジスタを製造した。
なお、この比較例に係るトンネル電界効果トランジスタは、従来のトンネル電界効果トランジスタとして製造したものである。
前記実施例に係るトンネル電界効果トランジスタの透過電子顕微鏡による断面構造観察像と、その構造の概略を図4に示す。
前記実施例に係るトンネル電界効果トランジスタでは、前記Si半導体基板上に厚みが約2nmの前記エピタキシャル成長層が形成され、前記エピタキシャル成長層上に前記ゲート絶縁膜が形成されている。
前記Si半導体基板におけるSi原子の格子像が前記エピタキシャル成長層におけるSi原子の格子像と連続的につながっており、前記エピタキシャル成長層が極めて薄く形成されていることが分かる。
この構造は、前記ゲート電極に電位を加えることにより、前記ソース領域と前記ゲート絶縁膜との間に挿入された前記エピタキシャル成長層が平行平板キャパシタの役割を果たし、前記ゲート絶縁膜が形成するゲート電界に対して平行に電子をトンネル輸送することを誘起する。
前記実施例に係るトンネル電界効果トランジスタでは、前記トンネル輸送を可能とする領域のトンネル面積は、前記エピタキシャル成長層と前記ソース領域の界面において、前記ゲート絶縁膜と前記ソース領域が対向配置される領域の面積として画成される。ここでは、前記トンネル面積は、前記ソース領域側の前記ゲート絶縁膜の端部位置Aから、前記ドレイン領域に向かって約1,000nmの位置B(A−B間距離D;約1,000nm)で画成される領域である。
この点について、図5を用いて説明する。図5は、急峻な接合と緩やかな接合の半導体バンド構造の比較を示す図である。
この図5に示すように、急峻な不純物分布を有する接合の場合には、p型領域から真性領域にかけて急激にバンドが変化する。前記ゲート電極からの電界で真性領域のバンドを湾曲させると、前記トンネル障壁は十分に薄くなり、前記トンネル効果が起こりやすい。
これに対して、緩やかな接合では、p型領域から真性領域にかけてのバンド変化は緩やかで、前記ゲート電極からの電界でバンドを湾曲させた場合、前記トンネル効果が起こる程度に前記トンネル障壁を薄くするためには、大きな電界を必要とする。
前記実施例に係るトンネル電界効果トランジスタの製造では、前記エピタキシャル成長層と不純物物質を高濃度で注入した前記ソース領域との間で、急峻な不純物密度の勾配を形成してトンネル障壁とし、これ以外の接合では、前記イオン注入と前記活性化アニールとで緩やかな接合とされるため、前記トンネル障壁を有する前記接合以外での余計なトンネル輸送を排除することができ、意図しない動作を防止することができる。
ただし、意図した動作を効率よく実行させるには、前記エピタキシャル成長層と前記ソース領域との間の接合を急峻な接合として前記トンネル障壁を薄くする必要があるため、前記エピタキシャル成長層、前記ゲート絶縁膜、及び前記ゲート電極の形成時の成膜温度としては、前記不純物物質が前記半導体基板中に拡散しない温度とすることが好ましい。
このような条件で成膜を行うと、前記Si半導体基板から前記エピタキシャル成長層中に前記不純物物質が拡散することを抑制して、前記エピタキシャル成長層−前記ソース領域間の急峻な接合を維持することができる。
この図6に示すように、n型、p型のいずれのトランジスタ(nTFET、pTFET)においても、ゲート電極からの正負の電圧印加に対応したドレイン電流の変化が認められ、前記実施例に係るトンネル電界効果トランジスタのオン・オフ動作が確認された。
前記MOSトランジスタのバンド構造を図7(a)に示す。
この図7(a)に示すように、前記MOSトランジスタは、前記ゲート電極に負の電位を印加して、p型の前記ソース領域中のホールに対する障壁高さを低下させて動作を行う。
これに対して、前記実施例に係るトンネル電界効果トランジスタの場合には、前記MOSトランジスタとは逆方向となる正のゲート電位を加えて動作を行う。この様子を図7(b)を用いて説明する。図7(b)は、前記実施例に係るトンネル電界効果トランジスタのバンド構造を示す図である。
この図7(b)に示すように、前記実施例に係るトンネル電界効果トランジスタでは、前記MOSトランジスタとは逆方向となる正のゲート電位を加えると、p型の前記ソース領域中から電子がトンネル効果によりチャネルに輸送され、ドレイン電流となる(図6中のnTFETの動作を参照)。
このように、前記実施例に係るトンネル電界効果トランジスタでは、前記MOSトランジスタとは異なり、トンネル効果により動作する。
前記比較例に係るトンネル電界効果トランジスタのバンド構造を図8(a)に示す。
この図8(a)に示すように、前記比較例に係るトンネル電界効果トランジスタは、前記ゲート電極の電位により、前記ゲート絶縁膜と前記チャネル領域の界面で、前記チャネル領域における半導体のバンドを湾曲させ、前記ソース領域とチャネルの間のトンネル障壁を薄くして、前記ゲート電極から生ずる電界の方向に対して垂直方向(図中のX方向)にトンネル輸送を行う。
この際、電界効果でバンドが湾曲する距離は、前記Si半導体基板における前記ゲート絶縁膜との界面からその厚み方向(図中のX方向に対して垂直方向)に向けて高々2nm〜3nm程度の距離であり、前記比較例に係るトンネル電界効果トランジスタのトンネル面積は、この距離に応じて画成される。
この図8(b)に示すように、前記実施例に係るトンネル電界効果トランジスタは、前記ゲート電極の電位により、前記エピタキシャル成長層の前記ゲート絶縁膜と前記ソース領域とが対向配置されるトンネル部分で、前記エピタキシャル成長層における半導体のバンドを湾曲させ、前記ソース領域と前記エピタキシャル成長層の間のトンネル障壁を薄くして、前記ゲート絶縁膜の電界の方向に対して平行方向(図中のX方向に対して垂直方向)にトンネル輸送を行い、ドレイン電流を生じさせる。
この際、前記トンネル部分のトンネル面積は、前記トンネル部分に関わる前記ゲート絶縁膜と前記ソース領域の配置により適宜変更することができ、前記比較例に係るトンネル電界効果トランジスタのトンネル面積の場合のような制約(バンドの湾曲距離)がないことから、大面積化することができる。
例えば、前記実施例に係るトンネル電界効果トランジスタにおいては、前記トンネル面積を画成する前記トンネル接合部の距離(図4中のD)、即ち、前記ソース領域側の前記ゲート絶縁膜の端部位置Aから前記ドレイン領域に向けて、前記エピタキシャル成長層の層内方向と平行に延在する位置Bの距離Dを約1,000nmとしており、前記比較例に係るトンネル電界効果トランジスタのトンネル面積に対して、およそ300倍以上のトンネル面積を付与することができている。
前記比較例に係るトンネル電界効果トランジスタと前記実施例に係るトンネル電界効果トランジスタの伝達特性を図9に示す。図9中、横軸は、ゲート電圧を示し、縦軸は、ドレイン電流を示す。
この図9に示すように、前記実施例に係るトンネル電界効果トランジスタにおいては、前記比較例に係るトンネル電界効果トランジスタに対して、約1〜2桁増のドレイン電流を得ることができている。更に、ドレイン電流の立ち上がりに関しても、前記実施例に係るトンネル電界効果トランジスタの方が低い電圧とされる。
なお、図9では、p型のトランジスタに関する伝達特性を示して説明を行ったが、n型のトランジスタに関しても同様の伝達特性を示す。
以上のように、前記実施例に係るトンネル電界効果トランジスタは、従来のトンネル電界効果トランジスタでは成し得なかった低電圧動作、高ドレイン電流動作が可能であり、延いてはLSIのより一層の低消費電力化を期待することができる。
2,102 ソース領域
3,103 ドレイン領域
4 エピタキシャル成長層
5,105 ゲート絶縁膜
6,106 ゲート電極
10,100 トンネル電界効果トランジスタ
Claims (8)
- 半導体基板に対し、その表面側から不純物物質をイオン注入し、前記不純物物質を活性化アニールにより活性化させてソース領域及びドレイン領域を形成するソース領域−ドレイン領域形成工程と、
前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料を堆積させ、前記ソース領域の少なくとも一部と接合するように前記半導体材料のエピタキシャル成長層を形成するエピタキシャル成長層形成工程と、
前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート電極を形成するゲート電極形成工程と、
を含み、
前記ソース領域−ドレイン領域形成工程における前記活性化アニールの温度条件が低くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散する温度とされ、
前記エピタキシャル成長層形成工程における前記半導体材料の堆積がCVD法により実施され、前記CVD法の温度条件が高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度とされることを特徴とするトンネル電界効果トランジスタの製造方法。 - エピタキシャル成長層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Aとし、前記トンネル接合部の前記エピタキシャル成長層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Bとしたとき、前記基端Aと前記終端Bとの最短距離を短くとも6nmとして形成されるように、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程が実施される請求項1に記載のトンネル電界効果トランジスタの製造方法。
- エピタキシャル成長層形成工程が0.13nm〜10nmの厚みでエピタキシャル成長層を形成する工程である請求項1から2のいずれかに記載のトンネル電界効果トランジスタの製造方法。
- ゲート絶縁膜形成工程におけるゲート絶縁膜の形成がALD法、スパッタリング法及びCVD法のいずれかにより実施され、前記ALD法、前記スパッタリング法及び前記CVD法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる請求項1から3のいずれかに記載のトンネル電界効果トランジスタの製造方法。
- ゲート電極形成工程におけるゲート電極の形成がスパッタリング法及びCVD法のいずれかにより実施され、前記スパッタリング法及び前記CVD法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる請求項1から4のいずれかに記載のトンネル電界効果トランジスタの製造方法。
- 半導体基板と、
前記半導体基板中に不純物物質を含ませて形成されるソース領域及びドレイン領域と、
前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料で形成され、前記ソース領域の少なくとも一部と接合するように配される前記半導体材料の真性半導体層と、
前記真性半導体層上に、該真性半導体層を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート絶縁膜と、
前記ゲート絶縁膜上に、前記真性半導体層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート電極と、
を有し、
前記ソース領域−前記真性半導体層間で前記不純物物質の急峻な密度勾配が形成されるとともに前記ソース領域−前記半導体基板間で前記ソース領域−前記真性半導体層間の前記不純物物質の密度勾配よりも緩やかな前記不純物物質の密度勾配が形成されることを特徴とするトンネル電界効果トランジスタ。 - 真性半導体層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Aとし、前記トンネル接合部の前記真性半導体層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Bとしたとき、前記基端Aと前記終端Bとの最短距離を短くとも6nmとして形成される請求項6に記載のトンネル電界効果トランジスタ。
- 真性半導体層の厚みが0.13nm〜10nmである請求項6から7のいずれかに記載のトンネル電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012050327A JP5910965B2 (ja) | 2012-03-07 | 2012-03-07 | トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012050327A JP5910965B2 (ja) | 2012-03-07 | 2012-03-07 | トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013187291A JP2013187291A (ja) | 2013-09-19 |
JP5910965B2 true JP5910965B2 (ja) | 2016-04-27 |
Family
ID=49388497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012050327A Active JP5910965B2 (ja) | 2012-03-07 | 2012-03-07 | トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5910965B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6175411B2 (ja) * | 2014-06-16 | 2017-08-02 | 東芝メモリ株式会社 | 半導体装置 |
US10381489B2 (en) | 2015-09-30 | 2019-08-13 | National University Corporation Hokkaido University | Tunnel field effect trasnsistor |
WO2018094599A1 (zh) * | 2016-11-23 | 2018-05-31 | 华为技术有限公司 | 一种隧穿场效应晶体管制备方法及其隧穿场效应晶体管 |
WO2019107411A1 (ja) | 2017-11-29 | 2019-06-06 | 国立研究開発法人科学技術振興機構 | トンネル電界効果トランジスタ |
CN109065615B (zh) * | 2018-06-12 | 2021-05-07 | 西安电子科技大学 | 一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法 |
CN110729355B (zh) * | 2019-10-23 | 2021-04-27 | 电子科技大学 | 一种改善亚阈值摆幅的纵向隧穿场效应晶体管 |
WO2023182099A1 (ja) * | 2022-03-24 | 2023-09-28 | 国立大学法人北海道大学 | 電界効果トランジスタおよびスイッチ素子 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2773487B2 (ja) * | 1991-10-15 | 1998-07-09 | 日本電気株式会社 | トンネルトランジスタ |
US9577079B2 (en) * | 2009-12-17 | 2017-02-21 | Infineon Technologies Ag | Tunnel field effect transistors |
US8421165B2 (en) * | 2010-05-11 | 2013-04-16 | Sematech, Inc. | Apparatus, system, and method for tunneling MOSFETs using self-aligned heterostructure source and isolated drain |
-
2012
- 2012-03-07 JP JP2012050327A patent/JP5910965B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013187291A (ja) | 2013-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5910965B2 (ja) | トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ | |
US20120025279A1 (en) | Low schottky barrier semiconductor structure and method for forming the same | |
US8318571B2 (en) | Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment | |
JP2018504775A (ja) | トンネル電界効果トランジスタ及びその製造方法 | |
CN108198855A (zh) | 半导体元件、半导体基底及其形成方法 | |
KR20160064194A (ko) | 절연 게이트 바이폴러 트랜지스터 및 그 제조 방법 | |
WO2011160591A1 (zh) | Vdmos器件及其制作方法 | |
JP5802492B2 (ja) | 半導体素子及びその製造方法 | |
US10205026B2 (en) | Thin film transistor having a composite metal gate layer | |
CN115458604B (zh) | Mosfet器件及其制造方法 | |
JP5865751B2 (ja) | 半導体装置及びその製造方法 | |
JP5717706B2 (ja) | 半導体装置及びその製造方法 | |
WO2014162624A1 (ja) | トンネル電界効果トランジスタ | |
KR101730939B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR20180059334A (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
CN110364436B (zh) | 半导体器件及其形成方法 | |
JP2012182212A (ja) | 半導体装置の製造方法および半導体装置 | |
CN102054698B (zh) | 提高半导体器件阈值电压的方法 | |
KR101673908B1 (ko) | 반도체 소자 및 그 제조 방법 | |
CN102054699B (zh) | 改善半导体器件结深特性的方法 | |
CN108493240B (zh) | 具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法 | |
WO2013105331A1 (ja) | 半導体装置及びその製造方法 | |
CN103855020B (zh) | 晶体管及其形成方法 | |
JPWO2015137081A1 (ja) | トンネル電界効果トランジスタによる集積回路及びその製造方法 | |
CN112652663A (zh) | Mos晶体管及利用离子注入提高源漏掺杂浓度的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140911 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150813 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150818 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150930 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160315 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160318 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5910965 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |