CN102054699B - 改善半导体器件结深特性的方法 - Google Patents

Abstract

本发明公开了一种改善半导体器件结深特性的方法，该方法包括：在半导体器件的衬底上进行半导体掺杂物的离子注入后，在半导体器件的衬底上形成阱；在半导体器件的衬底形成隔离浅沟槽后，在半导体器件的衬底上形成栅极；对栅极表面及半导体器件衬底表面再氧化后，对栅极和半导体器件衬底进行轻掺杂；形成所述栅极的氮氧化物侧墙，对栅极和半导体器件衬底进行掺杂，在半导体器件沉积形成漏极和源极后，进行快速热退火；采用自对准硅化物方法在栅极表面和半导体衬底沉积金属，形成金属化硅层，然后进行快速退火处理后，刻蚀掉未反应的金属。本发明提供的方法使得半导体器件的结深变浅，提高所制作的半导体器件的器件性能。

Description

改善半导体器件结深特性的方法

技术领域

本发明涉及半导体制造技术，特别涉及一种改善半导体器件结深特性的方法。

背景技术

随着电子设备的广泛应用，半导体的制造工艺得到了飞速的发展，半导体器件的特征尺寸越来越小，半导体器件中的器件层制造变得越来越重要。这里的半导体器件的器件层指的是在半导体衬底上进行源极、漏极及栅极的制造。其中，半导体器件的器件层中的阈值电压(VT)节深特性成为了影响最终得到的半导体器件的器件层性能的关键因素。VT结深的区域在半导体器件的源极和漏极之间，靠近半导体衬底表面的区域，VT结深特性指的是VT结深度，其可以影响得到的半导体器件的反向结深及增大漏电流。随着半导体器件的特征尺寸减小，VT结深也需要变得越来越浅，以避免对源漏极之间的短沟道产生诸如漏极感应势垒降低(DIBL)和源漏极穿通的影响。

图1a～1f所示为现有技术半导体器件的器件层制造的剖面结构图。现有技术半导体器件的器件层制造过程包括以下步骤：

步骤一，在半导体器件衬底101上进行双阱工艺，定义CMOS的有源区，如图1a所示，在半导体器件衬底101上形成阱100。

在本步骤中，双阱包括一个N阱和一个P阱，通常采用倒掺杂阱技术进行，也就是在半导体器件衬底101中定义的N阱区域注入磷等掺杂杂质，后续形成P型互补金属氧化物半导体(PMOS)，在定义的P阱区域注入硼等掺杂杂质，后续形成N型互补金属氧化物半导体(NMOS)。

在本步骤中，随着半导体器件的特征尺寸减小，源漏极之间的短沟道越来越窄，为了明确定义短沟道，所以在步骤一之前，还包括以下两个步骤：

1)在半导体器件衬底101上进行阈值电压离子注入过程，定义结深；

一般地，对于NMOS，离子注入的为硼，能量为25～6千电子伏特，注入的剂量为6E12～1.5E13离子/每平方厘米；对于PMOS，离子注入的为磷；

该步骤采用光刻工艺在涂覆半导体器件衬底101上的光刻胶层上留出要离子注入的窗口，以该光刻胶层为掩膜，进行离子注入，使得后续制造的结不会深过该定义的结深；

2)在半导体器件衬底101上进行沟道离子注入过程，为了在半导体器件衬底101上定义沟道；

一般地，对于NMOS，离子注入的为硼，能量为150～80千电子伏特，注入的剂量为3E12～1.2E13离子/每平方厘米；对于PMOS，离子注入的为磷。

步骤二，在半导体器件衬底101上进行浅槽隔离(STI)工艺，隔离CMOS的有源区，即在P阱100中进行隔离以及隔离P阱和N阱，如图1b所示，在半导体器件衬底100中形成STI102。

在本步骤中，形成STI102的过程为：先在半导体器件衬底101依次沉积隔离氧化层和氮化物层，采用曝光显影工艺在氮化物层上涂覆的光刻胶层定义出STI图形，将具有STI图形的光刻胶层作为掩膜依次刻蚀氮化硅层、隔离氧化层以及半导体器件衬底101得到STI槽，然后对STI槽进行氧化物填充后，进行氮化物层和隔离氧化物层的抛光处理，在半导体器件衬底101中得到STI102。

步骤三，参见图1c，在半导体器件衬底101的表面和STI102的表面依次沉栅氧化层和多晶硅层后，采用离子注入方法10对多晶硅层进行预掺杂。

在本步骤中，对于NMOMS来说，掺杂的杂质为磷，目的是为了使得最终制造的半导体器件的栅极导电，对于PMOS来说，掺杂的杂质为硼。

步骤四，采用光刻工艺得到栅极103后，对栅极103和半导体衬底101的表面进行再次氧化，形成再氧化层，在图中没有体现。

在本步骤中，采用光刻工艺得到栅极103的过程为：涂覆光刻胶层后通过具有栅极图形的光罩对其曝光显影，在光刻胶层形成栅极图形，然后以具有栅极图形的光刻胶层为掩膜，依次刻蚀多晶硅层和栅氧化层，形成栅极103；

在本步骤中，形成再氧化层的过程为：采用化学气相沉积(CVD)方法沉积得到氧化层，在栅极203表面及半导体器件衬底101的表面上得到再氧化层，该再氧化层的作用是为了修补在形成栅极103过程中对半导体器件衬底101表面的损伤。

步骤五，在再次氧化的栅极103上形成偏移侧墙后，以离子注入20方法对半导体器件衬底101的阱进行轻掺杂，参见图1d。

在图中，省略了偏移侧墙，侧墙一般采用氮化物构成，偏移侧墙的形成是为了在轻掺杂工艺中防止NMOS短沟道长度的减小而增加的源漏间电荷穿通的可能性。

在图中，可以看出，经过轻掺杂后，在半导体器件的衬底101靠近表面的地方形成了浅结，浅结之间的区域称为短沟道。

当然，在具体实现上，也可以不形成偏移侧墙。

在该步骤中，对于NMOS来说，轻掺杂采用的杂质可以为砷，使得半导体器件衬底101的上表面成为非晶态，减少源漏极间的沟道漏电流效应。

步骤六，由于栅极103在掺杂的过程中受到注入离子的撞击，导致硅结构的晶格发生损伤，为恢复损伤，离子注入20后进行快速热退火处理。

步骤七，参见图1e，对栅极103形成氮氧化物侧墙204后，在半导体器件器件衬底101上就定义出源漏极区域，以离子注入30的方法对栅极103和栅极103两侧的半导体器件衬底101进行掺杂，形成漏极301和源极302。

在本步骤中，漏极301和源极302之间形成沟道。

在本步骤中，对于NMOS来说，掺杂物为砷。

步骤八，参见图1f，采用自对准硅化物(SAB)的方法沉积钛，形成钛化硅层401，然后进行快速退火处理后，采用化学方法刻蚀掉未反应的钛。

本步骤是为了形成接触孔，可以使得有源区形成金属接触。

这样，就完成了半导体器件的器件层制造。

但是，采用这种方法得到的半导体器件的VT结深比较深，这是因为，在进行VT离子注入的过程中，使掺杂物都集中在靠近半导体衬底101的区域，从而使得VT结深浅，但是在后续进行快速热退火，如步骤六或步骤八的快速热退火，由于半导体衬底为有序多晶硅结合，就会使得VT结深区域的高浓度的掺杂物向四周扩散，增大了VT结深，从而引起源漏极之间的反向电流，增大漏电流。

目前，可以采用减小VT离子注入的剂量和能量来解决这个问题，但是，由于VT离子注入掺杂物最终在半导体衬底上形成的浓度用于防止栅极穿透及防止漏电流的出现，减小了VT离子注入的剂量和能量就会使得最终得到的VT结浓度降低，从而引起栅极穿透的危险及会增大漏电流。

因此，如何改善半导体器件结深特性的方法，从而进一步提高所制作半导体器件的性能，成为了一个亟待解决的问题。

发明内容

有鉴于此，本发明提供一种改善半导体器件结深特性的方法，该方法能够使得半导体器件的结深在原有掺杂物浓度的基础上变浅，从而提高所制作的半导体器件的器件性能。

为达到上述目的，本发明实施例的技术方案具体是这样实现的：

一种改善半导体器件结深特性的方法，该方法包括：

在半导体器件的衬底上进行半导体掺杂物的离子注入后，在半导体器件的衬底上形成阱；

在半导体器件的衬底形成隔离浅沟槽后，在半导体器件的衬底上形成栅极；

对栅极表面及半导体器件衬底表面再氧化后，对栅极和半导体器件衬底进行轻掺杂；

形成所述栅极的氮氧化物侧墙，对栅极和半导体器件衬底进行掺杂，在半导体器件沉积形成漏极和源极后，进行快速热退火；

采用自对准硅化物方法在栅极表面和半导体衬底沉积金属，形成金属化硅层，然后进行快速退火处理后，刻蚀掉未反应的金属。

所述的半导体掺杂物为硅、锗或砷化镓。

所述的半导体掺杂物为硅时，所述的离子注入剂量为1e15离子/每平方厘米～5e15离子/每平方厘米，能量为10千电子伏特～30千电子伏特。

在半导体器件的衬底上形成阱之前，该方法还包括：

在半导体器件衬底上进行阈值电压离子注入；

在半导体器件衬底上进行沟道离子注入。

所述半导体器件为P型互补金属氧化物半导体PMOS或N型互补金属氧化物半导体NMOS。

由上述技术方案可见，本发明在制作半导体器件层之前，先对半导体器件衬底进行半导体掺杂物的注入，使得半导体器件衬底的有序排列的多晶硅的晶格被破坏，从而在后续快速热退火过程中，VT离子注入的掺杂物不会像现有技术那样沿着有序的多晶硅晶格扩散，增大VT结深。因此，本发明提供的方法使得半导体器件的结深在原有掺杂物浓度的基础上变浅，从而提高所制作的半导体器件的器件性能。

附图说明

图1a～1f为现有技术半导体器件的器件层制造的剖面结构图；

图2为本发明提供的改善半导体器件结深特性的方法流程图；

图3a～图3g为本发明提供的半导体器件的器件层制造的剖面结构图；

图4为采用本发明提供的方法和现有技术提供的方法制造半导体器件的性能对比图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

从现有技术可以看出，导致半导体器件的VT结深比较深的原因主要是因为：在进行VT离子注入完成后，在后续进行快速热退火时，如现有技术的步骤六或步骤八的快速热退火，由于半导体衬底为有序多晶硅结合，就会使得VT结深区域的高浓度的掺杂物向四周扩散，增大了VT结深，从而引起源漏极之间的反向电流，增大漏电流。

因此，本发明为了在不减小VT结的浓度基础上，使得VT结深变浅，减小源漏极之间的反向电流，减小漏电流，提出了以下方法：在制作半导体器件层之前，先对半导体器件衬底进行半导体掺杂物的离子注入，使得半导体器件衬底的有序排列的多晶硅的晶格被破坏，从而在后续快速热退火过程中，VT离子注入的掺杂物不会像现有技术那样沿着有序的多晶硅晶格扩散，减少了扩散程度，使得VT结深变浅。

在本发明中，半导体掺杂物为硅或锗，当然，也可以为砷化镓。最好采用硅，和半导体器件衬底的材料相同。在具体实现时，离子注入硅的剂量为1e15离子/每平方厘米～5e15离子/每平方厘米，能量为10千电子伏特～30千电子伏特。

以下举具体实施例对本发明进行详细说明。

图2为本发明提供的改善半导体器件结深特性的方法流程图，结合图3a～图3g所示的本发明提供的半导体器件的器件层制造的剖面结构图进行说明：

步骤201，在半导体器件衬底101采用离子注入方法10’注入半导体掺杂物，如图3a所示。

在本步骤中，半导体掺杂物为硅、锗或砷化镓，当采用硅注入时，离子注入硅的剂量为1e15离子/每平方厘米～5e15离子/每平方厘米，能量为10千电子伏特～30千电子伏特；

在本步骤中，进行离子注入可以使得半导体器件衬底101有序的多晶硅结构被破坏，变为无序的多晶硅结构。

步骤202，在半导体器件衬底101上进行双阱工艺，定义CMOS的有源区，如图3b所示，在半导体器件衬底101上形成阱100。

在本步骤中，双阱包括一个N阱和一个P阱，通常采用倒掺杂阱技术进行，也就是在半导体器件衬底101中定义的N阱区域注入磷等掺杂杂质，后续形成PMOS，在定义的P阱区域注入硼等掺杂杂质，后续形成NMOS。

在本步骤中，随着半导体器件的特征尺寸减小，源漏极之间的短沟道越来越窄，为了明确定义短沟道，所以在步骤202之前，在步骤201之后，还包括以下两个步骤：

1)在半导体器件衬底101上进行阈值电压离子注入过程，定义结深；

一般地，对于NMOS，离子注入的为硼，能量为25～6千电子伏特，注入的剂量为6E12～1.5E13离子/每平方厘米；对于PMOS，离子注入的为磷；

该步骤采用光刻工艺在涂覆半导体器件衬底101上的光刻胶层上留出要离子注入的窗口，以该光刻胶层为掩膜，进行离子注入，使得后续制造的结不会深过该定义的结深；

2)在半导体器件衬底101上进行沟道离子注入过程，为了在半导体器件衬底101上定义沟道；

一般地，对于NMOS，离子注入的为硼，能量为150～80千电子伏特，注入的剂量为3E12～1.2E13离子/每平方厘米；对于PMOS，离子注入的为磷。

步骤203，在半导体器件衬底101上进行STI工艺，隔离CMOS的有源区，即在P阱100中进行隔离以及隔离P阱和N阱，如图3c所示，在半导体器件衬底100中形成STI102。

在本步骤中，形成STI102的过程为：先在半导体器件衬底101依次沉积隔离氧化层和氮化物层，采用曝光显影工艺在氮化物层上涂覆的光刻胶层定义出STI图形，将具有STI图形的光刻胶层作为掩膜依次刻蚀氮化硅层、隔离氧化层以及半导体器件衬底101得到STI槽，然后对STI槽进行氧化物填充后，进行氮化物层和隔离氧化物层的抛光处理，在半导体器件衬底101中得到STI102。

步骤204，参见图3d，在半导体器件衬底101的表面和STI102的表面依次沉栅氧化层和多晶硅层后，采用离子注入方法10对多晶硅层进行预掺杂。

在本步骤中，对于NMOMS来说，掺杂的杂质为磷，目的是为了使得最终制造的半导体器件的栅极导电，对于PMOS来说，掺杂的杂质为硼。

步骤205，采用光刻工艺得到栅极103后，对栅极103和半导体衬底101的表面进行再次氧化，形成再氧化层，在图中没有体现。

在本步骤中，采用光刻工艺得到栅极103的过程为：涂覆光刻胶层后通过具有栅极图形的光罩对其曝光显影，在光刻胶层形成栅极图形，然后以具有栅极图形的光刻胶层为掩膜，依次刻蚀多晶硅层和栅氧化层，形成栅极103；

在本步骤中，形成再氧化层的过程为：采用CVD方法沉积得到氧化层，在栅极203表面及半导体器件衬底101的表面上得到再氧化层，该再氧化层的作用是为了修补在形成栅极103过程中对半导体器件衬底101表面的损伤。

步骤206，在再次氧化的栅极103上形成偏移侧墙后，以离子注入20方法对半导体器件衬底101的阱进行轻掺杂，参见图3e。

在图中，省略了偏移侧墙，侧墙一般采用氮化物构成，偏移侧墙的形成是为了在轻掺杂工艺中防止NMOS短沟道长度的减小而增加的源漏间电荷穿通的可能性。

在图中，可以看出，经过轻掺杂后，在半导体器件的衬底101靠近表面的地方形成了浅结，浅结之间的区域称为短沟道。

当然，在具体实现上，也可以不形成偏移侧墙。

在该步骤中，对于NMOS来说，轻掺杂采用的杂质可以为砷，使得半导体器件衬底101的上表面成为非晶态，减少源漏极间的沟道漏电流效应。

步骤207，由于栅极103在掺杂的过程中受到注入离子的撞击，导致硅结构的晶格发生损伤，为恢复损伤，离子注入20后进行快速热退火处理。

在该步骤时，由于在步骤201已经将半导体器件衬底101制造成无序的多晶硅结构，所以在快速退火过程中并不易引起在步骤202制作阱时所掺杂的掺杂物扩散。

步骤208，参见图3f，对栅极103形成氮氧化物侧墙204后，在半导体器件器件衬底101上就定义出源漏极区域，以离子注入30的方法对栅极103和栅极103两侧的半导体器件衬底101进行掺杂，形成漏极301和源极302。

在本步骤中，漏极301和源极302之间形成沟道。

在本步骤中，对于NMOS来说，掺杂物为砷。

步骤209，参见图3g，采用SAB的方法沉积钛，形成钛化硅层401，然后进行快速退火处理后，采用化学方法刻蚀掉未反应的钛。

本步骤是为了形成接触孔，可以使得有源区形成金属接触。

在该步骤时，由于在步骤201已经将半导体器件衬底101制造成无序的多晶硅结构，所以在快速退火过程中并不易引起在步骤202制作阱时所掺杂的掺杂物扩散。

这样，就完成了半导体器件的器件层制造。

本发明提供的上述方法可以应用于制作NMOS的器件层或PMOS的器件层。采用本发明提供的方法制造高压MOS的效果更好。

图4为采用本发明提供的方法和现有技术提供的方法制造半导体器件的性能对比图，如图所示，横坐标为测得的半导体器件的阈值电流(Idsat)，单位为微安每平方微米；纵坐标为测得的半导体器件的漏电流，单位为皮安每平方微米；三角形标识的曲线表示半导体器件的目标性能，正方形标识的曲线表示采用本发明提供的方法所制造半导体器件的性能，菱形标识的曲线标识采用现有技术提供的方法所制作半导体器件的性能。可以看出，本发明提供的方法所制造半导体器件的性能，相比于采用现有技术提供的方法所制作半导体器件的性能，更接近半导体器件的目标性能。说明其可以改善半导体器件性能，减少漏电缆及反向节深。

以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种改善半导体器件结深特性的方法，该方法包括：

在半导体器件的衬底上进行半导体掺杂物的离子注入后，在半导体器件衬底上进行阈值电压离子注入，在半导体器件衬底上进行沟道离子注入，在半导体器件的衬底上形成阱；

在半导体器件的衬底形成隔离浅沟槽后，在半导体器件的衬底上形成栅极；

对栅极表面及半导体器件衬底表面再氧化后，对栅极和半导体器件衬底进行轻掺杂；

形成所述栅极的氮氧化物侧墙，对栅极和半导体器件衬底进行掺杂，在半导体器件沉积形成漏极和源极后，进行快速热退火；

采用自对准硅化物方法在栅极表面和半导体衬底沉积金属，形成金属化硅层，然后进行快速退火处理后，刻蚀掉未反应的金属；

所述的半导体掺杂物为硅时，所述的离子注入剂量为1e15离子/每平方厘米～5e15离子/每平方厘米，能量为10千电子伏特～30千电子伏特。

2.如权利要求1所述的方法，其特征在于，所述的半导体掺杂物为锗或砷化镓。

3.如权利要求1所述的方法，其特征在于，所述半导体器件为P型互补金属氧化物半导体PMOS或N型互补金属氧化物半导体NMOS。

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