KR100209232B1 - 반도체 장치의 전계효과트랜지스터 제조방법 - Google Patents
반도체 장치의 전계효과트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR100209232B1 KR100209232B1 KR1019960059978A KR19960059978A KR100209232B1 KR 100209232 B1 KR100209232 B1 KR 100209232B1 KR 1019960059978 A KR1019960059978 A KR 1019960059978A KR 19960059978 A KR19960059978 A KR 19960059978A KR 100209232 B1 KR100209232 B1 KR 100209232B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- insulating film
- gate electrode
- semiconductor device
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 28
- 238000005468 ion implantation Methods 0.000 claims abstract description 22
- 230000005669 field effect Effects 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 11
- 230000001681 protective effect Effects 0.000 claims abstract description 5
- 230000004888 barrier function Effects 0.000 claims abstract description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
단채널 효과(Short Channel Effect)를 효과적으로 제거함과 동시에 얕으면서도 높은 농도의 불순물을 갖는 소오스/드레인 접합을 형성할 수 있는 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
반도체 기판 상부에 게이트 절연막, 게이트 전극용 전도막 및 보호막을 차례로 형성한 후 게이트 전극용 마스크를 사용한 식각공정에 의해 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴 측벽에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 식각장벽으로 소정두께의 상기 반도체 기판을 식각하여 트렌치를 형성하되, 상기 절연막 스페이서 하부까지 식각하는 단계; 상기 트렌치된 반도체 기판에 제1 도전형의 불순물을 포켓 이온주입하여 포켓 이온주입 영역을 형성하는 단계; 및 상기 트렌치된 반도체 기판상에 상기 제1 도전형의 불순물과 극성이 다른 제2 도전형의 불순물이 도핑된 선택적 에피택셜층을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 전계효과트랜지스터 제조 공정에 이용됨.
Description
본 발명은 반도체 장치의 전계효과트랜지스터 제조방법에 관한 것으로, 특히 0.25㎛ 이하의 채널 길이를 갖는 고집적 소자에서의 단채널 효과(Short Channel Effect)를 효과적으로 제거할 수 있는 전계효과트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 점차 고집적화되어감에 따라 단채널 효과를 억제함과 동시에 매우 얕으면서 매우 높은 농도의 불순물을 갖는 소오스/드레인 접합의 형성이 요구되고 있다.
도1은 종래기술에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도로, 이는 P형 전계효과트랜지스터 제조 공정을 도시한 것이다.
먼저, 반도체 기판(1)상에 N-웰(도시하지 않음), 게이트 산화막(2) 및 게이트 전극(3) 패턴을 형성한 후, LDD(Lightly Doped Drain) 방식에 의해 저농도 이온 주입()을 실시하여 저농도 이온주입 영역(5)을 형성한다.
이어서, 전체구조 상부에 산화막을 형성하고, 비등방성 전면식각에 의해 상기 게이트 전극(3) 측벽에 산화막 스페이서(4)를 형성한 후, 고농도 이온 주입()을 실시하여 소오스/ 드레인 영역(6)을 형성한 다음, 열처리(Anneal)하였다.
그러나, 상기와 같은 저농도 이온주입 공정 및 고농도 이온주입 공정 등의 이온주입 공정에 의해 형성된 소오스/드레인 이온주입 영역의 깊이(Depth)는 0.1㎛ 내지 0.3㎛ 정도로 매우 깊으므로 고집적 소자에서 요구되는 얕으면서도 매우 높은 불순물 농도를 갖는 소오스/드레인 영역 형성이 어려워 단채널 효과에 매우 취약하며 특히, P형 전계효과트랜지스터의 경우 보론의 불순물 이온주입의 프로파일(Profile)이 심하여 높은 확산성(Diffusibility)이 문제가 되며 N형 전계효과트랜지스터에 비해 취약하다.
이를 극복하기 위해서 낮은 에너지(Low Energy)로 이온주입 하는 방법이나 카운터(Counter) 도핑방법 등을 이용하고 있으나, 전체적인 공정이 매우 복잡해지고 저항이 증가하며 접합 캐패시턴스(Junction Capacitance)가 증가하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 단채널 효과(Short Channel Effect)를 효과적으로 제거함과 동시에 얕으면서도 높은 농도의 불순물을 갖는 소오스/드레인 접합을 형성할 수 있는 반도체 장치의 전계효과트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도1은 종래기술에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도,
도2A 내지 도2D는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 20 : 필드 산화막
30 : 게이트 산화막 40 : 게이트 전극
50 : LPCVD 산화막 60 : 산화막 스페이서
70 : 포켓 이온주입 영역 80 : 비정질실리콘막
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 게이트 절연막, 게이트 전극용 전도막 및 보호막을 차례로 형성한 후 게이트 전극용 마스크를 사용한 식각공정에 의해 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴 측벽에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 식각장벽으로 소정두께의 상기 반도체 기판을 식각하여 트렌치를 형성하되, 상기 절연막 스페이서 하부까지 식각하는 단계; 상기 트렌치된 반도체 기판에 제1 도전형의 불순물을 포켓 이온주입하여 포켓 이온주입 영역을 형성하는 단계; 및 상기 트렌치된 반도체 기판상에 상기 제1 도전형의 불순물과 극성이 다른 제2 도전형의 불순물이 도핑된 선택적 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2A 내지 도2D는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도로, P형 전계효과트랜지스터 제조 공정을 도시한 것이다.
먼저, 도2A는 N-웰(도시하지 않음)이 기형성된 반도체 기판(10)상에 필드 산화막(20), 게이트 산화막(30), 게이트 전극용 폴리실리콘막 및 이후의 이온주입 공정시 게이트 전극용 폴리실리콘막에 이온주입되는 것을 방지하기 위한 보호막으로 약 500Å 내지 1000Å 정도 두께의 LPCVD(Low Pressure Chemical Vapor Deposition : 이하 LPCVD라 칭함) 산화막(50)을 차례대로 형성하고, 게이트 전극 마스크를 사용하여 상기 LPCVD 산화막(50), 게이트 전극용 폴리실리콘막 및 게이트 산화막(30)을 차례로 식각하여 게이트 전극 패턴(40)을 형성한 것을 도시한 것이다.
이어서, 도2B는 전체구조 상부에 산화막을 증착한 후, 마스크없이 전면 식각하여 게이트 산화막(30), 게이트 전극 패턴(40) 및 LPCVD 산화막(50) 측벽에 산화막 스페이서(60)를 형성한 다음, 등방성 건식 식각 방식에 의해 약 0.1㎛ 내지 0.3㎛ 정도 두께의 상기 반도체 기판(10)을 식각하여 트렌치를 형성하되, 상기 산화막 스페이서(60) 하부까지 제거되도록 식각한 것을 도시한 것이다.
계속해서, 도2C는 상기 트렌치된 반도체 기판(10)에 대해 약 50KeV 내지 100KeV 정도의 에너지로내지정도의 아세닉(As)이온을 포켓 이온주입하여 포켓 이온주입 영역(70)을 형성한 것을 도시한 것이다.
마지막으로, 도2D는 전체구조 상부에 선택적 에피택셜 실리콘 성장(Selective Epitaxial Silicon Growth) 방식에 의해 비정질실리콘막(80)을 형성함과 동시에 인-시츄(In-Situ) 방식에 의해 상기 비정질실리콘막(80)에 P형 불순물()을 도핑시킨 다음, 급속 열처리(Rapid Thermal Anneal)한 것을 도시한 것이다.
상기와 같은 일련의 공정은 N형 전계효과트랜지스터에 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 O.25㎛ 이하의 채널 길이를 갖는 전계효과트랜지스터에 있어서 매우 얕으면서도 높은 농도의 불순물을 갖는 소오스/드레인 접합을 형성함으로써, 효과적으로 단채널 효과(Short Channel Effect)를 억제할 수 있다.
Claims (8)
- 반도체 기판 상부에 게이트 절연막, 게이트 전극용 전도막 및 보호막을 차례로 형성한 후 게이트 전극용 마스크를 사용한 식각공정에 의해 게이트 전극 패턴을 형성하는 단계;상기 게이트 전극 패턴 측벽에 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서를 식각장벽으로 소정두께의 상기 반도체 기판을 식각하여 트렌치를 형성하되, 상기 절연막 스페이서 하부까지 식각하는 단계;상기 트렌치된 반도체 기판에 제1 도전형의 불순물을 포켓 이온주입하여 포켓 이온주입 영역을 형성하는 단계; 및상기 트렌치된 반도체 기판상에 상기 제1 도전형의 불순물과 극성이 다른 제2 도전형의 불순물이 도핑된 선택적 에피택셜층을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법.
- 제1항에 있어서,상기 트렌치는 약 0.1㎛ 내지 0.3㎛ 정도 깊이로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제2항에 있어서,상기 트렌치는 등방성 건식 식각에 의해 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제1항에 있어서,상기 포켓 이온주입 영역은 약 50KeV 내지 100KeV 정도의 에너지로내지정도의형 불순물인 아세닉(As) 이온을 이온주입하여 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제1항에 있어서,상기 선택적 에피택셜층은 비정질실리콘막인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제5항에 있어서,상기 비정질실리콘막은 증착하면서 인-시츄 방식에 의해 고농도형 불순물을 첨가하여 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제1항에 있어서,상기 보호막은 LPCVD 방식에 의해 형성된 산화막인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제7항에 있어서,상기 LPCVD 산화막은 약 500Å 내지 1000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960059978A KR100209232B1 (ko) | 1996-11-29 | 1996-11-29 | 반도체 장치의 전계효과트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960059978A KR100209232B1 (ko) | 1996-11-29 | 1996-11-29 | 반도체 장치의 전계효과트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980040751A KR19980040751A (ko) | 1998-08-17 |
| KR100209232B1 true KR100209232B1 (ko) | 1999-07-15 |
Family
ID=19484772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960059978A KR100209232B1 (ko) | 1996-11-29 | 1996-11-29 | 반도체 장치의 전계효과트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100209232B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498475B1 (ko) | 2003-01-07 | 2005-07-01 | 삼성전자주식회사 | 모스 전계 효과 트랜지스터 구조 및 그 제조 방법 |
| KR101107204B1 (ko) * | 2008-12-29 | 2012-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 형성 방법 |
-
1996
- 1996-11-29 KR KR1019960059978A patent/KR100209232B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980040751A (ko) | 1998-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100299553B1 (ko) | 반도체장치및그제조방법 | |
| CN116504718B (zh) | 一种半导体结构的制作方法 | |
| KR101026484B1 (ko) | 수직형 트랜지스터 및 그의 제조방법 | |
| KR100840662B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100209232B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR100257074B1 (ko) | 모스팻 및 이의 제조방법 | |
| KR100209229B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR100402106B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100618313B1 (ko) | 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 이의제조 방법 | |
| KR19980036836A (ko) | 반도체 장치의 전계효과트랜지스터 및 그 제조방법 | |
| KR100402934B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR100269280B1 (ko) | 엘디디(ldd)형모스트랜지스터제조방법 | |
| KR0147678B1 (ko) | 반도체 소자 제조방법 | |
| KR100265851B1 (ko) | 반도체장치의전계효과트랜지스터제조방법 | |
| KR100421899B1 (ko) | 반도체소자제조방법 | |
| KR100260366B1 (ko) | 반도체 소자의 제조 방법 | |
| KR19980040749A (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR100406591B1 (ko) | 반도체소자의제조방법 | |
| KR960008736B1 (ko) | 모스펫트(mosfet) 및 그 제조방법 | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR19990026679A (ko) | 트랜지스터의 제조방법 | |
| KR101016337B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0156154B1 (ko) | 모스트랜지스터의 제조방법 | |
| KR0161873B1 (ko) | 반도체 소자 제조방법 | |
| KR19980054472A (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070321 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |