KR100209229B1 - 반도체 장치의 전계효과트랜지스터 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
단채널 효과(Short Channel Effect)를 효과적으로 제거함과 동시에 얕으면서도 높은 농도의 불순물을 갖는 소오스/드레인 접합을 형성할 수 있는 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
반도체 기판 상부에 게이트 절연막, 게이트 전극용 전도막 및 보호막을 차례로 형성한 후 게이트 전극용 마스크를 사용한 식각공정에 의해 게이트 전극 을 형성하는 단계; 저농도 이온주입 공정을 실시하는 단계; 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계; 및 상기 게이트 전극이 형성되지 않은 반도체 기판상에 선택적 에피택셜층을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과
트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 전계효과트랜지스터 제조 공정에 이용됨.
Description
본 발명은 반도체 장치의 전계효과트랜지스터 제조방법에 관한 것으로, 특히 0.25㎛ 이하의 채널 길이를 갖는 고집적 소자에서의 단채널 효과(Short Channel Effect)를 효과적으로 제거할 수 있는 전계효과트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 점차 고집적화되어감에 따라 단채널 효과를 억제함과 동시에 매우 얕으면서 매우 높은 농도의 불순물을 갖는 소오스/드레인 접합의 형성이 요구되고 있다.
도1은 종래기술에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도로, 이는 P형 전계효과트랜지스터 제조 공정을 도시한 것이다.
먼저, 반도체 기판(1)상에 N-웰(도시하지 않음), 게이트 산화막(2) 및 게이트 전극(3) 패턴을 형성한 후, LDD(Lightly Doped Drain) 방식에 의해 저농도 이온 주입()을 실시하여 저농도 이온주입 영역(5)을 형성한다.
이어서, 전체구조 상부에 산화막을 형성하고, 비등방성 전면식각에 의해 상기 게이트 전극(3) 측벽에 산화막 스페이서(4)를 형성한 후, 고농도 이온 주입()을 실시하여 소오스/ 드레인 영역(6)을 형성한 다음, 열처리(Anneal)하였다.
그러나, 상기와 같은 저농도 이온주입 공정 및 고농도 이온주입 공정 등의 이온주입 공정에 의해 형성된 소오스/드레인 이온주입 영역의 깊이(Depth)는 0.1㎛ 내지 0.3㎛ 정도로 매우 깊으므로 고집적 소자에서 요구되는 얕으면서도 매우 높은 불순물 농도를 갖는 소오스/드레인 영역 형성이 어려워 단채널 효과에 매우 취약하며 특히, P형 전계효과트랜지스터의 경우 보론의 불순물 이온주입의 프로파일(Profile)이 심하여 높은 확산성(Diffusibility)이 문제가 되며 N형 전계효과트랜지스터에 비해 취약하다.
이를 극복하기 위해서 낮은 에너지(Low Energy)로 이온주입 하는 방법이나 카운터(Counter) 도핑방법 등을 이용하고 있으나, 전체적인 공정이 매우 복잡해지고 저항이 증가하며 접합 캐패시턴스(Junction Capacitance)가 증가하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 단채널 효과(Short Channel Effect)를 효과적으로 제거함과 동시에 얕으면서도 높은 농도의 불순물을 갖는 소오스/드레인 접합을 형성할 수 있는 반도체 장치의 전계효과트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도1은 종래기술에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도,
도2A 내지 도2C는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 20 : 필드 산화막
30 : 게이트 산화막 40 : 게이트 전극
50 : 저농도 이온주입 영역 60 : 질화막
70 : 산화질화막
80 : 소오스/드레인용 비정질실리콘막
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 게이트 절연막, 게이트 전극용 전도막 및 보호막을 차례로 형성한 후 게이트 전극용 마스크를 사용한 식각공정에 의해 게이트 전극 을 형성하는 단계; 저농도 이온주입 공정을 실시하는 단계; 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계; 및 상기 게이트 전극이 형성되지 않은 반도체 기판상에 선택적 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2A 내지 도2C는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도로, P형 전계효과트랜지스터 제조 공정을 도시한 것이다.
먼저, 도2A는 N-웰(도시하지 않음)이 기형성된 반도체 기판(10)상에 필드 산화막(20), 게이트 산화막(30), 게이트 전극용 폴리실리콘막 및 이후의 이온주입 공정시 게이트 전극용 폴리실리콘막에 이온주입되는 것을 방지하기 위한 보호막으로 질화막(50)을 차례대로 형성하고, 게이트 전극 마스크를 사용하여 상기 질화막(50), 게이트 전극용 폴리실리콘막 및 게이트 산화막(30)을 차례로 식각하여 게이트 전극(40)을 형성한 것을 도시한 것이다.
이어서, 도2B는 LDD(Lightly Doped Drain) 방식에 의해 약 5eV 내지 10eV 정도로 낮은 에너지의 저농도 이온 주입 공정()을 실시하여 저농도 이온주입 영역(60)을 형성한 다음, 전체구조 상부에 약 500Å 내지 1500Å 정도 두께의 산화질화막(70)을 증착한 후, 마스크없이 전면 식각하여 게이트 산화막(30), 게이트 전극(40) 및 질화막(50) 측벽에 스페이서 형태로 잔류시킨 것을 도시한 것이다.
마지막으로, 도2C는 반도체 기판(10)상에 선택적 에피택셜 실리콘 성장(Selective Epitaxial Silicon Growth) 방식에 의해 약 500Å 내지 2000Å 정도 두께의 소오스/드레인용 비정질실리콘막(80)을 형성함과 동시에 인-시츄(In-Situ) 방식에 의해 상기 소오스/드레인용 비정질실리콘막(80)에 P형 불순물인 보론(Boron)을 도핑시킨 다음, 열처리(Anneal)하여 상기 반도체 기판(10)보다 한층 높인 소오스/드레인 영역을 형성한 것을 도시한 것이다.
상기와 같은 일련의 공정은 N형 전계효과트랜지스터에 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 O.25㎛ 이하의 채널 길이를 갖는 전계효과트랜지스터에 있어서 반도체 기판상에 선택적 에피택셜 실리콘 성장(Selective Epitaxial Silicon Growth) 방식에 소오스/드레인용 비정질실리콘막을 형성함과 동시에 인-시츄 방식에 의해 불순물 도핑 공정을 실시하여 반도체 기판 보다 한층 높인 소오스/드레인 영역을 형성함으로써, 채널 길이가 증대되어 단채널 효과(Short Channel Effect)를 효과적으로 억제할 수 있으며, 상기 소오스/드레인용 비정질실리콘막에 대한 불순물 도핑 공정시 상기 게이트 전극은 상기 게이트 전극 상부의 질화막 및 측벽의 산화질화막에 의해 불순물 소스인 보론이 침투하는 것을 방지할 수 있어 비교적 얕은 소오스/드레인 접합을 형성할 수 있다.
Claims (8)
- 반도체 기판 상부에 게이트 절연막, 게이트 전극용 전도막 및 보호막을 차례로 형성한 후 게이트 전극용 마스크를 사용한 식각공정에 의해 게이트 전극 을 형성하는 단계;저농도 이온주입 공정을 실시하는 단계;상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계; 및상기 게이트 전극이 형성되지 않은 반도체 기판상에 선택적 에피택셜층을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법.
- 제1항에 있어서,상기 선택적 에피택셜층은 비정질실리콘막인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제2항에 있어서,상기 비정질실리콘막은 증착하면서 인-시츄 방식에 의해 고농도형 불순물인 보론을 첨가하여 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제1항에 있어서,상기 저농도 이온주입 공정은 약 5eV 내지 10eV 정도의 낮은 에너지를 사용하여 진행하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제1항에 있어서,상기 보호막은 질화막인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제5항에 있어서,상기 절연막 스페이서는 산화질화막인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제5항에 있어서,상기 산화질화막은 약 500Å 내지 1500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제7항에 있어서,상기 선택적 에피택셜층은 약 500Å 내지 2000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100578218B1 (ko) * | 1999-06-24 | 2006-05-12 | 주식회사 하이닉스반도체 | 엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법 |
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1996
- 1996-11-29 KR KR1019960059977A patent/KR100209229B1/ko not_active IP Right Cessation
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| KR100578218B1 (ko) * | 1999-06-24 | 2006-05-12 | 주식회사 하이닉스반도체 | 엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법 |
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