KR0130549B1 - Cmos 장치의 제조방법 - Google Patents

Cmos 장치의 제조방법

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KR0130549B1
KR0130549B1 KR1019880011830A KR880011830A KR0130549B1 KR 0130549 B1 KR0130549 B1 KR 0130549B1 KR 1019880011830 A KR1019880011830 A KR 1019880011830A KR 880011830 A KR880011830 A KR 880011830A KR 0130549 B1 KR0130549 B1 KR 0130549B1
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류 후-타이
유-핀한
랜돌프 브라이언트 프랭크
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포올 밸로트
에스 지 에스 톰슨 마이크로일렉트로닉스 인코오포레이티드
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Abstract

내용없음

Description

CMOS 장치의 제조방법
제1도 내지 제8도는 본 발명의 구체적 실시예에 따른 CMOS IC 장치의 연속 제조과정의 실리콘 웨이퍼 부분의 단면도들을 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 12 : N-타입 웰
18 : 필드 옥사이드층 19,20 : 채널스톱
25 : 마스크부 26,28 : 게이트 전극
30 : 게이트 옥사이드층 32 : 절연 스페이서
101,102 : P-타입 소스/드레인 영역 103,104 : P-타입 헤일로우 영역
110,115 : N-타입 소스/드레인 영역 112,114 : N-타입 헤일로우 영역
본 발명은 CMOS IC 장치의 제조방법에 관한 것이다.
CMOS IC 장치를 제조하는데 있어서, 기판의 전자구조를 정하고 최종장치에 원하는 특성을 부여하기 위하여 도우펀트(dopant)로서 사용되는 이온들을 반도체(통상적으로 실리콘)기판에 넣어주는 여러가지 임플란테이션 단계(implantation step)들을 국부화 시켜주는 마스크(mask)를 형성하는데 사용되는 여러가지 포토리소그래피 작업들이 가장 중요하고 많은 여러 처리단계들을 포함하게 된다.
이러한 단계들은 통상적으로 마스킹 단계로 불리며, 제조 과정에서 마스킹 단계를 줄여서 공정을 간소화 시켜 제조수율을 높이고 단가를 줄이는 것이 필요하다.
본 발명의 목적은 종래의 방법보다 마스킹 단계의 수를 줄인 CMOS IC 장치의 제조방법을 제공하는 것이다.
이를 위하여 본 발명의 구체적 실시예에서는 마스킹 단계를 줄이기 위해 도우펀트로 사용되는 도너(donor) 및 억셉터(acceptor) 이온들을 기판으로 넣는데 추가의 마스킹 단계를 필요로 하지 않는 블랭킷 또는 비선택적 임플란테이션 단계를 사용한다. 나중의 선택적 임플란테이션 단계들을 적절히 행함으로서 특히 선택적 또는 마스크된 임플란테이션 단계들을 위한 단계 대신 그러한 비선택적 임플란테이션 단계들로 효과적으로 대체될 수 있다.
첨부된 도면을 참고하여 본 발명을 설명하도록 하겠다.
제1도는 이어지는 분리칩들로 다이싱(dicing)하기 위해 다수의 집적회로들이 나란히 형성되는 단결성 실리콘 웨이퍼를 도시한 것으로, 각각은 하나 이상의 CMOS IC를 포함하고 있다. 특히 수직 방향으로 크기가 작은 것들이 많이 포함되므로 첨부한 도면에 기재되어 있는 부분들은 실제 크기대로 나타나 있는 것은 아니다.
PN 접합(15)을 형성하기 위하여, 상면 또는 활성면(active surface)을 따라 N-타입 전도도를 가진 제 1 웰(12)과 인접하여 P-타입 전도도를 가지고 제 2 웰(14)이 형성된 장치들을 포함하는 기판(10)이 도시되어 있다. 또한 표면과 PN 접합과의 교차지점에서는 필드 옥사이드층(18)이 표면위에 놓여있다.
필드 옥사이드층과 실리콘 기판간의 경계에는, 채널스톱 역할을 하는 국부적으로 더 두껍게 도핑된 N-타입층(19) 및 P-타입층(20)이 각각 포함되어 있다. 통상적으로 웰의 깊이는 3 내지 4μ 사이의 수μ이며, 그 가로 범위는 상당히 넓다. 약간의 웰들은 단지 하나의 트랜지스터를 이루기에 알맞은 크기를 갖고 있으며, 다른 것들은 수십개의 트랜지스터를 포함하는 크기를 가지고 있다.
본 발명의 구체적 실시예에서는, 트랜지스터 하나만을 포함하는 크기의 웰들이 도시되어 있다. 그러한 2-웰 기판을 형성하기 위한 다양한 기술들은 공지된 것으로서 특별히 선택된 것이 본 발명에 결정적인 것은 아니다. 그 중 하나의 기술로는, 한쪽 면상에 가볍게 도핑된 에피텍셜층이 성장된 실리콘 기판으로 출발하여 한 종류의 도우펀트로 제1의 선택적 임플란테이션을 행하여 제 1 웰을 형성하고, 그 다음으로 임플란테이션된 영역을 마스킹한 후에 다시 반대의 도우펀트로 임플란테이션을 행하여 제 2 웰을 형성하는 것이다.
이러한 기술을 사용하면 각 웰에서의 도핑 레벨을 가장 정밀하게 제어할 수 있기 때문에 일반적으로 본 기술분야의 장치에 바람직하다. 이들 웰 각각은 ㎤당 약 1016내지 1017이온 범위의 도핑 레벨을 가진다. 또는 웰들 중 하나의 웰에 대하여 원하는 도핑 레벨을 가진 기판을 준비하여 선택적 임플란테이션을 행하여 제 1 웰과 함께 국부화된 제 2 웰을 형성할 수도 있다.
이러한 기술에서의 이점은 원 기판을 도핑하는데 사용되는 반대 종류의 도우펀트의 더 높은 배경 레벨을 보상할 필요가 있기 때문에 제 2 웰에서 도핑 레벨을 감소 제어하여 마스킹 단계를 하나 줄일 수 있다는 것이다.
또한, 2개의 웰 기판을 제조한 후에, 공지의 방법으로 채널스톱과 필드 옥사이드층을 형성할 수 있다.
일단 전술한 2개의 웰 구조가 형성되고 나면, 기판의 전체 활성면상에 P-타입 불순물의 블랭킷 또는 비선택적 임플란테이션을 행하며, 그것은 각 웰들에 형성되는 MOS 트랜지스터의 스레쉬홀드 전압을 먼저 고정시켜 주는 역할을 한다.
종래에는 이러한 목적을 위해 선택적 임플란테이션을 적용하여 각 웰의 스레쉬홀드 전압을 정했었다. 본 발명에서는 단지 억셉터 이온만으로 블랭킷 임플란테이션을 행하며, 다음의 임플란테이션에서 적절히 조정하면 된다.
플루오르화 붕소를 원료로 사용하여 약 50000eV의 가속전압에서 상대적으로 가벼운 함량의 1012붕소이온/㎠을 임플란테이션하여 제2도에 점선(22)으로 표시한 얕은 P-타입 층을 형성한다.
도면을 간단히 하기 위해 필드 옥사이드 영역(18) 아래에 있는 제1도의 채널스톱(19, 20)을 제8도에는 도시하였으나 제2도 내지 제7도에는 도시하지 않았다.
다음으로, 활성면을 적합한 마스킹재, 예를 들어 포토레지스터로 덮어 포토레지스터를 통상의 방법으로 포토리소그래피하게 패터닝하여 N-웰 영역을 선택적으로 노출시키고, 약 75000eV의 가속 전압 및 약 1012이온/㎠의 선량(dosage)에서 인(P) 같은 도너로 N-타입 임플란테이션을 행한다. 이렇게 하면 N-웰(12)에서 층(22) 아래에 놓인 제3도에 일점쇄선(24)으로 표시한 인(P)-풍부층이 형성된다.
이러한 임플란테이션은 이 웰에 형성될 P-채널 트랜지스터의 펀치 스루전압(punch through voltage)을 제어하는데 사용된다. P-타입 웰(14) 위에는 마스크부(25)가 놓이며 임플란테이션 후에 제거된다.
이러한 효과들은 표면에만 한정되며 전도형태보다는 전도도에 영향을 미치므로 도면을 간소화하기 위해 이어지는 도면에는 붕소-풍부층(22)과 인-풍부층(24)을 도시하지 않도록 한다.
이 단계에서는, 150-175Å의 옥사이드의 원하는 두께를 형성하기에 적당한 시간동안 대기중에서 산화시키면서 웨이퍼를 가열하여 종래의 방법으로 기판의 활성면상에 게이트 옥사이드를 형성하는 것이 편리하다. 이러한 두께는 충분히 작아서 이어지는 이온 임플란테이션에 크게 방해되지 않는다.
다음으로, 게이트 전극으로 사용하기 위해 적당한 물질로 된 층을 게이트 옥사이드상에 디포지트한다. 이것은 N-타입 전도성을 지니도록 도핑된 폴리실리콘으로 구성될 수도 있고, 층에 높은 전도도를 주기위해 N-도핑된 폴리실리콘으로 된 위에 놓인 층과, 규화티타늄 또는 규화탄탈륨 같은 규화물로 된 위에 놓인 층과의 복합물로 구성될 수도 있다.
그 다음, 웰 위에 게이트 전극(16, 28)을 위한 적당한 분리부분을 남기기 위해 이 층을 적절하게 패터닝한다. 제4도에 게이트 옥사이드층(30) 위에 게이트 전극(26, 28)이 놓인 결과가 도시되어 있다.
게이트 전극을 만든 후, 약 50000eV의 가속 전압 및 보통 약 1013이온/㎠의 선량에서 인(P)같은 도너 이온들로 블랭킷 임플란테이션을 행한다. 이층은 P-타입 웰에 형성되는 N-채널 장치에서 필요로 하는 가볍게 도핑된 드레인 효과를 제공하게 될 것이며 또한 결국에는 상기 P-타입 트랜지스터를 위한 소스/드레인 헤일로우 영역을 형성하게 될 상기 N-타입 웰 내에 도핑된 영역을 제공하게 될 것이다.
다음으로, 제5도에 도시된 바와 같이, 소스 및 드레인 전극과의 절연을 확보하고 다음에 형성되는 소스 및 드레인 영역이 게이트 전극 아래로 확장되어 게이트 캐패시턴스를 증가시키는 것을 막기 위해, 게이트 전극의 각 측면 가장자리상에 절연 스페이서(dielectric spacer)(32)를 형성한다. 이를 형성하는 데는 통상의 방법을 사용할 수 있다.
스페이서에서 필요로 하는 최대의 넓이와 비교될 수 있는 두께를 가진 각 전극위에 저온에서 디포지트되는 실리콘 옥사이드층을 디포지트한다. 그 후에, 각 게이트 전극의 상면 위의 층 부분을 제거한 후 도시된 바와 같이 가장자리 부분이 남도록 수평보다 수직방향으로 더 빠르게 에칭시키는 부식재로 비등방적으로 이 실리콘 옥사이드층을 에칭한다. 일반적으로 비 등방성 에칭을 하기 위해 반응성 이온 에칭(RIE : reaction ion etching)법이 사용된다.
여기서, 제6도에 도시된 바와 같이, 포토레지스터같은 마스킹재로된 층을 다시 디포지트하고, 다른 노출부는 남겨두고, 2개의 웰 중 하나를 선택적으로 덮어주도록 패터닝한다. 도시된 바와 같이, P-타입 웰이 층(35)으로 덮이고, N-타입 웰(12)은 게이트 전극(26)과 절연 스페이서(32)가 덮히는 곳이 노출된다. 전술한 바와 같이, 게이트 옥사이드층(30)은 너무 얇아서 마스킹 효과를 갖지 못한다.
다음으로, 한 쌍의 임플란테이션 단계가 있게 되는데, 그 순서는 중요한 것이 아니다. 하나는 인(P)으로 된 깊은 임플란테이션 층을 형성하기 위해 100000-120000eV 가속 전압 및 약 1013이온/㎠의 선량에서 인 같은 N-타입 불순물로 행하는 임플란테이션 단계이다. 다른 하나는 N-웰에 형성되는 P-타입 채널 MOS 트랜지스터의 소스 및 드레인 영역을 형성하기 위해 50000eV의 가속 전압 및 약 1013붕소이온/㎠의 선량에서 행하는 플루오르화 붕소의 임플란테이션이다.
인으로된 더 깊은 층은 제8도에 따라 후술하는 게이트 전극 아래에 놓인 채널 영역과의 경계에서 소스와 드레인 영역 사이에 뻗쳐있어서, 소스와 드레인 영역 아래에 놓인 헤일로우(halo) 영역이 종래의 방식으로 형성될 것이다. 2번의 연속되는 임플라테이션 후에 마스크층(35)을 제거한다.
그곳에는 P-타입 웰(14)에 형성될 N-채널 트랜지스터의 소스와 드레인 영역이 형성되기 위해 남아있다. 이러한 것들은 P-채널의 트랜지스터의 소스와 드레인 영역들을 형성하는데 사용된 것과 유사한 방법으로 종래 방식으로 형성될 수 있다. 그 방법은 게이트 전극에 대해 반대되는 폭들 위에 인(P) 또는 비소(As)같은 N-타입 이온들을 임플란테이션할 때 노출되는 P-타입 웰(14)을 남겨두고 N-타입 웰을 마스크하는 것을 포함하며, 게이트 전극에 대해 반대되는 면들은 게이트 전극(28)과 절연 스페이서(32)들에 의해 차단되지 않는다.
그러한 선택적 임플란테이션을 포함하는 마스크 단계를 없애기 위해, 본 발명의 바람직한 구체적 실시예에서는 차등 옥사이드 성장기술을 사용한다.
이 기술은 실리콘 기판상에 서멀 옥사이드(thermal oxide)는 빠르게 성장하게 되어 주어진 노출에 대해 더 두꺼워지며 기판에 더 도핑된다는 사실에 따른 것이다. 따라서, 제6도에 도시된 단계들을 끝낸 후의 결과인 형성물로서, 웨이퍼가 산화성 분위기에 노출되면, 실리콘이 노출되는 P-타입 웰 부분(14)의 표면에서보다 N-타입 부분(12)에서 더 두꺼운 표면 옥사이드가 형성될 것이다.
따라서, 산화성 분위기에서 웨이퍼를 적당히 가열함으로서, 노출된 P-타입 웰 실리콘 위에는 약 200Å의 두께를 가진 층(42)만이 형성되는 동안, 노출된 N-타입 웰 실리콘 위에는 약 700Å의 옥사이드 층(40)이 형성될 수 있다.
수증기를 끌어 올리기 위해 물을 통해 거품이 이는 산소 분위기의 900℃에서 약 1시간동안 웨이퍼를 가열하면 그러한 결과를 얻을 수 있다.
다음으로, 추가의 마스크 필요없이 60000eV의 가속 전압에서 임플란테이션된 약 1013이온/㎠의 선량의 As가 제7도의 화살표와 같이 N-타입 웰 위의 두꺼운 옥사이드층(40)에 의해 차단되는 동안 P-타입 웰 위의 상대적으로 얇은 옥사이드층(42)에 충분히 침투하게 된다. 그 결과, 제7도에 도시한 바와 같이 게이트 전극(28)에 대해 반대되는 측면상에 일점쇄선(44)으로 표시된 임플란테이션된 As 등이 형성된다.
다음으로, 임플란테이션된 이온을 활성화시켜 그들이 위치한 곳에서 전도 형태에 영향을 미칠수 있도록 적당한 온도에서 웨이퍼를 가열한다. 얻어진 웨이퍼의 구조는 제8도에 도시되어 있다.
스레쉬홀드 전압과 펀치 스루에 영향을 주기위해 먼저 행한 임플란테이션된 층은, 소스와 드레인 영역에서 전도 형태에 영향을 미칠 때까지 나중의 더 많은 양의 임플란테이션 이온들에 의해 과잉 보상되나, 그들은 필요로 하는 방식으로 게이트 전극-게이트 옥사이드 경계의 성질에 영향을 준다.
제8도에 도시된 바와 같이, N-타입 웰(12)은 제6도에 도시된 붕소(B) 임플란테이션 단계로 만들어지는 두껍게 도핑된 P-타입 소스/드레인 영역(101, 102)으로 이루어지는 P-채널 트랜지스터를 포함한다. 이들 영역들의 각각을 연결시켜주는 것은 제6도에 도시된 인(P) 임플란테이션의 보상 효과로 인해 덜 두껍게 도핑된 P-타입 헤일로우 영역(103, 104)이다. 게이트 전극(26) 아래에 놓인 것은 제2도에 도시된 제 1 붕소 임플란테이션에 의한 얇은 P-타입 표면층(106)을 포함하는 채널영역이다. 이러한 임플란테이션과 게이트 전극이 그 경계에서 N-타입 폴리 실리콘을 포함함으로 인해 N-타입 웰 내에 형성되는 트랜지스터가 덮인 채널 P-타입 트랜지스터로서 기술되는 형태를 가진다. 또한, 채널 영역은 펀치스루 보호를 위해 제2도에 도시된 인(P) 임플란테이션에 의해 만들어지는 더 깊고 더 두껍게 도핑된 N-타입 층(도시하지 않음)을 포함한다.
P-타입 웰(14)에는 제7도에 도시된 비소(As) 임플란테이션에 의해 만들어지는 두껍게 도핑된 N-타입 소스/드레인 영역(110, 112)을 포함하는 N-채널 트랜지스터가 형성된다. 이들과 연결되는 것은 전극(28) 가장자리에 스페이서를 형성하기 전에 제4도에 도시된 인(P) 임플란테이션에 의한 덜 두껍게 도핑된 N-타입 헤일로우(114, 112)이다.
N-타입 트랜지스터의 소스/드레인 영역들을 형성하는데 사용되는 블랭킷도너 임플란테이션에 따르는 차등 옥사이드 성장 기술 대신, 제6도에 따라 기술된 2종 임플란테이션 기술을 적용하면 N-타입 트랜지스터의 헤일로우를 형성하기 위해 제4도에 따라 기술된 블랭킷 도너 임플란테이션이 필요없게 된다. 반면에, 이 블랭킷 임플란테이션 단계를 유지하면, N-타입 트랜지스터 내에 헤일로우들을 형성하기 위해 이 후의 억셉터 임플란테이션을 행할 필요가 없게 된다. 이 때, 소스 및 드레인 영역의 여러가지 소스 및 드레인 전극들을 연결하기 위해 금속화(metallization)를 종래의 방법으로 만든다.
전술한 특정한 구체적 실시예에 따라 본 발명의 원리를 설명하였으나, 본 발명의 본질 및 범위를 벗어나지 않는 기술내에서 본 기술 분야의 통상의 지식을 가진자가 다양하게 변형 실시할 수 있음을 물론이다. 특히, 주어진 특정값, 재료의 선택, 각 단계들의 순서들은 전술한 바와 같이, 본 발명에서는 어느 하나의 웰에 하나 이상의 트랜지스터를 형성할 수도 있다.

Claims (6)

  1. N-타입 및 P-타입 트랜지스터를 포함하는 CMOS IC 장치의 제조방법에 있어서, N-타입 및 P-타입 트랜지스터가 각각 형성될 연속적인 P-타입 및 N-타입 웰을 포함하는 활성면이 있는 실리콘 웨이퍼를 만드는 단계; 형성될 트랜지스터에 대해 스레쉬홀드 전압을 설정하기 위해 이 웨이퍼의 상기 활성면상에 억셉터 이온들로 상대적으로 얇게 블랭킷 임플란테이션을 행하는 단계; 그러한 웰 내에 형성될 P-타입 트랜지스터에 펀치-스루 보호를 하기 위해 N-타입 웰에 도너 이온들로 상대적으로 깊은 선택적 임플란테이션을 행하는 단계; 상기 웨이퍼의 활성면상에 게이트 옥사이트층을 형성하는 단계; 상기 P-타입 및 N-타입 웰 상에 상기 게이트 옥사이드층에 게이트 전극을 분리 형성하는 단계; 상기 N-타입을 위한 가볍게 도핑된 소스/드레인 영역을 형성하는데 사용을 위한, 그리고 형성될 상기 P-타입 트랜지스터를 위한 소스/드레인 헤일로우 영역이 있는 상기 N-웰 내의 도핑된 영역을 제공하는데 사용을 위한 도너 이온들로 상기 웨이퍼에 블랭킷 임플란테이션을 하는 단계; 상기 게이트 전극들의 측면 가장자리에 절연 스페이서를 형성하는 단계; 상기 P-타입 트랜지스터의 소스/드레인 영역 및 관련 헤일로우를 형성하기 위해 가속 전압 및 선량에서 도너 및 억셉터 이온 모두로 N-타입 웰에 선택적 임플란테이션을 행하는 단계; 더 두껍게 도핑된 실리콘내에서의 더 빠른 옥사이드 성장으로 인한 차등 옥사이드 성장에 의해 상기 P-타입 웰 상에서 보다 상기 N-타입 웰 상에서 더 두꺼운 옥사이드층을 형성하는 단계; 및 상기 N-타입 트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 P-타입 웰 위에 덜 두껍게 도핑된 옥사이드층의 선택적 침투를 위해 도너 이온들로 블랭킷 임플란테이션을 행하는 단계들로 이루어지는 것을 특징으로 하는 CMOS IC 장치의 제조방법.
  2. 제 1 항에 있어서, 상기 게이트 전극 각각은 상기 게이트 옥사이드층과의 경계에서 도너-도핑된 폴리실리콘층을 포함하고 있는 것을 특징으로 하는 CMOS IC 장치의 제조방법.
  3. N-타입 및 P-타입 트랜지스터를 포함하는 CMOS IC 장치의 제조방법에 있어서, N-타입 및 P-타입 트랜지스터가 각각 형성될 연속적인 P-타입 및 N-타입 웰을 포함하는 활성면이 있는 실리콘 웨이퍼를 만드는 단계; 형성될 트랜지스터에 대해 스레쉬홀드 전압을 설정하기 위해 이 웨이퍼의 상기 활성면상에 억셉터 이온들로 상대적으로 얇게 블랭킷 임플란테이션을 행하는 단계; 그러한 웰 내에 형성될 P-타입 트랜지스터에 펀치-스루 보호를 하기 위해 N-타입 웰에 도너 이온들로 상대적으로 깊은 선택적 임플란테이션을 행하는 단계; 상기 웨이퍼의 활성면상에 게이트 옥사이트층을 형성하는 단계; 상기 P-타입 및 N-타입 웰 상에 상기 게이트 옥사이드층에 게이트 전극을 분리 형성하는 단계; 상기 N-타입을 위한 가볍게 도핑된 소스/드레인 영역을 형성하는데 사용을 위한, 그리고 형성될 상기 P-타입 트랜지스터를 위한 소스/드레인 헤일로우 영역이 있는 상기 N-웰 내의 도핑된 영역을 제공하는데 사용을 위한 도너 이온들로 상기 웨이퍼에 블랭킷 임플란테이션을 하는 단계; 상기 게이트 전극들의 측면 가장자리에 절연 스페이서를 형성하는 단계; 상기 P-타입 트랜지스터의 소스/드레인 영역 및 관련 헤일로우를 형성하기 위해 계가속 전압 및 선량에서 도너 및 억셉터 이온 모두로 N-타입 웰에 선택적 임플란테이션을 행하는 단계; 및 상기 N-타입 트랜지스터의 소스/드레인 영역을 형성하기 위해 가속 전압 및 선량에서 도너 이온들로 상기 P-타입 웰에 선택적 임플란테이션을 행하는 단계들로 이루어지는 것을 특징으로 하는 CMOS IC 장치의 제조방법.
  4. N-타입 및 P-타입 트랜지스터를 포함하는 CMOS IC 장치의 제조방법에 있어서, N-타입 및 P-타입 트랜지스터가 각각 형성될 연속적인 P-타입 및 N-타입 웰을 포함하는 활성면이 있는 실리콘 웨이퍼를 만드는 단계; 형성될 트랜지스터에 대해 스레쉬홀드 전압을 설정하기 위해 이 웨이퍼의 상기 활성면상에 억셉터 이온들로 상대적으로 얇게 블랭킷 임플란테이션을 행하는 단계; 그러한 웰 내에 형성될 P-타입 트랜지스터에 펀치-스루 보호를 하기 위해 N-타입 웰에 도너 이온들로 상대적으로 깊은 선택적 임플란테이션을 행하는 단계; 상기 웨이퍼의 활성면상에 게이트 옥사이트층을 형성하는 단계; 상기 P-타입 및 N-타입 웰 상에 상기 게이트 옥사이드층에 게이트 전극을 분리 형성하는 단계; 상기 N-타입을 위한 가볍게 도핑된 소스/드레인 영역을 형성하는데 사용을 위한, 그리고 형성될 상기 P-타입 트랜지스터를 위한 소스/드레인 헤일로우 영역이 있는 상기 N-웰 내의 도핑된 영역을 제공하는데 사용을 위한 도너 이온들로 상기 웨이퍼에 블랭킷 임플란테이션을 하는 단계; 상기 게이트 전극들의 측면 가장자리에 절연 스페이서를 형성하는 단계; 상기 P-타입 트랜지스터의 소스/드레인 영역 및 관련 헤일로우를 형성하기 위해 가속 전압 및 선량에서 도너 및 억셉터 이온 모두로 N-타입 웰에 선택적 임플란테이션을 행하는 단계; 및 상기 N-타입 트랜지스터의 소스/드레인 영역 및 관련 헤일로우를 형성하기 위해 가속 전압 및 선량에서 도너 및 억셉터 이온 모두로 P-타입 웰에 선택적 임플란테이션을 행하는 단계로 이루어지는 것을 특징으로 하는 CMOS IC 장치의 제조방법.
  5. 제 3 항에 있어서, 상기 게이트 전극 각각은 상기 게이트 옥사이드층과의 경계에서 도너 도핑된 실리콘층을 포함하고 있는 것을 특징으로 하는 CMOS IC 장치의 제조방법.
  6. 제 4 항에 있어서, 상기 게이트 전극 각각은 상기 게이트 옥사이드층과의 경계에서 도너-도핑된 실리콘층을 포함하고 있는 것을 특징으로 하는 CMOS IC 장치의 제조방법.
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