JPS5923562A - 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果半導体装置、管にＭ工Ｓ
ＰＩＴ（Ｍｅｔａｌ工ｎｅｕｌａｔｏｒ　ｓｅｍｔｃｏ
ｎ　−ｄｕｃｔｏｒ　Ｆｉｅ：１ｄＥｆｆｅｃｔ　Ｔｒ
ａｎｓｉｓｔｏｒ　）及びその製造方法に関するもので
ある。

例えばＯＭ　ＯＳ　（００ｍｐｌｅｍｅｎｔａｒ７　Ｍ
　ＯＳ　）からなるスタティックＲＡＭ等のＭｌＳ型工
Ｃにおいては、その微細パターン化に伴なってｂわゆる
ショートチャネル効果によるＭ工５ＦＥＴのしきい６Ｈ
電圧（ｖｔｈ）変動や、パンチスルーの問題が生じる。

この問題全是正するＫは、次の４つの対策が考えられる
が、本発明者の検討によれば、込ずれも満足すべき結果
が得られないことが判明し几。

（１）、半導体基板の不純物娯度葡高くすること。

この場合には、ソース又はドレイン領域のなすＰＮ接合
からの空乏層の伸び金抑えてｖｔｈ変動全ある程度少な
くすることができるが、逆圧寄生容１１ノの増大、耐圧
劣化、チャネル部のコンダクタンスの低下さらにホット
キャリア注入現象による特性変ｇＩｂが顕著となるとい
う欠点が生じる。

（２）、ゲート酸化膜７薄くすること。

このようにすれば、グーＭ＆化膜中のピンボールが増加
してゲート−ドレイン間の耐圧が低下するさらにホット
キャリア注入現象によるｌ苛性変動が顕著となる。

（３）、ソース及びドレイン領域の深さく又はこれら領
域のゲート側部分の深さ）盆浅くすること。

これによっても一定の効果はあるが、ソース及びドレイ
ン領域の深さケ浅くしたために配線抵抗が増大してし１
うので、実際には実現困難である。

（４）、チャネル部のみｔ高不純物。力変化すること。

チャネル部に対し平面的にみて一様圧半導体基板と同−
導布型の不純物ヶエリ高濃度にドープする。これをイオ
ンナＪ込み技術で行なう場合、イオン打込みが浅いとき
Ｋはｖｔｈ変動は改善されるがパンチスルー耐圧は向上
せず、チャネル部のコンダクタンスも低Ｔ”Ｌ、’！Ｆ
ｒＣイオン打込みが深いときにはパンチスルー耐圧は向
上するがチャネル長に対するｖｔｈ特性は平坦化し難く
なる。

従って、本発明の目的は、上記しｔ如きショートチャネ
ル効果によるｔｐケ性劣化等？防止し、ｖｔｈ−１（１
：チャネル長）特性の平坦化及びパンチスルー耐圧の向
上ケ他の諸ｌ臣件の劣化なしに達成することにある。

以下、本発明を図面に示す実施例について詳ＮＩＩＪに
例示する。

菫ず第１図及びＭ２図について、ＣＭＯｆｌ？型スタテ
ィックＲＡＭ等に適用可能な第１の実施例によるＭ工５
ＦＥＴの構造奮説明する。

Ｎ−型シリコン基板１の一宇面にｉｊＮチャネルＭ工５
ＦＥｊＴ’ｉ股りる不純物Ｊ４度〜１ｏ１５／ｃｒＩの
Ｐ−型ウェル２とＰチャネルＭ工５ＦＥＴ′？ｆ：設け
るＮ型ウェル３とが形成され、これらウェルはフィール
ド５ｔｏｚＵ負４によって各素子領域に区画されている
。ウェル２の素子領域には、拡散深さくＸｊ）が例えば
０．３μｍのＮ＋型ソース領域５及びドレイン領域６と
、ｊすさが例えば４００Ｈのゲート酸化膜７と、ハフさ
が例えば３５００λのポリシリコンゲートｉ２ｊ４ＭＢ
とからなる短チャネル（チャネル長は例えば２ｐｍ）の
ＮチャネルＭ工ＳＦ’ＢＴが設けられている。このＦＩ
！ｌＴで注目すべきことは、ソース領域５及びドレイン
領域６のうちゲート電極８側の各端部に、基板２よす高
不純物ｐ度（１０”／ｃｒｄ　）　　のＰ型半導体領域
９．１ｏが人々隣接して局部的に形成されていることで
ある。なお、図中の１１はＰ型チャネルストッパ、１２
はポリシリコンの表面酸化族（５ｉ０２膜）、１３及び
１４Ｉ″Ｊ、化学的気イｆｆ成長技術で形成されたｓｌ
　０゜膜、１５はリンガラス膜、１６及び１７はポリシ
リコン？１．４Ｑ、１８及び１９はアルミニウム配線で
ある。一方、ヴ；ル３側の素子領域には、Ｐ＋型ソース
領域２０及びドレイン領域２１と、上記ゲート酸化膜７
と、ポリシリコンゲート電極２２とからなるＰチャネル
Ｍ工Ｓ　−Ｆ　Ｅ　Ｔが設けられている。このＦＩＴの
各部のサイズは上記ＮチャネルＭ工５ＦＥＴとほぼ同等
であってよい（但、Ｐ＋型ソース領域２０及びドレイン
領域２１の深さは０．４μｍ）が、同様にソース領域２
０及びドレイン領域２１のゲート電極２２側の端部には
ウェル３より高不純物濃度のＮ　型半導体領域２３．２
４が隣接して形成されていることか重要である。なお、
図中の２５及び２６は各アルミニウムＴＴＶ　４６＜で
るる。また、上記の両Ｍ工８ＦＨＴ間のフィールド日１
０！膜４上には、ポリシリコンの配線２７が設けられ、
これがポリシリコンツメ２８を弁して上部のアルミニウ
ム配線２９に接続されている。このポリシリコン配線２
７の部分は第１図では図示省略されている。

上記した如く、各Ｍ工ＳＦＩ！：Ｔのソース及びドレイ
ン領域（特にソース領域）のグー）１１極側端部に、各
チャネル部と同−ｓｉ、？ｌＪ、　型であって工ｐ高不
純物の１度の半導体領域９．１０及び２３．２４が局部
的に形成されて込ることが特徴的であるが、これによっ
て従来構造では期待できない顕著な作用効果が得られる
ことが分った。これ２１階に上記ＮチャネルＭ工ＳＦＩ
！１Ｔ（ＰチャネルＭ工日ＩＰＥＴも同様である）につ
−て説明すると、第２図に示す如く、動作時（ゲート屯
圧：；Ｖｔｈ　）に７者にソー　ス領域５近傍のチャネ
ル部における空乏層３０の伸びがＰ型半導体領域９に工
って効果的に抑えられ、同時にドレイン領域６ａ＋Ａら
の空乏Ｍ２３０の伸びもより少なくなる。このＭＩＳＦ
ＥＴ１Ｔのｖｔｈは主としてソース領域のゲー）　ＴＩ
Ｕｉｉｌｔ！Ｉでの空乏層の伸びに裏って決壕るため、
この空乏層の伸びを上記のように抑えれば、チャネル長
に対するＶ　ｔ　１１　％性（Ｖｔｈ　−４’ｔ’！ｊ
件）ｒショー１チャｆｉ、ル下でも平坦化することがで
きる。しかも、ドレイン領域側からの空乏層の伸びも少
なくなるから、バンチスルー耐圧も向上させることがで
きる。更に上ＣＣ領域り、ＩＯは局部的に存在してｂる
から、チャネル部のコンダクタンスは光分保持でき、キ
ャリアのモビリティは低下することがない。

Ｖｔｈ−ｔｌｒケ性の向上にっｈては、次のように説明
することができる。一般に、ＭＩＳＦＥＴのＶ　ｔｈは
、 で衣わさｉする。ここで、各パラメータは以下の通りで
ある。

ＱＢ：空乏層中の〒１１荷 ＱＢ８：界面箱荷密度 ００ｘ：ゲート酸化膜容性 ”ｏｘ　：ゲート酸化膜厚 φ２　フェルミポテンシャル φ□Ｂ＝金属−シリフン間の仕事関数差ρ００：酸化膜
中のｔ？Ｉ荷分布 そして、上記の弐におりて、ｖ２Ｂ及びφｙｋ一定とす
ると、ＱＢのチャネル長を依存性が問題となる。ソース
及びドレイン領域の深さがチャネル長より充分に小さい
場合にはソース領域側での空乏層による影／ｌψは無視
できるが、上記の短チヤネル条件下ではそれはもはや無
視できず、空乏層の実効的な厚囁が大きくなる程ＱＢが
増大し、最終的にはＶｔｈがチャネル長の減小と伴に急
激に低下してしまう（ショートチャネル効果）。第３因
中の破線ａはこの状態ケ示し、Ｖ　ｔ　ｈ変化ｒはぼ平
坦に保持できるチャネル長範囲全周くとれないことが分
る。しかしながら、本実施例の如く、！臣にソース頭載
１１０に高ｔＵ度領域９葡形成することに裏って空乏層
の伸びが抑えられるために、短チヤネル条件下でもＱＢ
の増大ケ防止でき、これに裏つてｖｔｈ−ｔ／ｌ？性？
より広範囲で平坦化すれことかできる。仁れは第３図中
の実１ＮＵｂで示烙れるが、チャネル長ｒより短かくし
てもｖｔｈ全旨く保持できることか分る。

仄に、本実施例による上記し７ｊ　ＯＭ　ＯＳの製造プ
ロセスを第４図について説明する。

まず第４Ａ図のように、Ｎ〜型シリコン基板１（比抵抗
８〜１２Ω−Ｃｒｎ）の−主面ｒ熱酸化して厚姑４３０
Ａの５１ｏ２Ｊｌ休３１金成長させ、更にこの上に化学
約９【相成長技術で成長坏せた５ｔ３Ｎ。

ｒフォトエツチングでバターニングして耐＋Ｐ化マスク
３２ケ形成する。

次いでＳ　１３　Ｎ４　ＷＡ３２　ｆ　マスクＶｔ、リ
ンイオン７１２５　Ｋ　ｅ　Ｖ　、　２　Ｘ　１０　’
　”　／　ｃｎｌで基板１イ（面に打込み、更に第４Ｂ
図のように、そのイオン打込層３３上紮選択的に酸化し
て厚さ１２００ｈの５Ｌ（ｈＪＩ（立３４ケ成長させる
。

仄イて５ＬｓＮ４膜３２　ｋエツチングで除去し、更に
ＢＦ２１オン３７に６０Ｋｅｖ、３　Ｘ　１０’　”／
ｃｒＡで打込み、Ｍ’＝　ａ　ａ図のように、湖い５ｔ
ｏｔｊ負３１下にのみボロン打込み層３５ケ形成する。

次いでＮｌ中で１２００℃、−６時間の１ｌｔｔ〜処理
によって各イオン打込み層３３．３５の不純物ケ深く拡
散させ、第４Ｄ図のように、Ｎ型ウェル３及びＰ型ウェ
ル２會夫々形成する。しかる後、化学的気相成長技術で
全面に５ＬｌＮ、　膜３６に被着する。

次いで第４Ｅ図のように、累子領域ケ画定するパターン
に８１３Ｎ、膜３６をフォトエツチングで加ニレ、更に
ＢＦ、イオン３８會搏い８Ｌ０２膜３１−２通してのみ
６０ＫｅＶ、　　３　Ｘ　１０ＩＡ／ａｌテ打込み、チ
ャネルストッパ用のイオン打込み層３９（ｚ形成する。

仄いてＳｉ、Ｎ、膜３Ｇ７マスクに公知の選択酸化ケ施
し、第４Ｆ図のように、厚さ９５００ＡのフィールドＳ
１０！膜４葡選択的に成長逼せると同時に、その直下に
Ｐ型チャネルストンパ１−１ケ押込める。しかる後、ｇ
１３Ｎ４ｈμ４【エツチング′で除去してから、フィー
ルド５１０２膜４以外の表面ｓ１ｏｚＭ’、ｒ：エッチ
ングで除去し、更に予（ｔｉｌｌ（７’し）酸化膜に素
子１ｉｒｆ域上の薄１．ｎ５ｉｃｈ膜をエツチングで除
去し、天に公知のゲート酸化によって各水子領域上にＪ
ｌも３５０Ａのゲート酸化７を形成する。

仄いて化学的気相成長技術で全面に成−Ｉｊ！：させた
Ｌψさ４０００　Ａのリンドープドポリシリコン？フォ
トエツチングでパターニングして、第４　Ｇ図の工うに
、各Ｉ４工８１ＦｆｆＴのグー）１９極２２及び８と共
にポリシリコン配Ｈｚ７２形成する。なお、このポリシ
リコン！漠形ノ戊前にはｖｔ、ｈｉｕｌｌ　ＣＤ用のボ
ロンイオンで素子領域表面に打込んでおく。

次いで８７５℃で１０分間スチーム酸化してポリシリコ
ン２２．２７．８上に約４０ＯＡの酸化膜で成長路せる
。

次いで第４Ｈ図のように、Ｎ型ウェル３上に化学的気相
成長後にパターニングされた５ＬｓＮ、膜４０ケ被せ、
これ葡マスクにボロンイオン４１７３０ＫｅＮ／、１０
”〜１０”／−Ｔ打込み、ゲート電極８０両側にボロン
打込み層４２紮セルファラインに形成する。そして第４
工図のように、８７５℃で５０分間スチーム酸化して、
各ポリシリコン２２．２７．８の表面に０．２〜０．３
μｍの８１０！膜１２を成長させる。この状態でヒ素の
イオンビーＪ−４５’ｚ８０ＫｅＶ、ＬＯ”１ｃｒｄで
照射し、ゲート電極８の両側にソース及びドレイン領域
となるヒ素打込み／Ｍ４６．４７ｉ七ルフアラインに形
成する。このヒ素打込み層４６．４７は、グー）’Ｉｌ
ｌ□極８の側面５１０１膜１２かイオン打込み時にマス
ク作用？なす几めに、七のＳｉｎ、膜１２の１に下には
形成されないことになる。

次いで第４５図のように、全面に化学的気相成長技術で
成長させたＢＬＯ２膜４８のうちＮ型ウェル３上の部分
のみ？エツチングで除去し、次いでＦ３　Ｌ　ｓＮＮａ
３０　’ａ：除去するこの状態でＮ型ウェル３に対して
ヒ素ケ打込みゲート電極２２の両側にヒ累打込みＲ１１
４３にセルファラインに形成する更にＮ！＆！！ウェル
３上ケ上記上回上記スチーム酸化してゲート電極２２の
吹回に厚さ０．２〜０．３μｍのＳｔＯ，族１２ケ形成
する。そして、全面にｙ＋？ロンイオ７４９　ｆ　３０
　Ｋｅ’Ｖ　％　　１−５　Ｘ　１０”／７　Ｔ照射し
、ゲート電極２２及び七の側面のＳｉｎ、膜１２奮マス
クとして、ゲート？ｆｆＪ＠２２の両側にソース及びド
レイン領域となるボロン打込みＪｉ’ｉ５０．５１會夫
々形成する。なお、このプロセス中の一連の熱処理に工
って、上記のイオン打込み層４２．４３．４６．４７．
５０．５１の不純物は夫々拡散せしめられ、各ソース領
・域５．２０及びドレイ／領域６．２１と共に、これら
内領域のグー）　ＴＬＩ。

（―側端部にＰ型頭域９．１０及びＮ　型頭域２３．２
４が夫々形成ちれる。とれらの各ソース及びドレイン領
域と、領域９．１０及び２３．２４とＣ）間の位１Ｎ、
関係は、第４Ｈ図〜第４Ｊ図で述べた工程によってセル
ファラインされてｂるＯ次いで第４に図のように、化学
的気４ＩＪ戊長ｊ支術で刺着さぜたＥｌ１０２ＪＩ沌１
３衾フメ−トエッチングで加工した後、ソース領域５及
びドレイン領域６、ポリシリコン配線２７上のｓｔｏ、
ｌ漠１３とす（にＥ　ｉ　０２１％ｉ　７及び１ｚの所
定部Ｆ’ｌｔｋフメートエッチングで除去した後、全面
に化学的気相成長技術：ｉによってポリシリコン５２奮
厚さ２０００Ａに４１着させる。

次いでｉａＬ図のように、号？リシＩＪコン５２ｉフォ
トエツチングで加工して各、ｊｉ　リシリコン膜１６．
１７．２８’に夫り残丁。

次いで第４Ｍ図のように、化学的気相成長後支（江■で
ＥＩＬＯｔｊｊ＠１４及びリンガラス膜１５ケ被界Ｉ後
、フォトエツチングで加工して各コンタクトン］テール
５３．５４．５５．５６．５７デ形成する。この後、Ｎ
意中で９５０℃、２０分のアニールｒ施す。

仄いて第４Ｎ図のように、真空蒸系技ｋｆｊでイで１λ
ツさせたアルミニウム全フォトエツチングで加工して各
アルミニウム配線２５．２６．２９．１８．１９會夫々
形成する。切に、４５０℃で６０分、Ｈ２中でのアニー
ル後に、全面にファイナルバンシベーション刀傳茫被ゼ
ー、２１ｑ造ン”ａセスを完了する。

上Ｈ６した如く、本実施例の製造プロセスによれば、第
４Ｈ図〜第４Ｊ図の工程がら理Ｊ！ｌ’１式れるように
、ゲート７１Ｌ極とその１１！ｌ而５１ｏａＪｌとｔマ
スクとしたイオン打込みプロセスによって、空乏層の伸
びｔ抑えるためのＰ型領域９．１ｏ及びＮ＋型領領域２
３２４と、各ソース及びドレイン領域と紫七ルファライ
ン方式にて梢度艮〈形成できる。

ｌ庁に工程的にみて、第４Ｈ図のイオン打込み工程？追
加するだけで上記領域９．１０，２３．２４用の不純物
勿ｆｉ１度艮＜７３１定位置に導入でき、工数もそれ程
増えることはな−。

第５図は、本発明の第２の実施例？示すものでるる。

まず第５Ａ図のように、シリコン基板の一生面にフィー
ルド５ｔｏｏｌ夙４？成長でせ、Ｐ−型ウェル６１上に
ゲート酸化ＩＩＩＪ７　ｋ形成し、更にリンドーブドボ
リシリコンル’５６２．５ｉｎ１刀莫６３．５ｔ３Ｎ４
膜６４奮化学的気相成長技術で順次積Ｂ・フせしめる。

次いで第５Ｂ図のように、ＯＦ、プラズマケ用−たドラ
イエツチングによって、ＳＬ、Ｎ、膜６４、Ｓ１０［膜
６３及びポリシリコン層６２２ゲート電極形状に加ニー
し之後に、ポロンイオン６５勿３゜ＫｅＶ、１０”　〜
１０１６／ｃＪでｒＪ込む。これに工って、薄いゲート
酸、化膜７の＋を通して基板Ｇ１に選択的にイオン打込
みし、ボロン打込み層６６．６７ケ夫々形成する。

＆イＴｉ　５０　図７７）　！うに、Ｅ１１３Ｎ、　　
膜６４′ｙｔ耐酸化マスクとしてスチーム酸化ｒ施し、
ポリシリコン層６２の側面圧所定ノヮみ（例えば０．２
〜０．３μｍ）の８１０２膜６８金成長させる。

次−で第５Ｄ図のように、今度は上記ｓｔｏｔＭへ６８
２もマス・りとし、ヒ素のイオンピーＪ−６９２〜１０
　”　／　ｃｎｌで照射して５ｌｃｈＪＩ＠６８の外側
位ｆｊ’ｊにヒ素打込み層ｒ夫々形成し、これｒアニー
ルしてＮ　型ソース領域７ｏ及びドレイン領域７１ｉ夫
々形成し、同時に上記イオン打込み層６７の不純物も稜
拡散芒せてソース及びドレイン領域のゲート側端に隣接
したＰ型半導体領域７２．７３’５夫り形成する。これ
らの領域７２．７３はセルファラインに梢度艮く形成式
れることか理解されよう。

仄いで８Ｉ￥５Ｅ図のように、公知の異方性ドライエツ
チングによってソース及びドレイン領域上のゲート酸化
膜？セルファライン九除去し、各コンタクトホール７４
．７５ｉ夫々形成する。

次いで第５Ｆ図のように、５Ｌ３１４　Ｎ６４’にエツ
チングで除去稜、全面に真空蒸着技術で付着したアルミ
ニウム全フォトエツチングで加工し、アルミニウム配線
７６　ｋ形成する。

この実施例におりても、上述の第１の実施例と同様にシ
ョートチャネル効果全抑制するＰ型領域７２．７３′ｆ
ｃ鞘度良く形成できるが、７１’ケに第５０因における
スチーム酸化をＥ１１３Ｎ、　ｆ１４Ｑ　４のマスク作
用に工り充分に行なうことが可能となる。また、第１Ｅ
Ｉ！９（Ｄ工程で、ヤｕ　Ｄ　５ｉｓＮｔ　脱６４（１
）マスク作用により、コンタクトポール７４．７５ケセ
ルファラインｌ／ｃ、形成でき、従ってソース及びドレ
イン領域の寸法ｋ　１１７５小することができると共に
、工程自体も１γ０単に行なうことができる。

第６図〜第１０図は上述した各実施例の変形例金示すも
のである。

第６図によれば、例えば第２ツ１の例においてＰ＋型半
ｄｉ体領域９ｒソース額城５１１１！Ｉにのみ形成して
ｂる。このＭ工ＥＩＦＥＴのｖｔｈはソース領域からの
空乏層に依存することから、第６図の如くに構成するだ
けでもｖｔｈ−を骨性の平坦化が充分可能である。Ｐ　
型領域９は、例えば第４Ｈ図の工程でゲート電極８の図
面右側位ｆｉ’、Ｉｔ　（即ちドレイン領域上）衾マス
クで１）Ｖ）た状態でイオン４１ｔヂＪ込むことによっ
て形Ｊ：ｙ、することができる。

第７図及び第８図でｔま、ソース領域５及びドレイン領
域６用のヒ累拡散工程と１１力時にボロン？拡敢させる
ことＫより、ソース及げドレイン領域又はソース領域に
隣接したＰ　型頭、１２Ａ！７９．８０又は７９紮形成
しｔものである。なお、これらの’；：１造は別の方法
により作成可能であり、例えばボロンのイオン打込み後
に、グー）　ＩＶ極８上にひ烙し形状にマスクｒ載せ、
このマスクｒ用いてヒＩ’にイオン打込みすればＪ：’
ｗｏ或囚は、ボロンケイオン打込みした後、全面に５ｉ
Ｏａ膜葡気相成長させ、ゲート電極イ１）す面の８１０
２膜のマスク作用金利用してその側方位置にソース及び
ドレイン領域用のイオン打込み葡行なうこともできる。

第９図はオフセットゲート構造に適用した例？示すもの
であるが、このオフセットゲートａり造自体は一点鎖線
で示すＢ１ｌＮ４８０ケマスクとして用い、グー）１１
１４Ｍ８のオーバーエツチングｒ行なう公知のプロセス
に従って作成できる。このプロセス前に、グー）　Ｉｌ
ｌ；極゛８ヶマスクとしたボロン打込みにＬつ−ＣＰ＋
型イオン打込み層’＝ｒ’Ｊ１４択的に形成しておけば
、図示のＰ　型領域９．１０に選択的に形成することか
できる。

１＞ｔｏ図ｔよ　８　０　　Ｓ　　（５ｉｌｌａｏｎ　
　ｏｎ　　日ａｐｐｂｉｒｅ）構造に適用した例ｒ示し
、ザファイア基板８１上のＰ−型シリコン層８２上にゲ
ート酸化ｐＷ８２　（ｒ介してポリシリコンゲート電極
８を形成し、しかる徒は上述し几第４Ｈ図〜４Ｊ図の工
桿孕適用して、Ｐ　　５１ｐｌｉ城９及び１０、ソース
領域５、トレイン頭載６ケ夫々セルファラインに形成で
きる。

なお、上述した各側による製造工程においては、グー）
？（［４ｉｆ＜（ポリシリコン以外の例えばＭ、等の高
融点金属又はそのシリサイドでもよい）の全示面に衣面
膜奮付周せしめ、この辰ｉＭｉ　）模のうちグー）　Ｔ
ＩＴ、極の側万部分會マスクとしてソース及びドレイン
領域用のイオン打込み葡行なっても、上述した各側と同
様の４’ｌｆ造奮作成できる。ゲート電極として単結晶
シリコン音用いる場合には、全面にシリコンｒ郵相成長
込せるとシリコンゲート１ｔＬ極の光面にのみシリコン
膜がエピタキシャル成長し、他の部分（ＳｔＯ，膜上）
は多結晶シリコンとなる。

従って、この多結晶シリコンに’ＪＵ択的にエツチング
で除去することによって、ゲート電極の全を受面（側面
モ含む）にエピタキシャルシリコンＪ１ｇｋ／Ｍ足〜み
に外せるから、次にこのシリコン脱勿マスクとじたイオ
ン打込みでグー）？［極の両側にソース及ヒトレイン領
域奮セルファラインに形成することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるＯＭＯＳの平面図
、 第２図は第１図のＡ　−Ａ’線断面図、第３図はｖｔｈ
−４ｔ階性曲線図、 第４Ａ図〜第４Ｎ図は第２図の構造のｚｑｊ責プロ七ス
葡順仄示す各断面図、 第５Ａ図〜第５ＦｌｉＪ）ま本発明の第２の実施例によ
るＭＩＳＦＫＴＩＩＪ造プロセス’ｋ　Ｉｌｉ’４仄示
す各断面図、 第６図、第７図、第８図、第９図及び第１０図は他の例
による各Ｍ工５ＦＥＴの断面図でるる。 ２及び３：ウェル、５及び２０ニソース領域、６及び２
１ニドレイン領域、８及び２２：ボリシリコンゲートＴ
ＪＬ極、９．１０．２３及び２４：高濃度領域、１２：
表面５１０２膜、４２．４３．４６．４７．５０及び５
１：イオン打込み層。 ２６ 第４Ａ図 第４Ｆ図 第４，７′図 第４△図 第４Ｍ図 ６（Ａ／ワ 第５Ａ図 第　　６　図 第　　７　図 第　　８　　図

Claims (1)

1. 【特許請求の範囲】 １、チャネル部と同−導１に型であってより篩不純物濃
   度の半導体領域が、少なくともソース領域のゲート側の
   端部において前記チャネル部に対し局部的に形成されて
   いることを特徴とする絶縁ゲート型屯界効果半導体装置
   。 ２、　ゲートに工って規定されたセルフアラインメント
   万式奮適用して半導体基体に不純物ｒ導入し、これによ
   って少なくともソース領域のゲート側の端部にチャネル
   部と同−導電型でるってより高不赳（物ｍ１度の半導体
   領域金チャネル部に対し局部的に形成することを特徴と
   する絶縁ゲート型ＩｉＬ界効呆半導体装置のＩＭ造方法
   。 ３、　　ＰＪｉ定パターンの耐酸化マスクを用いてゲー
   ト菟ｇｊＳ４Ａ科層ｔエツチングしてゲート電極を形成
   した後、このゲート電極の両側にセルフアラインメント
   方式で不剃（物ｔ：Ｉ１１択的に導入し、仄いて前記耐
   酸化マスクを用いて前記ゲート１に極の側部を所定厚み
   だけ酸化し、更にこの側部酸化膜をマスクとして前記ゲ
   ート電極の両側にソース又はドレイン領域形成用の不純
   物を導入する、ｌｒケ許請求の範囲の第２項に記載した
   方法。