JPH02102543A - 絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタの製造方法Info
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- JPH02102543A JPH02102543A JP63255674A JP25567488A JPH02102543A JP H02102543 A JPH02102543 A JP H02102543A JP 63255674 A JP63255674 A JP 63255674A JP 25567488 A JP25567488 A JP 25567488A JP H02102543 A JPH02102543 A JP H02102543A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 230000005669 field effect Effects 0.000 title claims description 3
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 22
- 229910052796 boron Inorganic materials 0.000 abstract description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 10
- 239000011574 phosphorus Substances 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 239000012212 insulator Substances 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- -1 boron ions Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は絶縁ゲート型電界効果トランジスタ（以下、Ｍ
ＯＳＦＥＴという）の製造方法に関し、特に、短チャン
ネル効果を低減せしめたＭＯＳＦＥＴの製造方法に関す
る。
ＯＳＦＥＴという）の製造方法に関し、特に、短チャン
ネル効果を低減せしめたＭＯＳＦＥＴの製造方法に関す
る。
［従来の技術］
ＭＯＳＦＥＴを集積化した半導体集積回路にあっては、
高ｓ積化と高機能化が要求され続けており、そのなめ、
ゲート長は益々短縮化される傾向にある。而して、ゲー
ト長を短縮すると、パンチスルーに対する対策を講じる
必要が生じるが、その−手法として、第５図に示すよう
にソース・ドレイン領域周辺の基板の不純物濃度を高め
る方法が知られている。
高ｓ積化と高機能化が要求され続けており、そのなめ、
ゲート長は益々短縮化される傾向にある。而して、ゲー
ト長を短縮すると、パンチスルーに対する対策を講じる
必要が生じるが、その−手法として、第５図に示すよう
にソース・ドレイン領域周辺の基板の不純物濃度を高め
る方法が知られている。
以下、同図に示すＭＯＳＦＥＴの製造方法について説明
する。Ｐ型シリコン単結晶基板８の表面に選択酸化法に
よって厚い二酸化シリコン膜を形成し、これを素子分離
領域２とする０次に、素子分離領域２に囲まれた素子領
域の基板表面に二酸化シリコンからなるゲート絶縁膜３
を形成し、その上にリン（Ｐ）を含有させる等して良導
体となされたポリシリコンのゲート電極４を形成する。
する。Ｐ型シリコン単結晶基板８の表面に選択酸化法に
よって厚い二酸化シリコン膜を形成し、これを素子分離
領域２とする０次に、素子分離領域２に囲まれた素子領
域の基板表面に二酸化シリコンからなるゲート絶縁膜３
を形成し、その上にリン（Ｐ）を含有させる等して良導
体となされたポリシリコンのゲート電極４を形成する。
続いて、このゲート電極と素子分離領域２をマスクとし
て、Ｐ型不純物であるボロン（Ｂ）とＮ型不純物である
砒素（Ａｓ）とを同時にイオン注入し、その後熱処理を
行うと、ボロンの方が砒素より拡散係数が大きいことか
ら、ソース・ドレイン領域である砒素拡散領域１０の外
側にボロン拡散領域１３が形成される。
て、Ｐ型不純物であるボロン（Ｂ）とＮ型不純物である
砒素（Ａｓ）とを同時にイオン注入し、その後熱処理を
行うと、ボロンの方が砒素より拡散係数が大きいことか
ら、ソース・ドレイン領域である砒素拡散領域１０の外
側にボロン拡散領域１３が形成される。
［発明が解決しようとする問題点コ
上述のパンチスル一対策は、ＮチャンネルＭＯＳＦＥＴ
では有効であるものの、Ｐチャンネル間Ｏ８ＦＥＴでは
、第５図の構造のものを製造することが困難である。そ
の理由は、ＮチャンネルＭＯＳＦＥＴでは、Ｎ型不純物
である砒素の拡散係数がＰ型不純物のボロンのそれより
十分小さいという性質を利用しているのに対し、Ｐチャ
ンネルＭＯ３ＦＥＴにおいては、Ｐ型不純物として拡散
係数の大きいボロンがほとんど唯一の実用可能な材料で
あるので、Ｎ型不純物として最も拡散係数の大きい材料
であるリンを用いても、両不純物間の拡散係数の差が小
さいことから、高濃度のボロンの拡散領域の外側に低濃
度のリン拡散領域を制御性よく形成することができない
からである。換言すれば、第５図の構造のＰチャンネル
ＭＯ３ＦＥＴにあっては、ＰＮ接合位置と接合付近の基
板の不純物濃度とを所望の値にコントロールすることが
極めて困難だということである。
では有効であるものの、Ｐチャンネル間Ｏ８ＦＥＴでは
、第５図の構造のものを製造することが困難である。そ
の理由は、ＮチャンネルＭＯＳＦＥＴでは、Ｎ型不純物
である砒素の拡散係数がＰ型不純物のボロンのそれより
十分小さいという性質を利用しているのに対し、Ｐチャ
ンネルＭＯ３ＦＥＴにおいては、Ｐ型不純物として拡散
係数の大きいボロンがほとんど唯一の実用可能な材料で
あるので、Ｎ型不純物として最も拡散係数の大きい材料
であるリンを用いても、両不純物間の拡散係数の差が小
さいことから、高濃度のボロンの拡散領域の外側に低濃
度のリン拡散領域を制御性よく形成することができない
からである。換言すれば、第５図の構造のＰチャンネル
ＭＯ３ＦＥＴにあっては、ＰＮ接合位置と接合付近の基
板の不純物濃度とを所望の値にコントロールすることが
極めて困難だということである。
従って、本発明の目的とするところは、ＭＯＳＦＥＴに
おいて、就中、ＰチャンネルＭＯ５ＦＥＴにおいて、ソ
ース・ドレイン領域に隣接した部分に半導体基板と同一
導電型の拡散領域を制御性よく形成することであり、も
って、高集積化が可能で、パンチスルー耐圧の大きいＭ
ＯＳＦＥＴを製造することである。
おいて、就中、ＰチャンネルＭＯ５ＦＥＴにおいて、ソ
ース・ドレイン領域に隣接した部分に半導体基板と同一
導電型の拡散領域を制御性よく形成することであり、も
って、高集積化が可能で、パンチスルー耐圧の大きいＭ
ＯＳＦＥＴを製造することである。
［問題点を解決するための手段］
本発明のＭＯＳＦＥＴの製造方法は、第一導電型半導体
基板または第一導電型のウェルの表面にゲート絶縁膜を
介してゲート電極を形成する工程と、この電極をマスク
にして第一導電型不純物を基板表面に導入する工程と、
ゲート電極の側面に絶縁体のサイドウオールを設ける工
程と、ゲート電極自体とサイドウオールとをマスクとし
て第二導電型不純物を基板表面に導入してソース・ドレ
イン領域を形成する工程とを含むことを特徴としている
。
基板または第一導電型のウェルの表面にゲート絶縁膜を
介してゲート電極を形成する工程と、この電極をマスク
にして第一導電型不純物を基板表面に導入する工程と、
ゲート電極の側面に絶縁体のサイドウオールを設ける工
程と、ゲート電極自体とサイドウオールとをマスクとし
て第二導電型不純物を基板表面に導入してソース・ドレ
イン領域を形成する工程とを含むことを特徴としている
。
［実施例］
次に、図面を参照して本発明の実施例について説明する
。
。
第１、第２及び第３図は、本発明の一実施例の工程順を
示す縦断面図である。まず、Ｎ型シリコン単結晶基板１
の上に周知の方法で、厚さ約６０００人のシリコン酸化
膜からなる素子分離領域２２を形成し、この素子分離領
域２で区画された部分に、厚さ４００人のシリコン酸化
膜からなるゲート絶縁膜３を形成する。このゲート絶縁
膜３の上に、リンをドープした厚さ４０００人のポリシ
リコンのゲート電極４を形成する０次に、素子分離領域
２とゲート電ｆｉ４とをマスクとして２×ＩＱ１３個／
ｃｒＡのリン５′をイオン注入する。このイオン注入時
のエネルギーは、ゲート電ｒｉ４及び素子分離領域２の
下部の基板表面にリンが注入されないように設定する（
第１図）０次いで、シリコン酸化物の被着、エッチバッ
ク等の周知の方法でゲート電極４の側面に厚さ２０００
人の酸化膜のサイドウオール６を形成し、然る後、素子
分離領域２及びサイドウオール付きのゲート電極４をマ
スクとしてソース・ドレイン領域を形成するための不純
物として、５ Ｘ １０ ”個／ｃｒＡのボロン７′を
イオン注入する。この時のイオン注入エネルギーも、ゲ
ート電極４及び素子分離領域２の下部の基板表面にはボ
ロンが注入されないように設定する（第２図）、これに
不純物活性化の熱処理を行うと、第３図に示すように、
空乏層の拡がりを抑制するリン拡散領域５とソース・ド
レイン領域として機能するボロン拡散領域７が形成され
る。
示す縦断面図である。まず、Ｎ型シリコン単結晶基板１
の上に周知の方法で、厚さ約６０００人のシリコン酸化
膜からなる素子分離領域２２を形成し、この素子分離領
域２で区画された部分に、厚さ４００人のシリコン酸化
膜からなるゲート絶縁膜３を形成する。このゲート絶縁
膜３の上に、リンをドープした厚さ４０００人のポリシ
リコンのゲート電極４を形成する０次に、素子分離領域
２とゲート電ｆｉ４とをマスクとして２×ＩＱ１３個／
ｃｒＡのリン５′をイオン注入する。このイオン注入時
のエネルギーは、ゲート電ｒｉ４及び素子分離領域２の
下部の基板表面にリンが注入されないように設定する（
第１図）０次いで、シリコン酸化物の被着、エッチバッ
ク等の周知の方法でゲート電極４の側面に厚さ２０００
人の酸化膜のサイドウオール６を形成し、然る後、素子
分離領域２及びサイドウオール付きのゲート電極４をマ
スクとしてソース・ドレイン領域を形成するための不純
物として、５ Ｘ １０ ”個／ｃｒＡのボロン７′を
イオン注入する。この時のイオン注入エネルギーも、ゲ
ート電極４及び素子分離領域２の下部の基板表面にはボ
ロンが注入されないように設定する（第２図）、これに
不純物活性化の熱処理を行うと、第３図に示すように、
空乏層の拡がりを抑制するリン拡散領域５とソース・ド
レイン領域として機能するボロン拡散領域７が形成され
る。
次に、第４図を参照して本発明の他の実施例について説
明する。この実施例はＣＭＯ３に関するものであり、ま
た、この例ではＮチャンネルＭＯＳＦＥＴは、ＬＤＤ構
造を有するものとなっている。この実施例では、まず、
Ｐ型シリコン単結晶基板８内にＮウェル９及びチャンネ
ルストッパー１２を形成し、その表面に二酸化シリコン
からなる素子分離領域２とゲート絶縁膜とを形成する。
明する。この実施例はＣＭＯ３に関するものであり、ま
た、この例ではＮチャンネルＭＯＳＦＥＴは、ＬＤＤ構
造を有するものとなっている。この実施例では、まず、
Ｐ型シリコン単結晶基板８内にＮウェル９及びチャンネ
ルストッパー１２を形成し、その表面に二酸化シリコン
からなる素子分離領域２とゲート絶縁膜とを形成する。
次いで、閾値電圧を制御するために、両方のＭＯ３ＦＥ
Ｔ形成領域にボロンをイオン注入してボロン拡散領域１
１を形成し、然る後、ゲート絶縁膜上にポリシリコンか
らなるゲート電極４を形成する。次に、このゲート電極
４と素子分離領域２とマスクとして、両方のＭＯ９ＦＥ
ＴＯ９ＦＥＴ形成領域入してリン拡散領域５を形成し、
ゲート電極４の側面にサイドウオール６を形成する。そ
の後、ＮチャンネルＭＯＳＦＥＴの方には砒素を、また
、ＰチャンネルＭＯ３ＦＥＴ側にはボロンを注入して砒
素拡散領域１０とボロン拡散領域７を形成する。この実
施例によれば、通常のＬＤＤ構造ＣＭＯ９の製造工程に
格別の工程を付加することなく、ＬＤＤ構造のＮチャン
ネルＭＯＳＦＥＴと高パンチスルー耐圧のＰチャンネル
ＭＯＳＦＥＴとを製造することができる。
Ｔ形成領域にボロンをイオン注入してボロン拡散領域１
１を形成し、然る後、ゲート絶縁膜上にポリシリコンか
らなるゲート電極４を形成する。次に、このゲート電極
４と素子分離領域２とマスクとして、両方のＭＯ９ＦＥ
ＴＯ９ＦＥＴ形成領域入してリン拡散領域５を形成し、
ゲート電極４の側面にサイドウオール６を形成する。そ
の後、ＮチャンネルＭＯＳＦＥＴの方には砒素を、また
、ＰチャンネルＭＯ３ＦＥＴ側にはボロンを注入して砒
素拡散領域１０とボロン拡散領域７を形成する。この実
施例によれば、通常のＬＤＤ構造ＣＭＯ９の製造工程に
格別の工程を付加することなく、ＬＤＤ構造のＮチャン
ネルＭＯＳＦＥＴと高パンチスルー耐圧のＰチャンネル
ＭＯＳＦＥＴとを製造することができる。
なお、以上の実施例では、ＰチャンネルＭＯＳＦＥＴに
ついて、ソース・ドレイン領域の隣接部分で基板の不純
物濃度を高めるものであったが、これをＮチャンネルＭ
ＯＳＦＥＴに関して行ってもよい、また、ゲートｔｆ！
の材料としてはポリシリコンに替えて高融点金属または
シリサイドを用いてもよい。
ついて、ソース・ドレイン領域の隣接部分で基板の不純
物濃度を高めるものであったが、これをＮチャンネルＭ
ＯＳＦＥＴに関して行ってもよい、また、ゲートｔｆ！
の材料としてはポリシリコンに替えて高融点金属または
シリサイドを用いてもよい。
［発明の効果コ
以上説明したように本発明は、まず、ゲート電極をマス
クとして基板（またはウェル）と同一導電型の不純物を
導入し、次いで、ゲート電極の側面にサイドウオールを
形成し、サイドウオール付きゲート電極をマスクとして
、基板（またはウェル）と反対導電型の不純物を導入し
てＭＯＳＦＥＴを製造するものであるから、本発明によ
れば、導入すべき不純物の拡散係数の問題に煩わされる
ことなく、制御性よく、ソース・ドレイン領域と基板と
の接合位置およびソース・ドレイン領域と隣接する部分
の基板の不純物濃度を定めることができ、パンチスルー
耐圧の高いＭＯＳＦＥＴを確実に製造することができる
。また、本発明によれば、ゲート電極とソース・ドレイ
ン領域との重なり部分をなくすことができるので、その
間の容量を減少させた高速動作のＭＯＳＦＥＴを提供す
ることができる。
クとして基板（またはウェル）と同一導電型の不純物を
導入し、次いで、ゲート電極の側面にサイドウオールを
形成し、サイドウオール付きゲート電極をマスクとして
、基板（またはウェル）と反対導電型の不純物を導入し
てＭＯＳＦＥＴを製造するものであるから、本発明によ
れば、導入すべき不純物の拡散係数の問題に煩わされる
ことなく、制御性よく、ソース・ドレイン領域と基板と
の接合位置およびソース・ドレイン領域と隣接する部分
の基板の不純物濃度を定めることができ、パンチスルー
耐圧の高いＭＯＳＦＥＴを確実に製造することができる
。また、本発明によれば、ゲート電極とソース・ドレイ
ン領域との重なり部分をなくすことができるので、その
間の容量を減少させた高速動作のＭＯＳＦＥＴを提供す
ることができる。
第１図、第２図及び第３図は、本発明の一実施例の工程
を示す断面図、第４図は、本発明の他の実施例を説明す
るための断面図、第５図は、従来例を示す断面図である
。 １・・・Ｎ型シリコン単結晶基板、 ２・・・素子分離
領域、 ３・・・ゲート絶縁膜、 ４・・・ゲート電極
、５・・・リン拡散領域、 ６・・・サイドウオール、
７・・・ボロン拡散領域、 ８・・・Ｐ型シリコン単
結晶基板、 ９・・・Ｎウェル、 １０・・・砒素拡散
領域、１１・・・ボロン拡散領域、 １２・・・チャン
ネルストッパー 第２図
を示す断面図、第４図は、本発明の他の実施例を説明す
るための断面図、第５図は、従来例を示す断面図である
。 １・・・Ｎ型シリコン単結晶基板、 ２・・・素子分離
領域、 ３・・・ゲート絶縁膜、 ４・・・ゲート電極
、５・・・リン拡散領域、 ６・・・サイドウオール、
７・・・ボロン拡散領域、 ８・・・Ｐ型シリコン単
結晶基板、 ９・・・Ｎウェル、 １０・・・砒素拡散
領域、１１・・・ボロン拡散領域、 １２・・・チャン
ネルストッパー 第２図
Claims (1)
- 第１導電型半導体基板または第２導電型半導体基板に形
成された第１導電型ウェルの一主表面にゲート絶縁膜を
介してゲート電極を形成する工程と、該ゲート電極をマ
スクとして第１導電型不純物を前記表面へ注入する工程
と、前記ゲート電極の側面にサイドウォールを形成する
工程と、該ゲート電極及びサイドウォールをマスクとし
て前記主表面に第２導電型不純物を注入してソース・ド
レイン領域を形成する工程とを具備することを特徴とす
る絶縁ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255674A JPH02102543A (ja) | 1988-10-11 | 1988-10-11 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255674A JPH02102543A (ja) | 1988-10-11 | 1988-10-11 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102543A true JPH02102543A (ja) | 1990-04-16 |
Family
ID=17282043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255674A Pending JPH02102543A (ja) | 1988-10-11 | 1988-10-11 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631302A2 (en) * | 1993-06-22 | 1994-12-28 | Motorola, Inc. | Method of manufacturing a p-channel MOSFET |
| JP2002016237A (ja) * | 2000-06-27 | 2002-01-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923562A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
| JPS6184051A (ja) * | 1984-10-02 | 1986-04-28 | Oki Electric Ind Co Ltd | 半導体素子 |
| JPS61263258A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | Ｃｍｏｓ型半導体装置の製造方法 |
-
1988
- 1988-10-11 JP JP63255674A patent/JPH02102543A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923562A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
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| EP0631302A3 (en) * | 1993-06-22 | 1995-09-20 | Motorola Inc | Process for manufacturing a P-channel MOSFET. |
| JP2002016237A (ja) * | 2000-06-27 | 2002-01-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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