JP2860482B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2860482B2 JP2860482B2 JP1179963A JP17996389A JP2860482B2 JP 2860482 B2 JP2860482 B2 JP 2860482B2 JP 1179963 A JP1179963 A JP 1179963A JP 17996389 A JP17996389 A JP 17996389A JP 2860482 B2 JP2860482 B2 JP 2860482B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- gate electrode
- silicon substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 title claims description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- -1 oxygen ion Chemical class 0.000 claims 2
- 239000010408 film Substances 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は金属・酸化物・半導体（以下MOSと呼ぶ）
型半導体装置の製造方法に関する。
型半導体装置の製造方法に関する。
ＰチャネルMOS型トランジスタのゲート電極を形成す
る前にトランジスタのチャネル近傍に窒素または酸素を
イオン打ち込みし、ソース・ドレインの間に抵抗の高い
領域を形成する。
る前にトランジスタのチャネル近傍に窒素または酸素を
イオン打ち込みし、ソース・ドレインの間に抵抗の高い
領域を形成する。
第３図に示す様に、ＰチャネルMOS型トランジスタ
は、ゲート電極23が形成された後にBF2あるいはＢ（ボ
ロン）がイオン注入され、自己整合的にソースドレイン
領域24,25が形成される。その後ソース・ドレイン領域2
4,25の活性化のための熱処理によりソース・ドレイン領
域24,25はわずかに拡散していく。
は、ゲート電極23が形成された後にBF2あるいはＢ（ボ
ロン）がイオン注入され、自己整合的にソースドレイン
領域24,25が形成される。その後ソース・ドレイン領域2
4,25の活性化のための熱処理によりソース・ドレイン領
域24,25はわずかに拡散していく。
第３図に示す様に、ソース・ドレイン24,25に電圧を
印加すると空乏層26が発生し、電界を大きくするに従い
空乏層巾ｄが増大する。近年の半導体デバイスの縮小化
に従い、ゲート電極の長さｌが小さくなり、Ｐチャネル
MOS型トランジスタではｌが2.0μｍより短くなるとソー
スとドレインの空乏層が直接つながって大きな電流が流
れるようになり、トランジスタとしての特性を示さなく
なる。
印加すると空乏層26が発生し、電界を大きくするに従い
空乏層巾ｄが増大する。近年の半導体デバイスの縮小化
に従い、ゲート電極の長さｌが小さくなり、Ｐチャネル
MOS型トランジスタではｌが2.0μｍより短くなるとソー
スとドレインの空乏層が直接つながって大きな電流が流
れるようになり、トランジスタとしての特性を示さなく
なる。
ソースとドレインの空乏層の広がる領域にあらかじめ
窒素または酸素をイオン注入する。
窒素または酸素をイオン注入する。
窒素または酸素がイオン注入された層は高抵抗の領域
となるので、ソースおよびドレインの空乏層の広がりが
抑制される。従って2.0μｍより短いゲート電極を有す
るＰチャネルMOS型トランジスタを形成できる。
となるので、ソースおよびドレインの空乏層の広がりが
抑制される。従って2.0μｍより短いゲート電極を有す
るＰチャネルMOS型トランジスタを形成できる。
第１図（ａ）〜（ｃ）をもとに本発明の半導体装置の
製造方法の実施例を詳細に説明する。第１図（ａ）に示
す様にシリコン（Si）などの半導体基板１の上に形成さ
れたシリコン酸化膜２を通して、窒素（Ｎ）または酸素
（Ｏ）をイオン注入する。この時のイオン注入の飛程
（Rp）は半導体基板１の表面から将来ソース・ドレイン
空乏層がのびる領域の深さに相当する距離で良い。たと
えば、ソース・ドレインの拡散深さが0.3μｍであれ
ば、イオン注入の飛程は0.3μｍ±0.05μｍが良い。も
ちろん、この範囲から外れても効果は小さくなるが、ソ
ースとドレインの空乏層が接触する現象を防止する事は
できる。またＮまたはＯのイオン注入量は多ければ多い
ほど空乏層の伸びの防止には効果があるが、イオン注入
によるダメッジが発生する事および余りに絶縁膜に近く
なる事によりリーク電流の増大や易動度の低下を引き起
こすので望ましくない。従ってＮまたはＯのイオン注入
量は１×1011/cm2かた５×1015/cm2の範囲が良い。また
シリコン酸化膜２は他の絶縁膜や薄膜でも良いし、何も
つけずにイオン注入を行っても良い。次に第１図（ｂ）
に示す様に、ゲート絶縁膜４を形成した後にゲート電極
５をパターニングする。このゲート絶縁膜４は第１図
（ａ）におけるシリコン酸化膜２を用いても良いし、あ
るいはシリコン酸化膜２を除去して新たにシリコン酸化
膜を形成してもよい。従ってこのゲート絶縁膜４はシリ
コン酸化膜やシリコンオキシナイトライド膜や他の絶縁
膜（シリコン酸化膜とシリコンナイトライド膜との組合
せの２層膜あるいは３層膜を含む）でも良い。またゲー
ト電極５として、多結晶シリコン膜あるいはポリサイド
膜あるいは金属膜等の導電体膜が挙げられる。
製造方法の実施例を詳細に説明する。第１図（ａ）に示
す様にシリコン（Si）などの半導体基板１の上に形成さ
れたシリコン酸化膜２を通して、窒素（Ｎ）または酸素
（Ｏ）をイオン注入する。この時のイオン注入の飛程
（Rp）は半導体基板１の表面から将来ソース・ドレイン
空乏層がのびる領域の深さに相当する距離で良い。たと
えば、ソース・ドレインの拡散深さが0.3μｍであれ
ば、イオン注入の飛程は0.3μｍ±0.05μｍが良い。も
ちろん、この範囲から外れても効果は小さくなるが、ソ
ースとドレインの空乏層が接触する現象を防止する事は
できる。またＮまたはＯのイオン注入量は多ければ多い
ほど空乏層の伸びの防止には効果があるが、イオン注入
によるダメッジが発生する事および余りに絶縁膜に近く
なる事によりリーク電流の増大や易動度の低下を引き起
こすので望ましくない。従ってＮまたはＯのイオン注入
量は１×1011/cm2かた５×1015/cm2の範囲が良い。また
シリコン酸化膜２は他の絶縁膜や薄膜でも良いし、何も
つけずにイオン注入を行っても良い。次に第１図（ｂ）
に示す様に、ゲート絶縁膜４を形成した後にゲート電極
５をパターニングする。このゲート絶縁膜４は第１図
（ａ）におけるシリコン酸化膜２を用いても良いし、あ
るいはシリコン酸化膜２を除去して新たにシリコン酸化
膜を形成してもよい。従ってこのゲート絶縁膜４はシリ
コン酸化膜やシリコンオキシナイトライド膜や他の絶縁
膜（シリコン酸化膜とシリコンナイトライド膜との組合
せの２層膜あるいは３層膜を含む）でも良い。またゲー
ト電極５として、多結晶シリコン膜あるいはポリサイド
膜あるいは金属膜等の導電体膜が挙げられる。
次に、第１図（ｃ）に示す様に、ゲート電極５をマス
クにしてＰ型の不純物をシリコン基板１の中に入れ、ソ
ースおよびドレイン6,7を形成する。Ｐ型の不純物の導
入方法として、イオン注入法あるいは拡散法が挙げられ
る。イオン注入法の場合はボロン（B+）あるいはふっ化
ボロン（BF2 +）のイオンで行う。
クにしてＰ型の不純物をシリコン基板１の中に入れ、ソ
ースおよびドレイン6,7を形成する。Ｐ型の不純物の導
入方法として、イオン注入法あるいは拡散法が挙げられ
る。イオン注入法の場合はボロン（B+）あるいはふっ化
ボロン（BF2 +）のイオンで行う。
以上の様にして作成したＰ型トランジスタは第１図
（ｃ）に示す様に、Ｐ型不純物のソースおよびドレイン
6,7の間にＮあるいはＯの濃度の濃い高抵抗の層３が存
在する構造となっている。
（ｃ）に示す様に、Ｐ型不純物のソースおよびドレイン
6,7の間にＮあるいはＯの濃度の濃い高抵抗の層３が存
在する構造となっている。
第２図は、第１図の半導体装置のソース６およびドレ
イン７に電圧を印加したときの空乏層８の広がりの状態
を示している。
イン７に電圧を印加したときの空乏層８の広がりの状態
を示している。
第２図に示す様に、ソースおよびドレイン6,7に電圧
を印加した時に空乏層８が発生する。しかし最も空乏層
の伸びが大きくなるソースおよびドレイン6,7の円周部
には、ＮあるいはＯの濃度が濃い層があり高い抵抗を有
している。この層３の存在の為に空乏層の伸びが抑制さ
れ、たとえゲート電極５の長さｌが２μｍ以下（もちろ
ん、１μｍ以下も含む）になってもソース側とドレイン
側の空乏層が接触する事はなく、安定したトランジスタ
特性を示す。
を印加した時に空乏層８が発生する。しかし最も空乏層
の伸びが大きくなるソースおよびドレイン6,7の円周部
には、ＮあるいはＯの濃度が濃い層があり高い抵抗を有
している。この層３の存在の為に空乏層の伸びが抑制さ
れ、たとえゲート電極５の長さｌが２μｍ以下（もちろ
ん、１μｍ以下も含む）になってもソース側とドレイン
側の空乏層が接触する事はなく、安定したトランジスタ
特性を示す。
またソース・ドレイン6,7が熱処理により拡散した時
にも表面付近では、ソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
6,7の肩の付近はＮあるいはＯの濃い層がある為に余り
伸びない。従って実行チャネル長は小さくスピードの速
いトランジスタが形成され、しかもパンチスルー耐圧の
大きいトランシスタとなる。
にも表面付近では、ソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
6,7の肩の付近はＮあるいはＯの濃い層がある為に余り
伸びない。従って実行チャネル長は小さくスピードの速
いトランジスタが形成され、しかもパンチスルー耐圧の
大きいトランシスタとなる。
以上の効果は通常使用している電源電圧10V以下の説
明であるが、さらにこの説明は10V以上の高い電圧を印
加する高耐圧用デバイスに応用できる事は言うまでもな
い。
明であるが、さらにこの説明は10V以上の高い電圧を印
加する高耐圧用デバイスに応用できる事は言うまでもな
い。
第１図（ａ）〜（ｃ）は、本発明の半導体装置の製造方
法の工程順を示す断面図、第２図は第１図に示す半導体
装置の効果を示す断面図、第３図は従来のトランジスタ
の構造を示す断面図である。 1,21……半導体基板（Ｎ型） ２……シリコン酸化膜 ３……ＮまたはＯのイオン打込層 4,22……ゲート絶縁膜 5,23……ゲート電極 6,7,24,25……ソース・ドレイン 8,26……空乏層 ｄ……空乏層巾
法の工程順を示す断面図、第２図は第１図に示す半導体
装置の効果を示す断面図、第３図は従来のトランジスタ
の構造を示す断面図である。 1,21……半導体基板（Ｎ型） ２……シリコン酸化膜 ３……ＮまたはＯのイオン打込層 4,22……ゲート絶縁膜 5,23……ゲート電極 6,7,24,25……ソース・ドレイン 8,26……空乏層 ｄ……空乏層巾
Claims (1)
- 【請求項１】Ｎ型のシリコン基板内に、絶縁膜を形成し
ない程度のイオン注入量で、後に形成されるソース・ド
レイン領域の拡散深さに対して±0.3μｍ飛程である酸
素イオンまたは窒素イオンを、前記Ｎ型のシリコン基板
内に打ち込みを行う工程と、前記Ｎ型のシリコン基板上
にゲート絶縁膜を介して、パターニングしたゲート電極
を形成する工程と、前記ゲート電極をマスクとして、前
記Ｎ型のシリコン基板内にＰ型の不純物を導入しソース
・ドレイン領域を形成する工程によりＰチャネルMOSト
ランジスタを形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179963A JP2860482B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179963A JP2860482B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344075A JPH0344075A (ja) | 1991-02-25 |
| JP2860482B2 true JP2860482B2 (ja) | 1999-02-24 |
Family
ID=16075036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179963A Expired - Lifetime JP2860482B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2860482B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3830541B2 (ja) | 1993-09-02 | 2006-10-04 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| TW299476B (ja) | 1994-06-22 | 1997-03-01 | Mitsubishi Electric Corp | |
| TW328147B (en) * | 1996-05-07 | 1998-03-11 | Lucent Technologies Inc | Semiconductor device fabrication |
-
1989
- 1989-07-11 JP JP1179963A patent/JP2860482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344075A (ja) | 1991-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US5548143A (en) | Metal oxide semiconductor transistor and a method for manufacturing the same | |
| KR100221120B1 (ko) | 반도체 장치의 제조 방법 | |
| US4737471A (en) | Method for fabricating an insulated-gate FET having a narrow channel width | |
| US5557129A (en) | Semiconductor MOSFET device having a shallow nitrogen implanted channel region | |
| JPS58147074A (ja) | 金属酸化物半導体トランジスタデバイス及びその製法 | |
| US7067382B2 (en) | Semiconductor device and method for fabricating the same | |
| US4713329A (en) | Well mask for CMOS process | |
| JP2860482B2 (ja) | 半導体装置の製造方法 | |
| JPS63177471A (ja) | Ｍｏｓ形半導体装置 | |
| JPH02203566A (ja) | Ｍｏｓ型半導体装置 | |
| US6153910A (en) | Semiconductor device with nitrogen implanted channel region | |
| JPS59144175A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0338839A (ja) | 半導体装置の製造方法 | |
| JPH0346238A (ja) | 半導体装置の製造方法 | |
| JPH0234936A (ja) | 半導体装置およびその製造方法 | |
| JPH0656855B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| KR100281397B1 (ko) | 초박형 ｓｏｉ 정전기방전 보호 소자의 형성 방법 | |
| JP2623902B2 (ja) | 半導体装置とその製造方法 | |
| JPH0346272A (ja) | 半導体装置の製造方法 | |
| JPS60175458A (ja) | 半導体装置及びその製造方法 | |
| JPH0342872A (ja) | 半導体装置の製造方法 | |
| JP2757491B2 (ja) | 半導体装置の製造方法 | |
| JP3061157B2 (ja) | 半導体素子の形成方法 | |
| JP2845934B2 (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081211 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |