JPH0344075A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0344075A JPH0344075A JP17996389A JP17996389A JPH0344075A JP H0344075 A JPH0344075 A JP H0344075A JP 17996389 A JP17996389 A JP 17996389A JP 17996389 A JP17996389 A JP 17996389A JP H0344075 A JPH0344075 A JP H0344075A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- gate electrode
- silicon
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 239000001301 oxygen Substances 0.000 claims abstract description 6
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 5
- -1 oxygen ions Chemical class 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 150000002500 ions Chemical class 0.000 abstract description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract 2
- 239000010408 film Substances 0.000 description 22
- 238000005468 ion implantation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は金属・酸化物・半導体（以下ＭＯＳと呼ぶ）
型半導体装置の製造方法に関する。
型半導体装置の製造方法に関する。
ＰチャネルＭＯＳ型トランジスタのゲート電極を形成す
る前にトランジスタのチャネル近傍に窒素または酸素を
イオン打ち込みし、ソース・ドレインの間に抵抗の高い
領域を形成する。
る前にトランジスタのチャネル近傍に窒素または酸素を
イオン打ち込みし、ソース・ドレインの間に抵抗の高い
領域を形成する。
第３図に示す様に、ＰチャネルＭＯＳ型トランジスタは
、ゲート電極２３が形成された後にＢＦ２あるいは＋３
（ボＩコン）がイオン注入され、自己整合的にソース
ドレイン領域２４．２５が形成される。その後ソース
ドレイン領域２４．２５の活性化のための熱処理により
ソース・トレイン領域２４．２５はわずかに拡散してい
く。
、ゲート電極２３が形成された後にＢＦ２あるいは＋３
（ボＩコン）がイオン注入され、自己整合的にソース
ドレイン領域２４．２５が形成される。その後ソース
ドレイン領域２４．２５の活性化のための熱処理により
ソース・トレイン領域２４．２５はわずかに拡散してい
く。
〔発明が解決しようとする課題）
第３図に示す様に、ソース・トレイン２４．２５に電圧
を印加すると空乏層２６が発生し、電界を人きくするに
従い空乏層中ｄが増大する。近年の半導体デバイスの縮
小化に従い、ゲート電極の長さβが小さくなり、Ｐチャ
ネルＭＯＳ型トランジスタではｅが２．０μｍより短く
なるとソースとトレインの空乏層が直接つながって大き
な電流が流れるようになり、トランジスタとしての特性
を示さなくなる。
を印加すると空乏層２６が発生し、電界を人きくするに
従い空乏層中ｄが増大する。近年の半導体デバイスの縮
小化に従い、ゲート電極の長さβが小さくなり、Ｐチャ
ネルＭＯＳ型トランジスタではｅが２．０μｍより短く
なるとソースとトレインの空乏層が直接つながって大き
な電流が流れるようになり、トランジスタとしての特性
を示さなくなる。
（課題を解決するための手段〕
ソースとドレインの空乏層の広がる領域にあらかしめ窒
素または酸素をイオン注入する。
素または酸素をイオン注入する。
窒素または酸素がイオン注入された層は高抵抗の領域と
なるので、ソースおよびドレインの空乏層の広がりが抑
制される。従って２．０μｍより短いゲート電極を有す
るＰチャネルＭＯＳ型トランジスタを形成できる。
なるので、ソースおよびドレインの空乏層の広がりが抑
制される。従って２．０μｍより短いゲート電極を有す
るＰチャネルＭＯＳ型トランジスタを形成できる。
第１図ｆａ）〜（Ｃ）をもとに本発明の半導体装置の製
造方法の実施例を詳細に説明する。第１図ｆａ＋に示す
様にシリコン（Ｓｉ）などの半導体基板１の上に形成さ
れたシリコン酸化膜２を通して、窒素（Ｎ）または酸素
（０）をイオン注入する。この時のイオン注入の飛程（
Ｒｐ）は半導体基板１の表面から将来ソース・ドレイン
空乏層がのびる領域の深さに相当する距離で良い。たと
えば、ソース・ドレインの拡散深さが０．３μｍであれ
ば、イオン注入の飛程は０．３μｍ±０．０５μｍが良
い。もちろん、この範囲から外れても効果は小さくなる
が、ソースとドレインの空乏層が接触する現象を防止す
る事はできる。またＮまたはＯのイオン注入量は多けれ
ば多いはど空乏層の伸びの防止には効果があるが、イオ
ン注入によるダメノジが発生する事および余りに絶縁膜
に近くなる事によりリーク電流の増大や易動度の低下を
引き起こすので望ましくない。従ってＮまたは○のイオ
ン注入量はｌＸｌ０”／ｃｆｆｌから５Ｘ１０′５／−
の範囲が良い。またシリコン酸化膜２は他の絶縁膜や薄
膜でも良いし、何もつりすにイオン注入を行っても良い
。 次に第１図（ｂ）に示す様に、ゲート絶縁膜４を形
成した後にゲート電極５をパターニングする。このゲー
ト絶縁膜４は第１図ｆａｔにおけるシリコン酸化膜２を
用いても良いし、あるいはシリコン酸化膜２を除去して
新たにシリコン酸化膜を形成してもよい。
造方法の実施例を詳細に説明する。第１図ｆａ＋に示す
様にシリコン（Ｓｉ）などの半導体基板１の上に形成さ
れたシリコン酸化膜２を通して、窒素（Ｎ）または酸素
（０）をイオン注入する。この時のイオン注入の飛程（
Ｒｐ）は半導体基板１の表面から将来ソース・ドレイン
空乏層がのびる領域の深さに相当する距離で良い。たと
えば、ソース・ドレインの拡散深さが０．３μｍであれ
ば、イオン注入の飛程は０．３μｍ±０．０５μｍが良
い。もちろん、この範囲から外れても効果は小さくなる
が、ソースとドレインの空乏層が接触する現象を防止す
る事はできる。またＮまたはＯのイオン注入量は多けれ
ば多いはど空乏層の伸びの防止には効果があるが、イオ
ン注入によるダメノジが発生する事および余りに絶縁膜
に近くなる事によりリーク電流の増大や易動度の低下を
引き起こすので望ましくない。従ってＮまたは○のイオ
ン注入量はｌＸｌ０”／ｃｆｆｌから５Ｘ１０′５／−
の範囲が良い。またシリコン酸化膜２は他の絶縁膜や薄
膜でも良いし、何もつりすにイオン注入を行っても良い
。 次に第１図（ｂ）に示す様に、ゲート絶縁膜４を形
成した後にゲート電極５をパターニングする。このゲー
ト絶縁膜４は第１図ｆａｔにおけるシリコン酸化膜２を
用いても良いし、あるいはシリコン酸化膜２を除去して
新たにシリコン酸化膜を形成してもよい。
従ってこのゲート絶縁膜４はシリコン酸化膜やシリコン
オキシナイトライド膜や他の絶縁膜（シリコン酸化膜と
シリコンティ１−ライド膜との組合せの２層膜あるいは
３Ｎ膜を含む）でも良い。またゲート電極５として、多
結晶シリコン膜あるいはポリサイド膜あるいは金属膜等
の導電体膜が挙げられる。
オキシナイトライド膜や他の絶縁膜（シリコン酸化膜と
シリコンティ１−ライド膜との組合せの２層膜あるいは
３Ｎ膜を含む）でも良い。またゲート電極５として、多
結晶シリコン膜あるいはポリサイド膜あるいは金属膜等
の導電体膜が挙げられる。
次に、第１図（Ｃ１に示す様に、ゲート電極５をマスク
にしてＰ型の不純物をシリコン基板１の中に入れ、ソー
スおよびドレイン６．７を形成する。
にしてＰ型の不純物をシリコン基板１の中に入れ、ソー
スおよびドレイン６．７を形成する。
Ｐ型の不純物の導入方法として、イオン注入法あるいは
拡散法が挙げられる。イオン注入法の場合はボロン（Ｂ
１）あるいはぶつ化ボロン（ｌｌｈ“）のイオンで行う
。
拡散法が挙げられる。イオン注入法の場合はボロン（Ｂ
１）あるいはぶつ化ボロン（ｌｌｈ“）のイオンで行う
。
以上の様にして作成したＰ型トランジスタは第１図ｆｅ
）に示す様に、Ｐ型不純物のソースおよびドレイン６．
７の間にＮあるいはＯの濃度の濃い高抵抗の層３が存在
する構造となっている。
）に示す様に、Ｐ型不純物のソースおよびドレイン６．
７の間にＮあるいはＯの濃度の濃い高抵抗の層３が存在
する構造となっている。
第２図は、第１図の半導体装置のソース６およびドレイ
ン７に電圧を印加したときの空乏層８の広がりの状態を
示している。
ン７に電圧を印加したときの空乏層８の広がりの状態を
示している。
第２図に示す様に、ソースおよびドレイン６゜７に電圧
を印加した時に空乏層８が発生する。しかし最も空乏層
の伸びが大きくなるソースおよびドレイン６．７の円周
部には、ＮあるいはＯの濃度が濃い層があり高い抵抗を
有している。この層３の存在の為に空乏層の伸びが抑制
され、たとえゲート電極５の長さＥが２μｍ以下（もち
ろん、１μｍ以下も含む）になってもソース側とドレイ
ン側の空乏層が接触する事はなく、安定したトランジス
タ特性を示す。
を印加した時に空乏層８が発生する。しかし最も空乏層
の伸びが大きくなるソースおよびドレイン６．７の円周
部には、ＮあるいはＯの濃度が濃い層があり高い抵抗を
有している。この層３の存在の為に空乏層の伸びが抑制
され、たとえゲート電極５の長さＥが２μｍ以下（もち
ろん、１μｍ以下も含む）になってもソース側とドレイ
ン側の空乏層が接触する事はなく、安定したトランジス
タ特性を示す。
またソース・ドレイン６．７が熱処理により拡散した時
にも表面付近では、ソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
６．７の肩の付近はＮあるいはＯの濃い層がある為に余
り伸びない。従って実行チャネル長は小さくスピードの
速いトランジスタが形成され、しかもパンチスルー耐圧
の大きいトランジスタとなる。
にも表面付近では、ソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
６．７の肩の付近はＮあるいはＯの濃い層がある為に余
り伸びない。従って実行チャネル長は小さくスピードの
速いトランジスタが形成され、しかもパンチスルー耐圧
の大きいトランジスタとなる。
以上の効果は通常使用している電源電圧１０Ｖ以下の説
明であるが、さらにこの発明はＩＯＶ以上の高い電圧を
印加する高耐圧用デバイスに応用できる事は言うまでも
ない。
明であるが、さらにこの発明はＩＯＶ以上の高い電圧を
印加する高耐圧用デバイスに応用できる事は言うまでも
ない。
第１図（ａｌ〜（Ｃ＋は、本発明の半導体装置の製造方
法の工程順を示す断面図、第２図は第１図に示す半導体
装置の効果を示す断面図、第３図は従来のトランジスタ
の構造を示す断面図である。 １．２１・・・半導体基板（Ｎ型） ２・ ・シリコン酸化膜 ３・・・Ｎまたは○のイオン打込層 ４．２２・・・デー１−Ｘ色縁膜 ５．２３・・・ゲート電極 ６．７．２４．２５・・・ソース・トレイン８．２６・
・・空乏層 ｄ・・・空乏層中 以」ニ
法の工程順を示す断面図、第２図は第１図に示す半導体
装置の効果を示す断面図、第３図は従来のトランジスタ
の構造を示す断面図である。 １．２１・・・半導体基板（Ｎ型） ２・ ・シリコン酸化膜 ３・・・Ｎまたは○のイオン打込層 ４．２２・・・デー１−Ｘ色縁膜 ５．２３・・・ゲート電極 ６．７．２４．２５・・・ソース・トレイン８．２６・
・・空乏層 ｄ・・・空乏層中 以」ニ
Claims (1)
- ＰチャネルＭＯＳ型トランジスタのゲート電極を形成す
る前にＮ型のシリコン基板内に窒素または酸素のイオン
打ち込みを行う工程と、ゲート電極を形成する工程と、
Ｐ型の不純物層を前記シリコン基板内に作りソースドレ
インを形成する工程と、から成る半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179963A JP2860482B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179963A JP2860482B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344075A true JPH0344075A (ja) | 1991-02-25 |
| JP2860482B2 JP2860482B2 (ja) | 1999-02-24 |
Family
ID=16075036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179963A Expired - Lifetime JP2860482B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2860482B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| EP0806796A2 (en) * | 1996-05-07 | 1997-11-12 | Lucent Technologies Inc. | Method of manufacturing a gate oxide |
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US6300664B1 (en) | 1993-09-02 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
-
1989
- 1989-07-11 JP JP1179963A patent/JP2860482B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300664B1 (en) | 1993-09-02 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US6521527B1 (en) | 1993-09-02 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| US6475887B1 (en) | 1993-09-16 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US6380036B1 (en) | 1994-06-22 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| EP0806796A2 (en) * | 1996-05-07 | 1997-11-12 | Lucent Technologies Inc. | Method of manufacturing a gate oxide |
| EP0806796A3 (en) * | 1996-05-07 | 1999-10-13 | Lucent Technologies Inc. | Method of manufacturing a gate oxide |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2860482B2 (ja) | 1999-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930010121B1 (ko) | 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정 | |
| JP3489871B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH03119732A (ja) | 半導体デバイスの動作寿命を増すための中性不純物 | |
| US4713329A (en) | Well mask for CMOS process | |
| JPH0730107A (ja) | 高耐圧トランジスタ及びその製造方法 | |
| JPH0344075A (ja) | 半導体装置の製造方法 | |
| JPH0346238A (ja) | 半導体装置の製造方法 | |
| JPH0338839A (ja) | 半導体装置の製造方法 | |
| JPS62104172A (ja) | 半導体装置の製造方法 | |
| JPH0342872A (ja) | 半導体装置の製造方法 | |
| JPS60175458A (ja) | 半導体装置及びその製造方法 | |
| JPH0346272A (ja) | 半導体装置の製造方法 | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JPH05235346A (ja) | 半導体装置及びその製造方法 | |
| JPH04251939A (ja) | 半導体装置及びその製造方法 | |
| KR940016961A (ko) | 모스(mos) 트랜지스터 및 그 제조 방법 | |
| JPH02105469A (ja) | Ｍｉｓ型半導体装置 | |
| JPS60140862A (ja) | 半導体記憶装置 | |
| JPH02102543A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH03120836A (ja) | 半導体装置 | |
| KR100214535B1 (ko) | 엘디디 구조 모스 트랜지스터 제조방법 | |
| JP2000260983A (ja) | 半導体装置およびその製造方法 | |
| JPH06283713A (ja) | 半導体装置及びその製造方法 | |
| KR100498592B1 (ko) | 모스트랜지스터 및 그 제조 방법 | |
| JPH11204783A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081211 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |