JP2000260983A

JP2000260983A - 半導体装置およびその製造方法

Info

Publication number: JP2000260983A
Application number: JP11060549A
Authority: JP
Inventors: Naohiko Kimizuka; 直彦君塚
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-03-08
Filing date: 1999-03-08
Publication date: 2000-09-22
Anticipated expiration: 2019-03-08
Also published as: JP3425883B2

Abstract

(57)【要約】【課題】オン電流の向上あるいはオフ電流の低減し、
これによりトランジスタの動作速度の向上あるいは消費
電力の低減を図ること。【解決手段】チャネル領域１５のソース領域８側端部
における不純物濃度をｎ _A、チャネル領域１５のドレイ
ン領域９側端部における不純物濃度をｎ_Bとしたとき
に、ｎ_A＞ｎ_Bとする。望ましくはｎ_A＞１０ｎ_Bとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動作速度の向上や
消費電力の低減を図ったＭＯＳ型トランジスタおよびそ
の製造方法に関する。

【０００２】

【従来の技術】半導体装置の高性能化の要求が高まる
中、半導体装置を構成するＭＯＳＦＥＴに対し、動作速
度の向上および消費電力の低減が求められている。動作
速度の向上を図るにはドレイン飽和電流（以下、「オン
電流」という）を増大させることが有効である。一方、
消費電力の低減を図るには、ゲート電圧が印加されてい
ない状態においてソース・ドレイン間に流れる電流（以
下、「オフ電流」という）を低減させることが有効であ
る。

【０００３】オン電流の増大を図ることについては従来
から種々の検討がなされている。特開平７−１６９８５
８号公報には、ＬＤＤ構造のソース・ドレイン領域を非
対称構造とすることでトランジスタのオン電流）を増大
させる技術が示されている。また特開平１０−１２８７
０号公報には、ＬＤＤ構造のソース・ドレイン領域にお
いて低濃度層の内部に高濃度層を設けることで、ＬＤＤ
による電界緩和効果を維持しながらオン電流を向上させ
る技術が示されている。

【０００４】しかしこれらの方法は、ソース・ドレイン
構造を変えるものであり、工程が煩雑になる上、ソース
・ドレイン構造に一定の制約が加わることとなる。

【０００５】ところで、素子の微細化が進行し、ゲート
酸化膜の薄膜化が進む中、ソース・ドレインエクステン
ション構造の採用が主流となりつつある。ソース・ドレ
インエクステンション構造は、図１１のように高濃度不
純物層５、６がゲート電極直下の領域まで張り出した構
造をいう（なお、上記高濃度不純物層５、６を低濃度不
純物層に置き換えればＬＤＤ構造となる）。上記のよう
なエクステンション構造とすることにより、オン抵抗を
低減して素子の高速動作を図ることができる。エクステ
ンション構造は、従来、ホットキャリア耐性に劣るとい
う問題があるとされてきた。しかしながら素子が微細化
によりゲート酸化膜が薄くなり、たとえば３ｎｍ以下の
厚みとなると、ホットキャリアによる影響は顕著に低減
され、素子の高速動作化のメリットの方が増大すること
となる。

【０００６】このような事情から、たとえばゲート長
０．２μｍ以下、ゲート絶縁膜３ｎｍ以下の素子におい
ては、ソース・ドレインエクステンション構造が好まし
く用いられるのである。

【０００７】ところが、上記公報記載の技術は、ＬＤＤ
構造を前提としたものであり、ソース・ドレインエクス
テンション構造に適用することは困難であった。

【０００８】以上、オン電流の低減について説明した
が、一方ではオフ電流の低減も重要となる。オフ電流は
ゲート電圧が印加されずトランジスタが駆動していない
状態におけるドレイン電流であるので、これを低減する
ことにより待機時消費電力を低減することが可能とな
る。しかしながら上記従来技術では、オフ電流の低減効
果については必ずしも充分でなかった。

【０００９】

【発明が解決しようとする課題】上記事情を踏まえ、本
発明は、ソース・ドレイン構造に制約を加えることな
く、オン電流の向上あるいはオフ電流を低減し、これに
よりトランジスタの動作速度の向上あるいは消費電力の
低減を図ることを目的とする。

【００１０】

【課題を解決するための手段】本発明によれば、シリコ
ン基板と、該シリコン基板上にゲート絶縁膜を介して形
成されたゲート電極と、該ゲート電極の直下の領域に設
けられた一導電型の不純物を含むチャネル領域と、該チ
ャネル領域を挟むように形成された該不純物と逆導電型
のソース領域およびドレイン領域とを有する半導体装置
であって、前記チャネル領域のソース領域側端部におけ
る前記不純物の濃度をｎ_A、前記チャネル領域のドレイ
ン領域側端部における前記不純物の濃度をｎ_Bとしたと
きに、ｎ_A＞ｎ_Bであることを特徴とする半導体装置が提
供される。

【００１１】上記構成を有する半導体装置は、たとえば
本発明により提供される以下の製造方法により製造する
ことができる。

【００１２】すなわち本発明によれば、シリコン基板の
素子領域に一導電型の不純物を導入する工程と、前記素
子領域上に、ゲート絶縁膜を介してゲート電極を形成す
る工程と、前記不純物と逆導電型のソース領域およびド
レイン領域を前記ゲート電極を挟むように形成する工程
と、前記ソース領域にイオン注入を行い格子間シリコン
を生成させる工程と、熱処理により前記格子間シリコン
とともに前記不純物を前記チャネル領域に拡散させる工
程とを有することを特徴とする半導体装置の製造方法が
提供される。

【００１３】また本発明によれば、シリコン基板の素子
領域に一導電型の不純物を導入する工程と、前記素子領
域上に、ゲート絶縁膜を介してゲート電極を形成する工
程と、前記ゲート電極の一方の脇のソース領域形成箇所
にイオン注入を行い格子間シリコンを生成させる工程
と、前記不純物と逆導電型のソース領域およびドレイン
領域を前記ゲート電極を挟むように形成する工程と、熱
処理により前記格子間シリコンとともに前記不純物を前
記チャネル領域に拡散させる工程とを有することを特徴
とする半導体装置の製造方法が提供される。

【００１４】また本発明によれば、以下のようなＮチャ
ネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴの製造
方法が提供される。

【００１５】すなわち本発明によれば、シリコン基板の
素子領域にｐ型不純物を導入する工程と、前記素子領域
上にゲート絶縁膜を介してゲート電極を形成する工程
と、前記素子領域に、前記ゲート電極を挟むようにｎ型
のソース領域およびドレイン領域を形成する工程と、前
記ソース領域にＳｉ、Ｇｅ、またはＶ族元素をイオン注
入する工程と、６００〜８００℃にて熱処理を行う工程
とを有することを特徴とする半導体装置の製造方法が提
供される。

【００１６】また本発明によれば、シリコン基板の素子
領域にｐ型不純物を導入する工程と、前記素子領域上に
ゲート絶縁膜を介してゲート電極を形成する工程と、前
記ゲート電極の一方の脇のソース領域形成箇所にＳｉ、
Ｇｅ、またはＶ族元素をイオン注入する工程と、前記素
子領域に、前記ゲート電極を挟むようにｎ型のソース領
域およびドレイン領域を形成する工程とを有することを
特徴とする半導体装置の製造方法が提供される。

【００１７】また本発明によれば、シリコン基板の素子
領域にｎ型不純物を導入する工程と、前記素子領域上に
ゲート絶縁膜を介してゲート電極を形成する工程と、前
記素子領域に、前記ゲート電極を挟むようにｐ型のソー
ス領域およびドレイン領域を形成する工程と、前記ソー
ス領域に、Ｓｉ、Ｇｅ、またはIII族元素をイオン注入
する工程と、６００〜８００℃にて熱処理を行う工程と
を有することを特徴とする半導体装置の製造方法が提供
される。

【００１８】また本発明によれば、シリコン基板の素子
領域にｎ型不純物を導入する工程と、前記素子領域上に
ゲート絶縁膜を介してゲート電極を形成する工程と、前
記ゲート電極の一方の脇のソース領域形成箇所に、Ｓ
ｉ、Ｇｅ、またはIII族元素をイオン注入する工程と、
前記素子領域に、前記ゲート電極を挟むようにｐ型のソ
ース領域およびドレイン領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法が提供される。

【００１９】本発明の半導体装置は、チャネル領域の不
純物濃度を不均一にすることで課題解決を図るものであ
る。従来のＭＯＳＦＥＴでは、チャネル領域の不純物濃
度は実質的に均一であった。これに対し本発明では、ソ
ース側のチャネル不純物濃度をドレイン側のチャネル不
純物濃度よりも高くしている。これにより、一定の閾値
電圧としたときのオン電流を向上させることができる。
また、オン電流を一定にしたときのオフ電流の低減を図
ることができる。

【００２０】本発明の半導体装置はソース側のチャネル
不純物濃度が、ドレイン側のチャネル不純物濃度よりも
高くなっているため、ＭＯＳＦＥＴの閾値電圧Ｖthを変
えることなくオン電流を向上させることができる。この
点について図１を参照して説明する。図中のグラフは、
本発明のＭＯＳＦＥＴおよび従来技術に係るＭＯＳＦＥ
Ｔのチャネル領域１５表面近傍の不純物濃度分布を示
す。この例では不純物としてボロンが用いられている。
両者はソース側端部における不純物濃度ｎ_Aは一致して
いる。閾値電圧はソース側で反転層が形成される電圧で
あるから、ｎ_Aによりその値が決定される。したがって
ｎ_Aの共通する両者のＭＯＳＦＥＴの閾値電圧は一致す
ることとなる。一方、ドレイン側端部における不純物濃
度ｎ_Bは本発明の方が従来技術のものよりも低くなって
いる。オン電流値はピンチオフの生じる電圧により支配
され、これはドレイン側の不純物濃度ｎ_Bにより支配さ
れる。このためチャネル領域１５の不純物濃度が均一な
従来技術と比べ、本発明のＭＯＳＦＥＴはピンチオフ電
圧が上昇し、その結果オン電流が増大するのである。

【００２１】以上、本発明によるオン電流の低減効果に
ついて説明したが、従来のＭＯＳＦＥＴに対し、オン電
流を一定としつつ閾値電圧を上げ、オフ電流を低減させ
ることもできる。この点について以下、図２を参照して
説明する。

【００２２】オン電流値はピンチオフの生じる電圧によ
り支配され、これはドレイン側の不純物濃度ｎ_Bにより
支配される。したがって図２のように従来のＭＯＳＦＥ
Ｔと本発明のＭＯＳＦＥＴとをドレイン側で不純物濃度
を一致させることにより両者のオン電流値を同等にする
ことができる。一方、閾値電圧はソース側の不純物濃度
ｎ_Aによって支配される。本発明ではｎ_Aが従来のものよ
りも高くなっており、これにより閾値電圧が上昇し、そ
の結果オフ電流が減少するのである。

【００２３】以上のように、本発明の半導体装置はｎ_A
＞ｎ_Bとされているため、オン電流の向上あるいはオフ
電流の低減を図ることができる。オン電流を向上させた
場合には動作速度の向上および消費電力の低減を図るこ
とができる。一方、オフ電流を低減させた場合には待機
時消費電力、すなわちトランジスタを駆動させていない
ときの消費電力を低減させることができる。目的に応じ
てｎ_Aの絶対値を適宜調整することにより、所望の効果
が得られる。

【００２４】次に本発明の半導体装置の製造方法につい
て説明する。従来の製造方法においては、上記不純物を
導入する工程における不純物導入量によって閾値電圧が
制御されていた。これに対し本発明では、上記工程にお
ける不純物導入量と、格子間シリコンとともにソース領
域に拡散した不純物の量との和により閾値電圧が制御さ
れる。すなわち本発明においては (ソース側不純物濃度ｎ_A)=(不純物導入量)+(不純物拡散
量) (ドレイン側不純物濃度ｎ_B)=(不純物導入量) となり、ｎ_A＞ｎ_Bの状態を簡便に形成できる。しかも不
純物の拡散量は熱処理条件の設定により容易に制御でき
るため、ｎ_Aを正確に制御でき、所望の不純物分布を容
易に実現することができる。

【００２５】本発明の半導体装置の製造方法において、
ソース・ドレイン領域形成工程と格子間シリコンを生成
させる工程との順序はいずれを先にしても良い。ソース
・ドレイン領域形成工程前に格子間シリコンを生成させ
ることとすると、格子間シリコン拡散のためのアニール
とソース・ドレイン領域形成のためのアニールを同時に
行うことが可能となり、プロセス効率を上げることがで
きる。一方、ソース・ドレイン領域形成工程後に格子間
シリコンを生成させた場合、格子間シリコンの生成効率
が良好となる上、ソース側不純物濃度ｎ_Aの制御性が良
好となる。いずれの順序とするかは作製するＭＯＳＦＥ
Ｔの用途等に応じて適宜選択されるが、ＰチャネルＭＯ
ＳＦＥＴの場合は、ソース・ドレイン領域形成工程後に
格子間シリコンを生成させることが好ましい。格子間シ
リコン生成後に熱処理によるソース・ドレイン領域活性
化を行うと、このときに格子間シリコンとチャネル形成
用不純物とが拡散する。ここでソース・ドレイン領域活
性化のための熱処理は、通常、ＲＴＡ等により高温で短
時間に行われため、この熱処理による不純物の拡散量を
制御することは困難である。このため、その後、不純物
拡散のためのアニール工程を別途設けたとしても、すで
に一定量の格子間シリコンとチャネル形成用不純物が拡
散しているため、ソース側不純物濃度ｎ_Aを良好に制御
することは必ずしも容易ではない。このような傾向はＰ
チャネルＭＯＳＦＥＴの場合に顕著であるため、Ｐチャ
ネルＭＯＳＦＥＴの場合は、ソース・ドレイン領域形成
工程後に格子間シリコンを生成させることが好ましいの
である。

【００２６】なおチャネル領域の不純物としてボロンを
用いたＮＭＯＳＦＥＴの場合、格子間シリコンとボロン
の結合体はシリコン中を極めて速い速度で拡散する。し
たがってこの場合においても、ソース・ドレイン領域を
形成する前に格子間シリコンを生成させるとソース側不
純物濃度ｎ_Aの制御性が困難となりやすい。したがっ
て、チャネル領域の不純物としてボロンを用いたＮＭＯ
ＳＦＥＴにおいてｎ_Aの制御性を優先する場合は、ソー
ス・ドレイン領域形成後、格子間シリコンを生成させる
ことが好ましい。

【００２７】

【発明の実施の形態】本発明において、ｎ_A＞１０×ｎ_B
とすることが好ましい。これによりオン電流の向上ある
いはオフ電流の低減の程度が顕著となる。

【００２８】本発明はＮチャネルＭＯＳＦＥＴおよびＰ
チャネルＭＯＳＦＥＴのいずれにも適用できるが、特に
ＮチャネルＭＯＳＦＥＴに適用した場合に顕著な効果が
得られる。すなわち不純物の導電型がｐ型、ソース領域
およびドレイン領域の導電型がｎ型である場合に顕著な
効果が得られる。特にチャネル領域の不純物をボロンと
すれば効果的である。ボロンは格子間シリコンと容易に
結合し、シリコン中を高い拡散速度で移動する。したが
ってボロンを不純物とする場合、ｎ_Aとｎ_Bの差を容易に
大きくすることができ、オン電流を向上あるいはオフ電
流の低減の程度が顕著となる。なおＰチャネルＭＯＳＦ
ＥＴにおいては、チャネル領域に導入する不純物をヒ素
とすることが好ましい。これによりｎ_Aとｎ_Bの差を容易
に比較的大きくすることができ、オン電流を向上あるい
はオフ電流の低減の程度が顕著となる。

【００２９】本発明においてｎ_Aおよびｎ_Bの値は目的に
応じ適宜設定されるが、たとえば以下のようにする。す
なわちｎ_Aについては、好ましくは１×１０¹⁷ｃｍ^-3〜
１×１０¹⁹ｃｍ^-3、さらに好ましくは５×１０¹⁷ｃｍ^-3
〜１×１０¹⁸ｃｍ^-3とする。一方、ｎ_Bについては、好
ましくは１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3、さらに
好ましくは１×１０¹⁶ｃｍ^-3〜１×１０¹⁷ｃｍ^-3とす
る。このようにすれば、たとえばオン電流の向上の程度
が顕著となる。

【００３０】本発明において、ソース領域およびドレイ
ン領域はエクステンション構造を有することが好まし
い。これによりＭＯＳＦＥＴの駆動速度をより高めるこ
とができる。エクステンション構造とは、図１１のよう
に、ソース・ドレイン領域の端部がゲート電極下の領域
まではり出し、このはり出した部分に高濃度の不純物が
導入された構造をいう。

【００３１】本発明の半導体装置の製造方法において、
ソース・ドレイン領域形成時には格子間シリコンが実質
的に発生しないことが好ましい。ソース・ドレイン領域
形成時に格子間シリコンが発生すると、チャネル領域の
ドレイン領域側にも不純物が偏析することがあり、チャ
ネル領域中に良好な不純物分布を形成することが困難に
なる場合があるからである。このためソース・ドレイン
領域は、加速電圧８ｋｅＶ以下とするイオン注入により
行うことが望ましい。このような低い加速電圧でイオン
注入することにより格子間シリコンの発生を抑制するこ
とができる。

【００３２】本発明の半導体装置の製造方法において、
格子間シリコンを発生させるためのイオン種は、Ｎチャ
ネルＭＯＳＦＥＴの場合、Ｓｉ、Ｇｅ、またはＶ族元素
とすることが好ましく、ＰチャネルＭＯＳＦＥＴの場
合、Ｓｉ、Ｇｅ、またはIII族元素とすることが好まし
い。ここでＶ族元素としては、ＰまたはＡｓとすること
が好ましく、III族元素としては、Ｉｎが好ましい。以
上のようなイオン種を用いれば、格子間シリコンを効果
的に発生させることができる。イオン注入の加速電圧は
注入イオン種により適宜設定され、たとえば５〜３０ｋ
ｅＶの範囲で設定される。リンの場合は５〜１５ｋｅＶ
が好ましく、ヒ素の場合は２０〜３０ｋｅＶが好まし
い。このようにすることによって、基板の損傷を抑えつ
つ格子間シリコンを効果的に発生させることができる。
上記の範囲よりも低いと格子間シリコンが発生しにく
く、高いと短チャネル効果等の問題を引き起こす場合が
ある。

【００３３】なお本発明は、パワーＭＯＳＦＥＴに適用
することもできる。パワーＭＯＳＦＥＴでは閾値電圧を
向上させることにより耐ノイズ性を改善することが望ま
れているが、本発明によれば、格子間シリコンの作用等
によりソース側の不純物濃度が高められる。このため閾
値電圧を向上し、優れた耐ノイズ性を実現できる。

【００３４】

【実施例】実施例１本実施例は、本発明をＮＭＯＳに適用した例を示すもの
である。以下、図３を参照して説明する。

【００３５】まず、ｐ型のシリコン基板１上にＳＴＩ
（Shallow Trench Isolation）による素子分離膜２を形
成した後、ボロンのイオン注入を行った。このイオン注
入は閾値電圧の調整を目的としたものであり、イオン注
入条件は、加速電圧８０ｋｅＶ、ドーズ量６×１０¹²ｃ
ｍ^-2とした（図３（ａ））。本実施例では閾値電圧を
０．２Ｖと設計している。このような閾値電圧をする場
合、従来技術ではドーズ量を１×１０¹³ｃｍ^-2程度とし
ていたが、本実施例ではこれよりも低いドーズ量として
いる。

【００３６】つづいて８５０℃でパイロジェニック酸化
を行い、活性領域の表面に厚さ３ｎｍのゲート酸化膜３
を形成した後、その上にポリシリコン膜１５０ｎｍを堆
積し、これを選択エッチングによりパターニングしてゲ
ート電極４を形成した（図３（ｂ））。ゲート長は０．
１８μｍとした。

【００３７】次にエクステンション構造形成のためのイ
オン注入を行った。イオン種はＡｓとし、加速電圧５ｋ
ｅＶ、ドーズ量５×１０¹⁴ｃｍ^-2とした。これにより不
純物高濃度層５、６を形成した（図３（ｃ））。

【００３８】次いでゲート電極４の側壁にサイドウォー
ル７を形成した後、全面にイオン注入を行った。イオン
種はＡｓとし、加速電圧８ｋｅＶ、ドーズ量３×１０¹⁵
ｃｍ ^-2とした。これにより、ゲート電極へのＡｓ注入お
よびソース・ドレイン領域形成箇所へのＡｓ注入が同時
に行われる。Ａｓ注入後、窒素雰囲気下で１０５０℃の
熱処理を行い、ゲート電極中のＡｓを活性化するととも
にソース領域８およびドレイン領域９の形成を行った
（図４（ａ））。

【００３９】次に、ソース領域の部分を開口させたレジ
ストマスク１１を形成し、ソース領域８にＰ（リン）を
イオン注入した。ここでは加速電圧１０ｋｅＶ、ドーズ
量３×１０¹⁴ｃｍ^-2とした。これによりソース領域６と
オーバーラップするようにリン注入領域１２が形成され
る（図４（ｂ））。このイオン注入を行うことにより、
格子間シリコンが発生する。格子間シリコンは特にソー
ス領域８の周縁部に分布しやすく、すでに基板中に導入
されているボロンと容易に結合する。以下、格子間シリ
コンとボロンの結合したものをＢＩペアと称する。

【００４０】リン注入後、７００℃にて熱処理を行っ
た。このときのＢＩペア１４の挙動を図５（ａ）、
（ｂ）に示す。ＢＩペア１４はシリコン中で高い拡散速
度を示すため、ＢＩペア１４は上記熱処理によりシリコ
ン基板１中を容易に拡散する。またＢＩペア１４はＳｉ
Ｏ₂とＳｉ等の異種材料界面に偏析しやすい性質を有し
ているため、特にゲート絶縁膜近傍に分布することとな
る。このため、上記熱処理を行うことによりＢＩペア１
４はゲート電極直下のチャネル領域１５に移動してい
く。熱処理後、ソース領域８側のボロン濃度がドレイン
領域９側のボロン濃度よりも高くなる（図５（ｂ））。

【００４１】熱処理後のボロン濃度分布の概念図を図６
に示す。図はチャネル領域１５表面近傍におけるボロン
濃度を示すものであるが、チャネル領域１５のソース領
域８側端部におけるボロン濃度ｎ_Aは、ドレイン領域９
側端部におけるボロン濃度ｎ_Bよりも大きくなってい
る。ボロン濃度ｎ_Aにより閾値電圧が決定するが、本実
施例ではリンの注入条件およびその後の熱処理条件を上
記のように設定することで、閾値電圧が０．２Ｖとなる
ように調整されている。すなわち、ボロン導入量と、格
子間シリコンとともにソース領域に拡散したボロンの量
との和が、０．２Ｖの閾値電圧を実現するように調整さ
れている。

【００４２】一方、チャネル領域１２のドレイン領域７
側端部ではボロン濃度が低くなっており、従来のように
チャネル領域の不純物濃度を均一した場合と比べ、オン
電流が増大する。

【００４３】比較例１対照のため従来の方法によりＭＯＳＦＥＴを作製した。
すなわち、リンのイオン注入を行わなわず、図３（ａ）
におけるボロン注入のドーズ量を１×１０¹³ｃｍ^-2とし
たこと以外は実施例１と同様にしてＭＯＳＦＥＴを作製
した。

【００４４】実施例１および比較例１で作製されたＮチ
ャネルＭＯＳＦＥＴの電気特性を評価したところ、実施
例１のＭＯＳＦＥＴは、閾値電圧が０．２Ｖ、オン電流
はＶ _G＝１．５Ｖのときに６００μＡ／μｍであった。
一方、比較例１のＭＯＳＦＥＴでは、閾値電圧は同一で
あり、オン電流はＶ_G＝１．５Ｖのときに５４０μＡ／
μｍであった。なおオフ電流は、いずれも２ｎＡ／μｍ
であった。この結果により、本発明によるオン電流向上
の効果が確認された。

【００４５】実施例２図３（ａ）におけるボロン注入のドーズ量を１×１０¹³
ｃｍ^-2としたこと以外は実施例１と同様にしてＭＯＳＦ
ＥＴを作製した。作製されたＭＯＳＦＥＴは、閾値電圧
が０．２５Ｖ、オフ電流が５５０ｐＡ／μｍで、オン電
流がＶ_G＝１．５Ｖのときに５４０μＡ／μｍであっ
た。従来のＭＯＳＦＥＴでは同等のオン電流で閾値電圧
が０．２Ｖ、オフ電流が２ｎＡ／μｍであったことか
ら、本発明によるオフ電流低減の効果が確認された。

【００４６】実施例３本実施例は、本発明をＰＭＯＳに適用した例を示すもの
である。以下、図７を参照して説明する。

【００４７】まず、ｐ型のシリコン基板上にＳＴＩ（Sh
allow Trench Isolation）による素子分離膜２を形成し
た後、全面にリンを注入し、ウエル領域２０を形成し
た。次いで素子領域の表面にヒ素のイオン注入を行っ
た。このイオン注入は閾値電圧の調整を目的としたもの
であり、イオン注入条件は、加速電圧１００ｋｅＶ、ド
ーズ量５×１０¹²ｃｍ^-2とした（図７（ａ））。本実施
例では閾値電圧を０．３Ｖと設計している。このような
閾値電圧をする場合、従来技術ではドーズ量を２×１０
¹²ｃｍ^-2程度としていたが、本実施例ではこれよりも低
いドーズ量としている。つづいて８５０℃でパイロジェ
ニック酸化を行い、活性領域の表面に厚さ４ｎｍのゲー
ト酸化膜３を形成した後、その上にポリシリコン膜１５
０ｎｍを堆積し、これを選択エッチングによりパターニ
ングしてゲート電極４を形成した（図７（ｂ））。ゲー
ト長は０．１８μｍとした。

【００４８】次にエクステンション構造形成のためのイ
オン注入を行った。イオン種はＢＦ ₂とし、加速電圧５
ｋｅＶ、ドーズ量１×１０¹⁴ｃｍ^-2とした。これにより
不純物高濃度層５、６を形成した（図７（ｃ））。

【００４９】次いでゲート電極４の側壁にサイドウォー
ル７を形成した後、全面にイオン注入を行った。イオン
種はボロンとし、加速電圧２ｋｅＶ、ドーズ量５×１０
¹⁵ｃｍ^-2とした。これにより、ゲート電極へのボロン注
入およびソース・ドレイン領域形成箇所へのボロン注入
が同時に行われる。ボロン注入後、窒素雰囲気下で１０
５０℃の熱処理を行い、ゲート電極中のボロンを活性化
するとともにソース領域８およびドレイン領域９の形成
を行った（図８（ａ））。なお本実施例ではｐ型不純物
としてボロンを用いているが、これにより、ＢＦ₂を使
用した場合と比較してボロン突き抜けの発生が抑制され
る。

【００５０】次に、ソース領域の部分を開口させたレジ
ストマスク１１を形成し、ソース領域８にシリコンをイ
オン注入した。ここでは加速電圧１０ｋｅＶ、ドーズ量
３×１０¹⁴ｃｍ^-2とした。これによりソース領域６とオ
ーバーラップするようにシリコン注入領域２１が形成さ
れる（図８（ｂ））。このイオン注入を行うことによ
り、格子間シリコンが発生する。格子間シリコンは特に
ソース領域８の周縁部に分布する。

【００５１】シリコン注入後、７００℃にて熱処理を行
った。このとき格子間シリコンが作用することにより、
ヒ素２２がゲート電極直下のチャネル領域に移動してい
く（図９（ａ）、（ｂ））。熱処理後、ソース領域８側
のヒ素濃度がドレイン領域９側のヒ素濃度よりも高くな
る（図９（ｂ））。

【００５２】熱処理後のヒ素濃度分布の概念図を図１０
に示す。図はチャネル領域１５表面近傍におけるヒ素濃
度を示すものであるが、チャネル領域１５のソース領域
８側端部におけるヒ素濃度ｎ_Aは、ドレイン領域９側端
部におけるヒ素濃度ｎ_Bよりも大きくなっている。ヒ素
濃度ｎ_Aにより閾値電圧が決定されるが、本実施例では
リンの注入条件およびその後の熱処理条件を上記のよう
に設定することで、閾値電圧が０．２Ｖとなるように調
整されている。すなわち、ヒ素導入量と、格子間シリコ
ンとともにソース領域に拡散したヒ素の量との和が、
０．２Ｖの閾値電圧を実現するように調整されている。

【００５３】一方、チャネル領域１２のドレイン領域７
側端部ではヒ素濃度が低くなっており、従来のようにチ
ャネル領域の不純物濃度を均一した場合と比べ、オン電
流が増大する。

【００５４】比較例２対照のため従来の方法によりＭＯＳＦＥＴを作製した。
すなわち、シリコンのイオン注入を行わなわず、図７
（ａ）におけるヒ素注入のドーズ量を８×１０¹²ｃｍ^-2
としたこと以外は実施例３と同様にしてＭＯＳＦＥＴを
作製した。

【００５５】実施例３および比較例２で作製されたＮチ
ャネルＭＯＳＦＥＴの電気特性を評価したところ、実施
例３のＭＯＳＦＥＴは、閾値電圧が０．２Ｖ、オン電流
はＶ _G＝−１．５Ｖのときに２１０μＡ／μｍであっ
た。一方、比較例２のＭＯＳＦＥＴでは同じ閾値電圧で
オン電流が１８０μＡ／μｍであった。なおオフ電流
は、いずれも２．５ｎＡ／μｍであった。この結果によ
り、本発明によるオン電流向上の効果が確認された。

【００５６】

【発明の効果】以上のように本発明によれば、ソース領
域側のチャネル不純物濃度ｎ_Aをドレイン領域側のチャ
ネル不純物濃度ｎ_Bよりも大きくしているため、オン電
流の向上あるいはオフ電流の低減を図ることができる。
オン電流を向上させた場合には動作速度の向上および消
費電力の低減を図ることができる。一方、オフ電流を低
減させた場合には待機時消費電力、すなわちトランジス
タを駆動させていないときの消費電力を低減させること
ができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の構造を説明するための図
である。

【図２】本発明の半導体装置の構造を説明するための図
である。

【図３】本発明の半導体装置の製造方法を示す図であ
る。

【図４】本発明の半導体装置の製造方法を示す図であ
る。

【図５】本発明の半導体装置の製造方法を示す図であ
る。

【図６】本発明の半導体装置の製造方法を示す図であ
る。

【図７】本発明の半導体装置の製造方法を示す図であ
る。

【図８】本発明の半導体装置の製造方法を示す図であ
る。

【図９】本発明の半導体装置の製造方法を示す図であ
る。

【図１０】本発明の半導体装置の製造方法を示す図であ
る。

【図１１】エクステンション構造を有するソース・ドレ
イン領域の形態を示す図である。

【符号の説明】

１シリコン基板２素子分離膜３ゲート酸化膜４ゲート電極５不純物高濃度層６不純物高濃度層７サイドウォール８ソース領域９ドレイン領域１１レジストマスク１２リン注入領域１４ＢＩペア１５チャネル領域２０ウエル領域２１シリコン導入領域２２ヒ素

Claims

【特許請求の範囲】

【請求項１】シリコン基板と、該シリコン基板上にゲ
ート絶縁膜を介して形成されたゲート電極と、該ゲート
電極の直下の領域に設けられた一導電型の不純物を含む
チャネル領域と、該チャネル領域を挟むように形成され
た該不純物と逆導電型のソース領域およびドレイン領域
とを有する半導体装置であって、前記チャネル領域のソ
ース領域側端部における前記不純物の濃度をｎ_A、前記
チャネル領域のドレイン領域側端部における前記不純物
の濃度をｎ_Bとしたときに、ｎ_A＞ｎ_Bであることを特徴
とする半導体装置。
【請求項２】ｎ_A＞１０×ｎ_Bであることを特徴とする
請求項１に記載の半導体装置。
【請求項３】前記不純物の導電型がｐ型であり、前記
ソース領域およびドレイン領域の導電型がｎ型であるこ
とを特徴とする請求項１または２に記載の半導体装置。
【請求項４】前記不純物がボロンであることを特徴と
する請求項３に記載の半導体装置。
【請求項５】１×１０¹⁷ｃｍ^-3＜ｎ_A＜１×１０¹⁹ｃ
ｍ^-3であって１×１０¹⁵ｃｍ^-3＜ｎ_B＜１×１０¹⁷ｃｍ
^-3であることを特徴とする請求項１乃至４いずれかに記
載の半導体装置。
【請求項６】シリコン基板の素子領域に一導電型の不
純物を導入する工程と、前記素子領域上に、ゲート絶縁
膜を介してゲート電極を形成する工程と、前記不純物と
逆導電型のソース領域およびドレイン領域を前記ゲート
電極を挟むように形成する工程と、前記ソース領域にイ
オン注入を行い格子間シリコンを生成させる工程と、熱
処理により前記格子間シリコンとともに前記不純物を前
記チャネル領域に拡散させる工程とを有することを特徴
とする半導体装置の製造方法。
【請求項７】シリコン基板の素子領域に一導電型の不
純物を導入する工程と、前記素子領域上に、ゲート絶縁
膜を介してゲート電極を形成する工程と、前記ゲート電
極の一方の脇のソース領域形成箇所にイオン注入を行い
格子間シリコンを生成させる工程と、前記不純物と逆導
電型のソース領域およびドレイン領域を前記ゲート電極
を挟むように形成する工程と、熱処理により前記格子間
シリコンとともに前記不純物を前記チャネル領域に拡散
させる工程とを有することを特徴とする半導体装置の製
造方法。
【請求項８】前記イオン注入を、加速電圧５〜３０ｋ
ｅＶとして行うことを特徴とする請求項６または７に記
載の半導体装置の製造方法。
【請求項９】前記不純物の導電型がｐ型であり、前記
ソース領域およびドレイン領域の導電型がｎ型であるこ
とを特徴とする請求項６乃至８いずれかに記載の半導体
装置の製造方法。
【請求項１０】前記不純物がボロンであることを特徴
とする請求項９に記載の半導体装置の製造方法。
【請求項１１】シリコン基板の素子領域にｐ型不純物
を導入する工程と、前記素子領域上にゲート絶縁膜を介
してゲート電極を形成する工程と、前記素子領域に、前
記ゲート電極を挟むようにｎ型のソース領域およびドレ
イン領域を形成する工程と、前記ソース領域にＳｉ、Ｇ
ｅ、またはＶ族元素をイオン注入する工程と、６００〜
８００℃にて熱処理を行う工程とを有することを特徴と
する半導体装置の製造方法。
【請求項１２】シリコン基板の素子領域にｐ型不純物
を導入する工程と、前記素子領域上にゲート絶縁膜を介
してゲート電極を形成する工程と、前記ゲート電極の一
方の脇のソース領域形成箇所にＳｉ、Ｇｅ、またはＶ族
元素をイオン注入する工程と、前記素子領域に、前記ゲ
ート電極を挟むようにｎ型のソース領域およびドレイン
領域を形成する工程とを有することを特徴とする半導体
装置の製造方法。
【請求項１３】前記Ｖ族元素がＰまたはＡｓであるこ
とを特徴とする請求項１１または１２に記載の半導体装
置の製造方法。
【請求項１４】前記イオン注入を、加速電圧５〜３０
ｋｅＶとして行うことを特徴とする請求項１１乃至１３
いずれかに記載の半導体装置の製造方法。
【請求項１５】シリコン基板の素子領域にｎ型不純物
を導入する工程と、前記素子領域上にゲート絶縁膜を介
してゲート電極を形成する工程と、前記素子領域に、前
記ゲート電極を挟むようにｐ型のソース領域およびドレ
イン領域を形成する工程と、前記ソース領域に、Ｓｉ、
Ｇｅ、またはIII族元素をイオン注入する工程と、６０
０〜８００℃にて熱処理を行う工程とを有することを特
徴とする半導体装置の製造方法。
【請求項１６】シリコン基板の素子領域にｎ型不純物
を導入する工程と、前記素子領域上にゲート絶縁膜を介
してゲート電極を形成する工程と、前記ゲート電極の一
方の脇のソース領域形成箇所に、Ｓｉ、Ｇｅ、またはII
I族元素をイオン注入する工程と、前記素子領域に、前
記ゲート電極を挟むようにｐ型のソース領域およびドレ
イン領域を形成する工程とを有することを特徴とする半
導体装置の製造方法。
【請求項１７】前記III族元素がＩｎであることを特
徴とする請求項１５または１６に記載の半導体装置の製
造方法。
【請求項１８】前記ｎ型不純物がヒ素であることを特
徴とする請求項１５乃至１７いずれかに記載の半導体装
置の製造方法。
【請求項１９】前記イオン注入を、加速電圧５〜３０
ｋｅＶとして行うことを特徴とする請求項１５乃至１８
いずれかに記載の半導体装置の製造方法。