JPH1022503A - Ｍｉｓ半導体装置及びその製造方法 - Google Patents
Ｍｉｓ半導体装置及びその製造方法Info
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- JPH1022503A JPH1022503A JP8178099A JP17809996A JPH1022503A JP H1022503 A JPH1022503 A JP H1022503A JP 8178099 A JP8178099 A JP 8178099A JP 17809996 A JP17809996 A JP 17809996A JP H1022503 A JPH1022503 A JP H1022503A
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- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 駆動力の高いかつ微細化に適した半導体装置
及びその製造方法を提供する。 【解決手段】 半導体基板１上にゲート酸化膜４とゲー
ト電極５とを形成した後、サイドウォール６を形成す
る。ゲート電極５及びサイドウォール６をマスクとし
て、半導体をアモルファス化する機能を有する砒素イオ
ン（Ａｓ+ ）等の不純物を注入した後、燐イオン（Ｐ+
）を注入して、この燐イオンを活性化することによ
り、ソース・ドレイン領域８を形成するとともにゲート
電極５を低抵抗化する。燐イオンの注入前に砒素イオン
等を注入しておくことで、燐イオン注入時におけるチャ
ネリングが防止され、燐イオンの侵入深さが抑制され
る。その結果、短チャネル効果を抑制しながら、砒素イ
オンのみの注入によって形成される従来のＭＯＳトラン
ジスタに比べ、寄生容量及びリークの増大を防止し、ゲ
ート電極の空乏化を抑制することができる。
及びその製造方法を提供する。 【解決手段】 半導体基板１上にゲート酸化膜４とゲー
ト電極５とを形成した後、サイドウォール６を形成す
る。ゲート電極５及びサイドウォール６をマスクとし
て、半導体をアモルファス化する機能を有する砒素イオ
ン（Ａｓ+ ）等の不純物を注入した後、燐イオン（Ｐ+
）を注入して、この燐イオンを活性化することによ
り、ソース・ドレイン領域８を形成するとともにゲート
電極５を低抵抗化する。燐イオンの注入前に砒素イオン
等を注入しておくことで、燐イオン注入時におけるチャ
ネリングが防止され、燐イオンの侵入深さが抑制され
る。その結果、短チャネル効果を抑制しながら、砒素イ
オンのみの注入によって形成される従来のＭＯＳトラン
ジスタに比べ、寄生容量及びリークの増大を防止し、ゲ
ート電極の空乏化を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極とソー
ス・ドレイン領域とに同時に不純物を導入して構成され
るＭＩＳ型トランジスタを搭載したＭＩＳ半導体装置に
関するものである。
ス・ドレイン領域とに同時に不純物を導入して構成され
るＭＩＳ型トランジスタを搭載したＭＩＳ半導体装置に
関するものである。
【０００２】
【従来の技術】近年、コンピュータを始めとする電子機
器の高性能化により、半導体集積回路の高集積化、高速
化、低消費電力化が要望されている。これらの半導体集
積回路の大部分は、ＭＯＳ型トランジスタと呼ばれる半
導体素子で構成されているので、上記の要望を実現する
ためには、ＭＯＳ型トランジスタの微細化が最も重要で
あり、ＭＯＳ型トランジスタの微細化を進めながらその
動作の高速化や動作電圧の低下を実現していく必要があ
る。
器の高性能化により、半導体集積回路の高集積化、高速
化、低消費電力化が要望されている。これらの半導体集
積回路の大部分は、ＭＯＳ型トランジスタと呼ばれる半
導体素子で構成されているので、上記の要望を実現する
ためには、ＭＯＳ型トランジスタの微細化が最も重要で
あり、ＭＯＳ型トランジスタの微細化を進めながらその
動作の高速化や動作電圧の低下を実現していく必要があ
る。
【０００３】以下、図面を参照しながら、従来のＭＯＳ
型半導体装置の一例について説明する。
型半導体装置の一例について説明する。
【０００４】図７（ａ）〜（ｃ）は、従来の相補型ＭＯ
Ｓ（ＣＭＯＳ型）半導体装置（ＦＥＴ）の製造工程を示
す断面図である。
Ｓ（ＣＭＯＳ型）半導体装置（ＦＥＴ）の製造工程を示
す断面図である。
【０００５】まず、図７（ａ）に示すように、ｐ型半導
体基板１に、ｎチャネル型ＭＯＳトランジスタ形成領域
となるｐ型半導体領域２ａと、ｐチャネル型ＭＯＳトラ
ンジスタ形成領域となるｎ型半導体領域２ｂ（ｎウエ
ル）と、ｎ型半導体領域２ａとｐ型半導体領域２ｂとの
間を分離する素子分離領域３とを形成する。そして、ｎ
型半導体領域２ａの上とｐ型半導体領域２ｂの上とに、
ＭＯＳ型トランジスタのゲート酸化膜４とゲート電極１
５とをそれぞれ形成する。
体基板１に、ｎチャネル型ＭＯＳトランジスタ形成領域
となるｐ型半導体領域２ａと、ｐチャネル型ＭＯＳトラ
ンジスタ形成領域となるｎ型半導体領域２ｂ（ｎウエ
ル）と、ｎ型半導体領域２ａとｐ型半導体領域２ｂとの
間を分離する素子分離領域３とを形成する。そして、ｎ
型半導体領域２ａの上とｐ型半導体領域２ｂの上とに、
ＭＯＳ型トランジスタのゲート酸化膜４とゲート電極１
５とをそれぞれ形成する。
【０００６】次に、図７（ｂ）に示すように、ｐ型半導
体領域２ａとｐ型半導体領域２ｂとで個別のフォトレジ
ストマスクを形成して（図示せず）、各ＭＯＳトランジ
スタ個別に不純物のイオン注入を行なう。すなわち、ｎ
型半導体領域２ｂを覆うフォトレジスト膜（図示せず）
をマスクとして、ゲート電極１５とｐ型半導体領域２ａ
内のゲート電極１５の両側方に位置する領域１８に砒素
イオン（Ａｓ+ ）を注入する。注入条件は、例えば加速
エネルギーが３０〜６０ＫｅＶで注入量が６〜８×１０
15ｃｍ-2程度である。また、ｐ型半導体領域２ａを覆う
フォトレジスト膜（図示せず）をマスクとして、ゲート
電極１５とｎ型半導体領域２ｂ内のゲート電極１５の両
側方に位置する領域１９にフッ化ホウ素イオン（ＢＦ2
+）を注入する。注入条件は例えば加速エネルギーが１
０〜４０ＫｅＶで、注入量が３〜８×１０15ｃｍ-2であ
る。
体領域２ａとｐ型半導体領域２ｂとで個別のフォトレジ
ストマスクを形成して（図示せず）、各ＭＯＳトランジ
スタ個別に不純物のイオン注入を行なう。すなわち、ｎ
型半導体領域２ｂを覆うフォトレジスト膜（図示せず）
をマスクとして、ゲート電極１５とｐ型半導体領域２ａ
内のゲート電極１５の両側方に位置する領域１８に砒素
イオン（Ａｓ+ ）を注入する。注入条件は、例えば加速
エネルギーが３０〜６０ＫｅＶで注入量が６〜８×１０
15ｃｍ-2程度である。また、ｐ型半導体領域２ａを覆う
フォトレジスト膜（図示せず）をマスクとして、ゲート
電極１５とｎ型半導体領域２ｂ内のゲート電極１５の両
側方に位置する領域１９にフッ化ホウ素イオン（ＢＦ2
+）を注入する。注入条件は例えば加速エネルギーが１
０〜４０ＫｅＶで、注入量が３〜８×１０15ｃｍ-2であ
る。
【０００７】次に、図７（ｃ）に示す工程で、１０００
℃，１０秒間の熱処理を行なって、注入された不純物イ
オンを活性化し、ｎ型半導体領域２ａ中にｎ型ソース・
ドレイン領域１８ａを形成し、ｎ型半導体領域２ｂ中に
ｐ型ソース・ドレイン領域１９ａを形成するとととも
に、各半導体領域２ａ，２ｂ内のゲート電極１５を低抵
抗化して、低抵抗のｎ型ゲート電極１５ａとｐ型ゲート
電極１５ｂとを形成する。
℃，１０秒間の熱処理を行なって、注入された不純物イ
オンを活性化し、ｎ型半導体領域２ａ中にｎ型ソース・
ドレイン領域１８ａを形成し、ｎ型半導体領域２ｂ中に
ｐ型ソース・ドレイン領域１９ａを形成するとととも
に、各半導体領域２ａ，２ｂ内のゲート電極１５を低抵
抗化して、低抵抗のｎ型ゲート電極１５ａとｐ型ゲート
電極１５ｂとを形成する。
【０００８】すなわち、ｐ型半導体領域２ａには、ゲー
ト酸化膜４と、ｎ型のゲート電極１５ａと、ｎ型のソー
ス・ドレイン領域１８ａとにより構成されるｐチャネル
型ＭＯＳトランジスタ２０ａが形成される。ｎ型半導体
領域２ｂには、ゲート酸化膜４と、ｐ型のゲート電極１
５ｂと、ｐ型のソース・ドレイン領域１９ａとにより構
成されるｐチャネル型ＭＯＳトランジスタ２０ｂが形成
される。
ト酸化膜４と、ｎ型のゲート電極１５ａと、ｎ型のソー
ス・ドレイン領域１８ａとにより構成されるｐチャネル
型ＭＯＳトランジスタ２０ａが形成される。ｎ型半導体
領域２ｂには、ゲート酸化膜４と、ｐ型のゲート電極１
５ｂと、ｐ型のソース・ドレイン領域１９ａとにより構
成されるｐチャネル型ＭＯＳトランジスタ２０ｂが形成
される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のＭＯＳ型半導体装置において、以下のような問題が
あった。
来のＭＯＳ型半導体装置において、以下のような問題が
あった。
【００１０】問題点（１） ｎチャネル型ＭＯＳトランジスタのドレイン領域８に注
入するｎ型不純物としては砒素イオンと燐イオンとがあ
るが、燐イオンを注入するとソース・ドレイン拡散層が
深くなってショートチャネル効果が大きくなるので、上
述のように砒素イオンを注入している。しかし、砒素イ
オンの注入により不純物濃度のプロファイルが急峻にな
るので、ドレイン電圧を印加すると電界が大きくなり、
インパクトイオン化が起きてトランジスタの特性の劣化
が激しくなる虞れがある。
入するｎ型不純物としては砒素イオンと燐イオンとがあ
るが、燐イオンを注入するとソース・ドレイン拡散層が
深くなってショートチャネル効果が大きくなるので、上
述のように砒素イオンを注入している。しかし、砒素イ
オンの注入により不純物濃度のプロファイルが急峻にな
るので、ドレイン電圧を印加すると電界が大きくなり、
インパクトイオン化が起きてトランジスタの特性の劣化
が激しくなる虞れがある。
【００１１】問題点（２） また、ｎチャネル型ＭＯＳトランジスタのドレイン領域
８における不純物濃度のプロファイルが急峻なことか
ら、寄生容量、リーク電流が増大する虞れがある。
８における不純物濃度のプロファイルが急峻なことか
ら、寄生容量、リーク電流が増大する虞れがある。
【００１２】問題点（３） ＣＭＯＳ型半導体装置では、ｎチャネルＭＯＳトランジ
スタのゲート電極５ａの空乏層の広がりが過大になるの
と、ｐチャネル型ＭＯＳトランジスタのゲート電極１１
のホウ素が半導体基板に突き抜けるのとを同時に抑制で
きないという問題があった。つまり、ホウ素の突き抜け
を防止するために短時間の熱処理を行なうと、ｎチャネ
ル型トランジスタのゲート電極５ａ中の砒素イオンの活
性化が不十分で空乏層の広がりが大きくなり、ゲート電
極の抵抗値が大きくなるので駆動力が低下する。一方、
砒素イオンを十分活性化すべく長時間の熱処理を行なう
と、ｐチャネル型トランジスタの電極中１１中のホウ素
イオンがゲート酸化膜を突き抜けてチャネル領域に拡散
しデバイスの特性を劣化させる虞れがある。
スタのゲート電極５ａの空乏層の広がりが過大になるの
と、ｐチャネル型ＭＯＳトランジスタのゲート電極１１
のホウ素が半導体基板に突き抜けるのとを同時に抑制で
きないという問題があった。つまり、ホウ素の突き抜け
を防止するために短時間の熱処理を行なうと、ｎチャネ
ル型トランジスタのゲート電極５ａ中の砒素イオンの活
性化が不十分で空乏層の広がりが大きくなり、ゲート電
極の抵抗値が大きくなるので駆動力が低下する。一方、
砒素イオンを十分活性化すべく長時間の熱処理を行なう
と、ｐチャネル型トランジスタの電極中１１中のホウ素
イオンがゲート酸化膜を突き抜けてチャネル領域に拡散
しデバイスの特性を劣化させる虞れがある。
【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ｎチャネルトランジスタのソース・
ドレイン領域を形成するための不純物イオンとして燐イ
オンを使用しながら、燐イオンの注入時におけるチャネ
リングを抑制しうる手段を講ずることにより、駆動力の
高い，かつ微細化に的したＭＩＳ半導体装置及びその製
造方法を提供することにある。
あり、その目的は、ｎチャネルトランジスタのソース・
ドレイン領域を形成するための不純物イオンとして燐イ
オンを使用しながら、燐イオンの注入時におけるチャネ
リングを抑制しうる手段を講ずることにより、駆動力の
高い，かつ微細化に的したＭＩＳ半導体装置及びその製
造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、ゲート電極とソース・ドレイ
ン領域に、燐イオンを注入する前に燐イオンの注入時に
おけるチャネリング防止機能を有する不純物イオンを注
入しておくことにある。
に本発明が講じた手段は、ゲート電極とソース・ドレイ
ン領域に、燐イオンを注入する前に燐イオンの注入時に
おけるチャネリング防止機能を有する不純物イオンを注
入しておくことにある。
【００１５】具体的には、請求項１〜６に記載されるＭ
ＩＳ半導体装置の製造方法に関する手段と、請求項７〜
１２に記載されるＭＩＳ半導体装置に関する手段とを講
じている。
ＩＳ半導体装置の製造方法に関する手段と、請求項７〜
１２に記載されるＭＩＳ半導体装置に関する手段とを講
じている。
【００１６】請求項１に係るＭＩＳ半導体装置の製造方
法は、半導体基板のｎチャネル型ＭＩＳトランジスタ形
成領域の上にゲート絶縁膜を形成する第１の工程と、上
記ゲート絶縁膜上にゲート電極を形成する第２の工程
と、上記ｎチャネル型ＭＩＳトランジスタ形成領域にお
いて、上記ゲート電極をマスクとして、燐イオンの注入
におけるチャネリング防止機能を有する不純物イオンの
注入を行なった後、さらに上記ゲート電極をマスクとし
て燐イオンの注入を行なう第３の工程と、熱処理により
上記燐イオンを拡散，活性化させて、上記ｎチャネルＭ
ＩＳトランジスタ形成領域内の上記ゲート電極の両側方
に位置する領域にｎ型ソース・ドレイン領域を形成する
とともに、上記ゲート電極を低抵抗化する第４の工程と
を備えている。
法は、半導体基板のｎチャネル型ＭＩＳトランジスタ形
成領域の上にゲート絶縁膜を形成する第１の工程と、上
記ゲート絶縁膜上にゲート電極を形成する第２の工程
と、上記ｎチャネル型ＭＩＳトランジスタ形成領域にお
いて、上記ゲート電極をマスクとして、燐イオンの注入
におけるチャネリング防止機能を有する不純物イオンの
注入を行なった後、さらに上記ゲート電極をマスクとし
て燐イオンの注入を行なう第３の工程と、熱処理により
上記燐イオンを拡散，活性化させて、上記ｎチャネルＭ
ＩＳトランジスタ形成領域内の上記ゲート電極の両側方
に位置する領域にｎ型ソース・ドレイン領域を形成する
とともに、上記ゲート電極を低抵抗化する第４の工程と
を備えている。
【００１７】この方法により、従来の砒素イオンのみの
注入によってソース・ドレイン領域を形成する方法に比
べ、以下の作用効果が得られる。まず、ｎチャネルＭＯ
Ｓトランジスタのソース・ドレイン領域が砒素イオンよ
りもイオン半径が小さい燐イオンを導入されて形成され
ているためにプロファイルがなだらかになりリーク電
流、寄生容量が低減される。また、ドレイン領域におけ
る電界が緩和されるためにキャリアのインパクトイオン
化に起因するトランジスタの特性劣化が抑制される。さ
らに、不純物イオンの活性のための熱処理条件を強くし
なくても、ゲート電極の空乏化が抑制されるので、トラ
ンジスタの駆動力も高くなる。一方、燐注入前の不純物
イオン注入により燐イオンのチャネリングが防止される
ので、ｎ型ソース・ドレイン拡散層を浅く形成でき、燐
イオンによるソース・ドレイン領域を有していながらシ
ョートチャネル効果を抑制できる。したがって、駆動力
の高い，かつ微細化に適したトランジスタを搭載した半
導体装置を形成することができる。
注入によってソース・ドレイン領域を形成する方法に比
べ、以下の作用効果が得られる。まず、ｎチャネルＭＯ
Ｓトランジスタのソース・ドレイン領域が砒素イオンよ
りもイオン半径が小さい燐イオンを導入されて形成され
ているためにプロファイルがなだらかになりリーク電
流、寄生容量が低減される。また、ドレイン領域におけ
る電界が緩和されるためにキャリアのインパクトイオン
化に起因するトランジスタの特性劣化が抑制される。さ
らに、不純物イオンの活性のための熱処理条件を強くし
なくても、ゲート電極の空乏化が抑制されるので、トラ
ンジスタの駆動力も高くなる。一方、燐注入前の不純物
イオン注入により燐イオンのチャネリングが防止される
ので、ｎ型ソース・ドレイン拡散層を浅く形成でき、燐
イオンによるソース・ドレイン領域を有していながらシ
ョートチャネル効果を抑制できる。したがって、駆動力
の高い，かつ微細化に適したトランジスタを搭載した半
導体装置を形成することができる。
【００１８】請求項２に係るＭＩＳ半導体装置の製造方
法は、請求項１において、上記第１及び第２の工程で
は、上記半導体基板のｐチャネル型ＭＩＳトランジスタ
形成領域の上にもゲート絶縁膜とゲート電極とを形成
し、上記第３の工程の後に、上記ｐチャネル型ＭＩＳト
ランジスタ形成領域において上記ｎチャネル型ＭＩＳト
ランジスタ形成領域を覆うマスク部材を用いて上記ゲー
ト電極及び上記半導体基板の内部にｐ型不純物イオンを
注入する工程をさらに備え、上記第４の工程では、上記
ｐ型不純物イオンをも拡散，活性化させて、上記ｐチャ
ネル型ＭＩＳトランジスタ形成領域の上記ゲート電極の
両側方位置する領域にｐ型ソース・ドレイン領域を形成
するとともに上記ｐチャネル型ＭＩＳトランジスタ形成
領域におけるゲート電極を低抵抗化する方法である。
法は、請求項１において、上記第１及び第２の工程で
は、上記半導体基板のｐチャネル型ＭＩＳトランジスタ
形成領域の上にもゲート絶縁膜とゲート電極とを形成
し、上記第３の工程の後に、上記ｐチャネル型ＭＩＳト
ランジスタ形成領域において上記ｎチャネル型ＭＩＳト
ランジスタ形成領域を覆うマスク部材を用いて上記ゲー
ト電極及び上記半導体基板の内部にｐ型不純物イオンを
注入する工程をさらに備え、上記第４の工程では、上記
ｐ型不純物イオンをも拡散，活性化させて、上記ｐチャ
ネル型ＭＩＳトランジスタ形成領域の上記ゲート電極の
両側方位置する領域にｐ型ソース・ドレイン領域を形成
するとともに上記ｐチャネル型ＭＩＳトランジスタ形成
領域におけるゲート電極を低抵抗化する方法である。
【００１９】この方法により、ＭＩＳ型半導体装置中の
ｎ型ゲート電極に燐イオンを注入しているので、ｐチャ
ネル型ＭＯＳトランジスタのゲート電極からチャネル側
にｐ型不純物イオンが突き抜けを起こさない程度の短時
間あるいは低温条件下の熱処理でもｎチャネル型ＭＯＳ
トランジスタのゲート電極の空乏化を抑制することがで
きる。すなわち、駆動力の高いＭＯＳトランジスタを搭
載した半導体装置を形成することができる。
ｎ型ゲート電極に燐イオンを注入しているので、ｐチャ
ネル型ＭＯＳトランジスタのゲート電極からチャネル側
にｐ型不純物イオンが突き抜けを起こさない程度の短時
間あるいは低温条件下の熱処理でもｎチャネル型ＭＯＳ
トランジスタのゲート電極の空乏化を抑制することがで
きる。すなわち、駆動力の高いＭＯＳトランジスタを搭
載した半導体装置を形成することができる。
【００２０】請求項３に係るＭＩＳ半導体装置の製造方
法は、請求項１において、上記第２の工程と第３の工程
との間に、上記ゲート電極をマスクとして上記半導体基
板内に低濃度のｎ型不純物イオンを注入する工程と、上
記ゲート電極の両側面上にサイドウォールを形成する工
程とをさらに備え、上記第３の工程では、上記ゲート電
極及びサイドウォールをマスクとして、上記各不純物イ
オンの注入を行なう方法である。
法は、請求項１において、上記第２の工程と第３の工程
との間に、上記ゲート電極をマスクとして上記半導体基
板内に低濃度のｎ型不純物イオンを注入する工程と、上
記ゲート電極の両側面上にサイドウォールを形成する工
程とをさらに備え、上記第３の工程では、上記ゲート電
極及びサイドウォールをマスクとして、上記各不純物イ
オンの注入を行なう方法である。
【００２１】この方法により、特に微細化に適したＬＤ
Ｄ構造を有するトランジスタを搭載した半導体装置を形
成することができる。
Ｄ構造を有するトランジスタを搭載した半導体装置を形
成することができる。
【００２２】請求項１〜３において、以下の好ましい態
様を採ることができる。
様を採ることができる。
【００２３】請求項４に係るＭＩＳ半導体装置の製造方
法は、請求項１において、上記燐イオンの注入における
チャネリングを防止する機能を有する不純物イオンを、
上記ゲート電極及び半導体基板をアモルファス化させる
ことにより燐イオンのチャネリングを防止する不純物イ
オンとする方法である。
法は、請求項１において、上記燐イオンの注入における
チャネリングを防止する機能を有する不純物イオンを、
上記ゲート電極及び半導体基板をアモルファス化させる
ことにより燐イオンのチャネリングを防止する不純物イ
オンとする方法である。
【００２４】請求項５に係るＭＩＳ半導体装置の製造方
法は、請求項１において、上記燐イオンの注入における
チャネリングを防止する機能を有する不純物イオンを、
砒素イオン，シリコンイオン及びゲルマニウムイオンの
うち少なくともいずれか１つとする方法である。
法は、請求項１において、上記燐イオンの注入における
チャネリングを防止する機能を有する不純物イオンを、
砒素イオン，シリコンイオン及びゲルマニウムイオンの
うち少なくともいずれか１つとする方法である。
【００２５】請求項６に係るＭＩＳ半導体装置の製造方
法は、請求項５において、上記砒素イオン，シリコンイ
オン及びゲルマニウムイオンのうち少なくともいずれか
１つの不純物イオンの注入条件を、加速エネルギーが４
０〜８０ＫｅＶで注入量が２〜８×１０14ｃｍ-2とし、
上記燐イオンの注入条件を、加速エネルギーが５〜３０
ＫｅＶで注入量が２〜８×１０15ｃｍ-2とする方法であ
る。
法は、請求項５において、上記砒素イオン，シリコンイ
オン及びゲルマニウムイオンのうち少なくともいずれか
１つの不純物イオンの注入条件を、加速エネルギーが４
０〜８０ＫｅＶで注入量が２〜８×１０14ｃｍ-2とし、
上記燐イオンの注入条件を、加速エネルギーが５〜３０
ＫｅＶで注入量が２〜８×１０15ｃｍ-2とする方法であ
る。
【００２６】請求項７に係る半導体装置は、半導体基板
の一部に形成されたｎチャネル型ＭＩＳトランジスタと
を少なくとも有するＭＩＳ半導体装置において、上記ｎ
チャネル型ＭＩＳトランジスタが、上記半導体基板上に
形成され、燐イオンの注入時におけるチャネリングを防
止する機能を有する不純物イオンと燐イオンとが導入さ
れたゲート絶縁膜と、上記ゲート絶縁膜の上に形成され
たゲート電極と、上記半導体基板の上記ゲート電極の両
側方に位置する領域に形成され、燐イオンの注入時にお
けるチャネリングを防止する機能を有する不純物イオン
と燐イオンとが導入されたｎ型ソース・ドレイン領域と
を備えている構成としたものである。
の一部に形成されたｎチャネル型ＭＩＳトランジスタと
を少なくとも有するＭＩＳ半導体装置において、上記ｎ
チャネル型ＭＩＳトランジスタが、上記半導体基板上に
形成され、燐イオンの注入時におけるチャネリングを防
止する機能を有する不純物イオンと燐イオンとが導入さ
れたゲート絶縁膜と、上記ゲート絶縁膜の上に形成され
たゲート電極と、上記半導体基板の上記ゲート電極の両
側方に位置する領域に形成され、燐イオンの注入時にお
けるチャネリングを防止する機能を有する不純物イオン
と燐イオンとが導入されたｎ型ソース・ドレイン領域と
を備えている構成としたものである。
【００２７】請求項８に係る半導体装置は、請求項７に
おいて、上記半導体基板の上記ｎチャネルトランジスタ
とは別の部位に形成されたｐチャネル型ＭＩＳトランジ
スタをさらに有し、上記ｐチャネル型ＭＩＳトランジス
タを、上記半導体基板の上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に形成され、ｐ型不純物イオ
ンが導入されたゲート電極と、上記半導体基板の上記ゲ
ート電極の両側方に位置する領域に形成され、ｐ型不純
物イオンが導入されたｐ型ソース・ドレイン領域とによ
り構成したものである。
おいて、上記半導体基板の上記ｎチャネルトランジスタ
とは別の部位に形成されたｐチャネル型ＭＩＳトランジ
スタをさらに有し、上記ｐチャネル型ＭＩＳトランジス
タを、上記半導体基板の上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に形成され、ｐ型不純物イオ
ンが導入されたゲート電極と、上記半導体基板の上記ゲ
ート電極の両側方に位置する領域に形成され、ｐ型不純
物イオンが導入されたｐ型ソース・ドレイン領域とによ
り構成したものである。
【００２８】請求項９に係る半導体装置は、請求項７に
おいて、上記ゲート電極の両側面上に形成されたサイド
ウォールと、上記ソース・ドレイン領域のゲート電極側
に隣接した領域に形成され、低濃度のｎ型不純物が導入
された低濃度ソース・ドレイン領域とをさらに備えてい
る。
おいて、上記ゲート電極の両側面上に形成されたサイド
ウォールと、上記ソース・ドレイン領域のゲート電極側
に隣接した領域に形成され、低濃度のｎ型不純物が導入
された低濃度ソース・ドレイン領域とをさらに備えてい
る。
【００２９】請求項１０に係る半導体装置は、請求項
７，８又は９において、上記燐イオンの注入におけるチ
ャネリングを防止する機能を有する不純物イオンを、上
記ゲート電極及び半導体基板をアモルファス化させるこ
とにより燐イオンのチャネリングを防止する不純物イオ
ンとしたものである。
７，８又は９において、上記燐イオンの注入におけるチ
ャネリングを防止する機能を有する不純物イオンを、上
記ゲート電極及び半導体基板をアモルファス化させるこ
とにより燐イオンのチャネリングを防止する不純物イオ
ンとしたものである。
【００３０】請求項１１に係る半導体装置は、請求項
７，８又は９において、上記燐イオンの注入におけるチ
ャネリングを防止する機能を有する不純物イオンを、砒
素イオン及びシリコンイオンのうち少なくともいずれか
一方としたものである。
７，８又は９において、上記燐イオンの注入におけるチ
ャネリングを防止する機能を有する不純物イオンを、砒
素イオン及びシリコンイオンのうち少なくともいずれか
一方としたものである。
【００３１】請求項１２に係る半導体装置は、請求項１
１において、上記ｎ型ソース・ドレイン領域内の深さ８
０ｎｍの位置における上記砒素イオン及びシリコンイオ
ンのうち少なくともいずれか一方の不純物イオンの濃度
を３×１０16〜３×１０17／ｃｍ-3とし、上記ｎ型ソー
ス・ドレイン領域内の深さ８０ｎｍの位置における上記
燐イオンの濃度を３×１０17〜３×１０18／ｃｍ-3とし
たものである。
１において、上記ｎ型ソース・ドレイン領域内の深さ８
０ｎｍの位置における上記砒素イオン及びシリコンイオ
ンのうち少なくともいずれか一方の不純物イオンの濃度
を３×１０16〜３×１０17／ｃｍ-3とし、上記ｎ型ソー
ス・ドレイン領域内の深さ８０ｎｍの位置における上記
燐イオンの濃度を３×１０17〜３×１０18／ｃｍ-3とし
たものである。
【００３２】請求項７〜１２の構成により、それぞれ上
述の請求項１〜６に相当する利点を有するＭＩＳ半導体
装置を得ることができる。
述の請求項１〜６に相当する利点を有するＭＩＳ半導体
装置を得ることができる。
【００３３】
（第１の実施形態）図１（ａ）〜（ｄ）は、第１の実施
形態におけるｎチャネルＭＯＳ型半導体装置の製造工程
を示す断面図である。
形態におけるｎチャネルＭＯＳ型半導体装置の製造工程
を示す断面図である。
【００３４】まず、図１（ａ）に示すように、ｐ型の半
導体基板１（本実施形態では、ｐ型半導体領域として機
能する）の上に厚みが４〜１０ｎｍのシリコン酸化膜か
らなるゲート酸化膜４と、厚みが１００〜３００ｎｍの
ポリシリコン膜からなるゲート電極５とを形成する。
導体基板１（本実施形態では、ｐ型半導体領域として機
能する）の上に厚みが４〜１０ｎｍのシリコン酸化膜か
らなるゲート酸化膜４と、厚みが１００〜３００ｎｍの
ポリシリコン膜からなるゲート電極５とを形成する。
【００３５】次に、図１（ｂ）に示すように、ＣＶＤ法
によりゲート電極５及びｐ型半導体基板１の上に厚みが
１００〜２００ｎｍのシリコン酸化膜７を堆積する。
によりゲート電極５及びｐ型半導体基板１の上に厚みが
１００〜２００ｎｍのシリコン酸化膜７を堆積する。
【００３６】次に、図１（ｃ）に示すように、異方性ド
ライエッチングを行なって、シリコン酸化膜をエッチバ
ックし、ゲート電極５の両側面上にサイドウォール６を
形成する。
ライエッチングを行なって、シリコン酸化膜をエッチバ
ックし、ゲート電極５の両側面上にサイドウォール６を
形成する。
【００３７】次に、図１（ｄ）に示すように、ゲート電
極１０及びサイドウォール６をマスクとして、ゲート電
極５内と、半導体基板１内のゲート電極５の両側方に位
置する領域８とに砒素イオン（Ａｓ+ ）の注入を行な
う。この時の注入条件は、例えば加速エネルギーが４０
〜８０ＫｅＶで、注入量が２〜８×１０14ｃｍ-2であ
る。
極１０及びサイドウォール６をマスクとして、ゲート電
極５内と、半導体基板１内のゲート電極５の両側方に位
置する領域８とに砒素イオン（Ａｓ+ ）の注入を行な
う。この時の注入条件は、例えば加速エネルギーが４０
〜８０ＫｅＶで、注入量が２〜８×１０14ｃｍ-2であ
る。
【００３８】続いて、図１（ｅ）に示すように、ゲート
電極１０及びサイドウォール６をマスクとして、ゲート
電極５内と、半導体基板１内のゲート電極５の両側方に
位置する領域８とにさらに燐イオン（Ｐ+ ）の注入を行
なう。この時の注入条件は、例えば加速エネルギーが５
〜３０ＫｅＶで、注入量が２〜８×１０15ｃｍ-2であ
る。このとき、ソース・ドレイン領域８ａとなるべき不
純物導入層が形成されるが、この状態ではまだキャリア
の移動作用を生ぜしめるソース・ドレインとして機能す
るわけではない。さらに、図１（ｅ）に示す状態で、温
度が１０００〜１０５０℃で時間が１〜１５秒間の条
件、あるいは温度が８５０℃で時間が１０〜３０分間の
条件による熱処理を行ない、注入された不純物イオンつ
まり砒素イオン（Ａｓ+ ）と燐イオン（Ｐ+ ）とを活性
化する。その結果、低抵抗化されたｎ型のゲート電極５
ａと、キャリアの移動作用を生ぜしめる機能を有するｎ
型のソース・ドレイン領域８ａとが形成される。このと
き、全体としてのソース・ドレイン領域８ａの深さは例
えば０．１〜０．１５μｍである。ただし、砒素イオン
（Ａｓ+ ）の濃度は極めて薄いので、ソース・ドレイン
領域８ａにおけるキャリアの移動作用に起用する役割は
極めて僅かでほとんど無視しうる。つまり、ソース・ド
レイン領域８ａの機能に関し、不純物濃度分布について
は、燐イオン（Ｐ+ ）の濃度のみを考慮してさしつかえ
ない。
電極１０及びサイドウォール６をマスクとして、ゲート
電極５内と、半導体基板１内のゲート電極５の両側方に
位置する領域８とにさらに燐イオン（Ｐ+ ）の注入を行
なう。この時の注入条件は、例えば加速エネルギーが５
〜３０ＫｅＶで、注入量が２〜８×１０15ｃｍ-2であ
る。このとき、ソース・ドレイン領域８ａとなるべき不
純物導入層が形成されるが、この状態ではまだキャリア
の移動作用を生ぜしめるソース・ドレインとして機能す
るわけではない。さらに、図１（ｅ）に示す状態で、温
度が１０００〜１０５０℃で時間が１〜１５秒間の条
件、あるいは温度が８５０℃で時間が１０〜３０分間の
条件による熱処理を行ない、注入された不純物イオンつ
まり砒素イオン（Ａｓ+ ）と燐イオン（Ｐ+ ）とを活性
化する。その結果、低抵抗化されたｎ型のゲート電極５
ａと、キャリアの移動作用を生ぜしめる機能を有するｎ
型のソース・ドレイン領域８ａとが形成される。このと
き、全体としてのソース・ドレイン領域８ａの深さは例
えば０．１〜０．１５μｍである。ただし、砒素イオン
（Ａｓ+ ）の濃度は極めて薄いので、ソース・ドレイン
領域８ａにおけるキャリアの移動作用に起用する役割は
極めて僅かでほとんど無視しうる。つまり、ソース・ド
レイン領域８ａの機能に関し、不純物濃度分布について
は、燐イオン（Ｐ+ ）の濃度のみを考慮してさしつかえ
ない。
【００３９】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
して何層かの金属配線を形成することで、半導体装置が
形成される。
【００４０】このような一連の工程を経て形成されたＭ
ＯＳトランジスタは、従来のＭＯＳトランジスタと比較
して、以下の利点を有する。以下、その点について、デ
ータを参照しながら説明する。
ＯＳトランジスタは、従来のＭＯＳトランジスタと比較
して、以下の利点を有する。以下、その点について、デ
ータを参照しながら説明する。
【００４１】図２は、燐イオンのみの注入によって形成
されたソース・ドレイン領域と、本実施形態の砒素イオ
ン及び燐イオンの注入によって形成されたソース・ドレ
イン領域８ａとにおける燐イオンのみの濃度の分布を示
すＳＩＭＳデータである。同図に示すように、燐イオン
のみを注入して形成されたソース・ドレイン領域（変化
曲線Ａ１参照）の深さに比べ、本実施形態のソース・ド
レイン領域（変化曲線Ａ２参照）の深さはかなり浅いこ
とが分かる。そして、本実施形態に係る上記ｎ型ソース
・ドレイン領域内の深さ８０ｎｍの位置における上記燐
イオンの濃度は３×１０17〜３×１０18／ｃｍ-3であ
る。また、ｎ型ソース・ドレイン領域８ａ内の深さ８０
ｎｍの位置における上記砒素イオンの濃度は３×１０16
〜３×１０17／ｃｍ-3である。
されたソース・ドレイン領域と、本実施形態の砒素イオ
ン及び燐イオンの注入によって形成されたソース・ドレ
イン領域８ａとにおける燐イオンのみの濃度の分布を示
すＳＩＭＳデータである。同図に示すように、燐イオン
のみを注入して形成されたソース・ドレイン領域（変化
曲線Ａ１参照）の深さに比べ、本実施形態のソース・ド
レイン領域（変化曲線Ａ２参照）の深さはかなり浅いこ
とが分かる。そして、本実施形態に係る上記ｎ型ソース
・ドレイン領域内の深さ８０ｎｍの位置における上記燐
イオンの濃度は３×１０17〜３×１０18／ｃｍ-3であ
る。また、ｎ型ソース・ドレイン領域８ａ内の深さ８０
ｎｍの位置における上記砒素イオンの濃度は３×１０16
〜３×１０17／ｃｍ-3である。
【００４２】図３は、一般的な燐イオンのみの注入によ
って形成されるソース・ドレイン領域の接合容量（曲線
Ｂ１）と、砒素イオンのみの注入によって形成されるソ
ース・ドレイン領域の接合容量（曲線Ｂ２）とを比較し
た特性図である。図３を参照すると分かるように、燐イ
オンの注入によって得られたソース・ドレイン領域の接
合容量は小さく、不純物濃度分布がなだらかである。
って形成されるソース・ドレイン領域の接合容量（曲線
Ｂ１）と、砒素イオンのみの注入によって形成されるソ
ース・ドレイン領域の接合容量（曲線Ｂ２）とを比較し
た特性図である。図３を参照すると分かるように、燐イ
オンの注入によって得られたソース・ドレイン領域の接
合容量は小さく、不純物濃度分布がなだらかである。
【００４３】図４は、砒素イオンのみの注入によって形
成された従来のソース・ドレイン領域を有するＭＯＳト
ランジスタの飽和電流（曲線Ｃ１）と、砒素イオン及び
燐イオンの注入によって形成された本実施形態のソース
・ドレイン領域を有するＭＯＳトランジスタの飽和電流
（曲線Ｃ２）とを比較する特性図である。図４を参照す
るとわかるように、本実施形態のＭＯＳトランジスタで
は、飽和電流値が向上している。
成された従来のソース・ドレイン領域を有するＭＯＳト
ランジスタの飽和電流（曲線Ｃ１）と、砒素イオン及び
燐イオンの注入によって形成された本実施形態のソース
・ドレイン領域を有するＭＯＳトランジスタの飽和電流
（曲線Ｃ２）とを比較する特性図である。図４を参照す
るとわかるように、本実施形態のＭＯＳトランジスタで
は、飽和電流値が向上している。
【００４４】図５は、砒素イオンのみの注入によって形
成された従来のゲート電極の空乏化率（曲線Ｄ１）と、
砒素イオン及び燐イオンの注入によって形成された本実
施形態のゲート電極の空乏化率（曲線Ｄ２）とを比較す
る特性図である。ただし、Ｃinv ／Ｃoxが高い方が空乏
化率が低いことを示す。図５を参照するとわかるよう
に、本実施形態のＭＯＳトランジスタにおけるゲート電
極の方が、空乏化率が低い。
成された従来のゲート電極の空乏化率（曲線Ｄ１）と、
砒素イオン及び燐イオンの注入によって形成された本実
施形態のゲート電極の空乏化率（曲線Ｄ２）とを比較す
る特性図である。ただし、Ｃinv ／Ｃoxが高い方が空乏
化率が低いことを示す。図５を参照するとわかるよう
に、本実施形態のＭＯＳトランジスタにおけるゲート電
極の方が、空乏化率が低い。
【００４５】以上の一連のデータから、以下のことがわ
かる。
かる。
【００４６】第１に、ソース・ドレイン領域８ａにおい
て、燐イオンの導入によってソース・ドレイン領域８ａ
を形成しながら、燐イオンの注入前にソース・ドレイン
領域となる領域に砒素イオンを注入しておくことで、ソ
ース・ドレイン領域が砒素のみを導入して形成されてい
る場合に比べ、ソース・ドレイン領域８ａの不純物濃度
プロファイルが緩やかとなる（図３参照）。したがっ
て、キャリアのインパクトイオン化作用によるトランジ
スタの特性の劣化や、寄生容量及びリーク電流の増大を
抑制することができる。すなわち、上述の問題点
（１），（２）を解消することができる。
て、燐イオンの導入によってソース・ドレイン領域８ａ
を形成しながら、燐イオンの注入前にソース・ドレイン
領域となる領域に砒素イオンを注入しておくことで、ソ
ース・ドレイン領域が砒素のみを導入して形成されてい
る場合に比べ、ソース・ドレイン領域８ａの不純物濃度
プロファイルが緩やかとなる（図３参照）。したがっ
て、キャリアのインパクトイオン化作用によるトランジ
スタの特性の劣化や、寄生容量及びリーク電流の増大を
抑制することができる。すなわち、上述の問題点
（１），（２）を解消することができる。
【００４７】第２に，図１（ｄ）に示す工程で、砒素イ
オン（Ａｓ+ ）のイオン注入が行なわれると、半導体基
板１内のシリコン単結晶が部分的にアモルファス化され
る。そして、主としてこのアモルファス化された部分に
より、次に図１（ｅ）に示す工程で、燐イオン（Ｐ+ ）
の注入の際におけるチャネリングが抑制される。したが
って、燐イオンのみの注入によってソース・ドレイン領
域を形成した場合に比べると、ソース・ドレイン領域８
ａの拡散層深さを抑制することができる（図２参照）。
したがって、ショートチャネル効果を抑制することがで
きる。
オン（Ａｓ+ ）のイオン注入が行なわれると、半導体基
板１内のシリコン単結晶が部分的にアモルファス化され
る。そして、主としてこのアモルファス化された部分に
より、次に図１（ｅ）に示す工程で、燐イオン（Ｐ+ ）
の注入の際におけるチャネリングが抑制される。したが
って、燐イオンのみの注入によってソース・ドレイン領
域を形成した場合に比べると、ソース・ドレイン領域８
ａの拡散層深さを抑制することができる（図２参照）。
したがって、ショートチャネル効果を抑制することがで
きる。
【００４８】第３に、砒素イオン及び燐イオンの注入に
よって形成されたｎ型のゲート電極５ａを有するため、
高温，長時間の熱処理を行なわなくても燐イオンが十分
活性化される。したがって、砒素イオンの不活性化に起
因するゲート電極５ａの空乏化を抑制することができ
（図５参照）、ｎチャネルＭＯＳ型トランジスタの駆動
力が高くなる（図４参照）。すなわち、上述の問題点
（３）を解消することができる。
よって形成されたｎ型のゲート電極５ａを有するため、
高温，長時間の熱処理を行なわなくても燐イオンが十分
活性化される。したがって、砒素イオンの不活性化に起
因するゲート電極５ａの空乏化を抑制することができ
（図５参照）、ｎチャネルＭＯＳ型トランジスタの駆動
力が高くなる（図４参照）。すなわち、上述の問題点
（３）を解消することができる。
【００４９】なお、本実施形態では、燐イオンを注入す
る前に半導体基板１中に半導体基板を構成する単結晶
（本実施形態ではシリコン単結晶）をアモルファス化す
る機能を有する不純物イオンとして砒素イオンを注入し
たが、同様の機能を有する材料（例えばシリコンイオ
ン，ゲルマニウムイオンなど）であれば、その物質のイ
オンを注入してから燐イオンを注入しても、本実施形態
と同様の効果を発揮することができる。
る前に半導体基板１中に半導体基板を構成する単結晶
（本実施形態ではシリコン単結晶）をアモルファス化す
る機能を有する不純物イオンとして砒素イオンを注入し
たが、同様の機能を有する材料（例えばシリコンイオ
ン，ゲルマニウムイオンなど）であれば、その物質のイ
オンを注入してから燐イオンを注入しても、本実施形態
と同様の効果を発揮することができる。
【００５０】また、上記第１の実施形態において、上記
サイドウォール６は必ずしも形成する必要はない。ただ
し、サイドウォールを形成することで、上記図１（ａ）
に示す工程で、低濃度のｎ型不純物イオン（例えば燐イ
オン）を注入しておくことにより、ソース・ドレイン領
域８ａとチャネル領域との間に低濃度ソース・ドレイン
領域をも有するいわゆるＬＤＤ領域を形成することがで
き、微細化に適したＭＯＳトランジスタを形成すること
ができるという著効を発揮することができる。
サイドウォール６は必ずしも形成する必要はない。ただ
し、サイドウォールを形成することで、上記図１（ａ）
に示す工程で、低濃度のｎ型不純物イオン（例えば燐イ
オン）を注入しておくことにより、ソース・ドレイン領
域８ａとチャネル領域との間に低濃度ソース・ドレイン
領域をも有するいわゆるＬＤＤ領域を形成することがで
き、微細化に適したＭＯＳトランジスタを形成すること
ができるという著効を発揮することができる。
【００５１】（第２の実施形態）次に、図６（ａ）〜
（ｄ）を参照しながら第２の実施形態について説明す
る。図６（ａ）〜（ｄ）は本発明の第２の実施形態にお
けるＣＭＯＳ型半導体装置の製造工程を示す断面図であ
る。
（ｄ）を参照しながら第２の実施形態について説明す
る。図６（ａ）〜（ｄ）は本発明の第２の実施形態にお
けるＣＭＯＳ型半導体装置の製造工程を示す断面図であ
る。
【００５２】図６（ａ）に示す状態では、ｐ型の半導体
基板１上にはｎチャネル型ＭＯＳトランジスタ形成領域
であるｐ型半導体領域２ａ（本実施形態では、ｐ型半導
体基板１と同じ不純物濃度の領域）と、ｐチャネル型Ｍ
ＯＳトランジスタ形成領域であるｎ型半導体領域２ｂ
と、ｐ型半導体領域２ａとｎ型半導体領域２ｂを分離す
る素子分離領域３とが形成されている。この状態から、
上記ｐ型半導体領域２ａ及びｎ型半導体領域２ｂの上に
厚みが４〜１０ｎｍのシリコン酸化膜からなるゲート酸
化膜４と、厚みが１００〜３００ｎｍのポリシリコン膜
からなるゲート電極５とを形成する。
基板１上にはｎチャネル型ＭＯＳトランジスタ形成領域
であるｐ型半導体領域２ａ（本実施形態では、ｐ型半導
体基板１と同じ不純物濃度の領域）と、ｐチャネル型Ｍ
ＯＳトランジスタ形成領域であるｎ型半導体領域２ｂ
と、ｐ型半導体領域２ａとｎ型半導体領域２ｂを分離す
る素子分離領域３とが形成されている。この状態から、
上記ｐ型半導体領域２ａ及びｎ型半導体領域２ｂの上に
厚みが４〜１０ｎｍのシリコン酸化膜からなるゲート酸
化膜４と、厚みが１００〜３００ｎｍのポリシリコン膜
からなるゲート電極５とを形成する。
【００５３】次に、図６（ｂ）に示すように、ＣＶＤ法
によりゲート電極５及びｐ型半導体基板１の上に厚みが
１００〜２００ｎｍのシリコン酸化膜を堆積した後、異
方性ドライエッチングを行なって、シリコン酸化膜をエ
ッチバックし、ゲート電極５の両側面上にサイドウォー
ル６を形成する。
によりゲート電極５及びｐ型半導体基板１の上に厚みが
１００〜２００ｎｍのシリコン酸化膜を堆積した後、異
方性ドライエッチングを行なって、シリコン酸化膜をエ
ッチバックし、ゲート電極５の両側面上にサイドウォー
ル６を形成する。
【００５４】次に、図６（ｃ）に示すように、ｐ型半導
体領域２ａにおいては、ｎ型半導体領域２ｂを覆うフォ
トレジスト膜（図示せず），ゲート電極５及びサイドウ
ォール６をマスクとして、上記図１（ｄ）に示す工程と
同様の砒素イオンの注入を行ない、その後、上記図１
（ｅ）に示す工程と同様の燐イオンの注入を行なって、
ゲート電極５内とｐ型半導体領域２内のゲート電極５の
両側方に位置する領域８とに砒素イオン及び燐イオンを
導入する。この時の注入条件は、上記第１の実施形態に
述べた通りでよい。
体領域２ａにおいては、ｎ型半導体領域２ｂを覆うフォ
トレジスト膜（図示せず），ゲート電極５及びサイドウ
ォール６をマスクとして、上記図１（ｄ）に示す工程と
同様の砒素イオンの注入を行ない、その後、上記図１
（ｅ）に示す工程と同様の燐イオンの注入を行なって、
ゲート電極５内とｐ型半導体領域２内のゲート電極５の
両側方に位置する領域８とに砒素イオン及び燐イオンを
導入する。この時の注入条件は、上記第１の実施形態に
述べた通りでよい。
【００５５】また、ｎ型半導体領域２ｂにおいては、ｐ
型半導体領域２ａを覆うフォトレジスト膜（図示せ
ず），ゲート電極５及びサイドウォール６をマスクとし
てフッ化ホウ素イオン（ＢＦ2+）の注入を行ない、ゲー
ト電極５内とｎ型半導体領域２ｂ内のゲート電極５の両
側方に位置する領域９内とにフッ化ホウ素イオンを導入
する。このとき、フッ化ホウ素イオンの注入条件は、加
速エネルギーが１０〜６０ＫｅＶで、注入量が２〜８×
１０15ｃｍ-2である。
型半導体領域２ａを覆うフォトレジスト膜（図示せ
ず），ゲート電極５及びサイドウォール６をマスクとし
てフッ化ホウ素イオン（ＢＦ2+）の注入を行ない、ゲー
ト電極５内とｎ型半導体領域２ｂ内のゲート電極５の両
側方に位置する領域９内とにフッ化ホウ素イオンを導入
する。このとき、フッ化ホウ素イオンの注入条件は、加
速エネルギーが１０〜６０ＫｅＶで、注入量が２〜８×
１０15ｃｍ-2である。
【００５６】さらに、図６（ｄ）に示す状態で、温度が
１０００〜１０５０℃で時間が１〜１５秒間の条件、あ
るいは温度が８５０℃で時間が１０〜３０分間の条件に
よる熱処理を行ない、不純物イオンを活性化する。その
結果、ｐ型半導体領域２ａには、低抵抗化されたｎ型ゲ
ート電極５ａと、ｎ型のソース・ドレイン領域８ａとが
形成され、ｎ型半導体領域２ｂには、低抵抗化されたｐ
型ゲート電極５ｂと、ｐ型のソース・ドレイン領域９ａ
とが形成される。なお、いずれの半導体領域２ａ，２ｂ
においても、ソース・ドレイン領域８ａ，９ａの深さは
０．１〜０．１５μｍである。
１０００〜１０５０℃で時間が１〜１５秒間の条件、あ
るいは温度が８５０℃で時間が１０〜３０分間の条件に
よる熱処理を行ない、不純物イオンを活性化する。その
結果、ｐ型半導体領域２ａには、低抵抗化されたｎ型ゲ
ート電極５ａと、ｎ型のソース・ドレイン領域８ａとが
形成され、ｎ型半導体領域２ｂには、低抵抗化されたｐ
型ゲート電極５ｂと、ｐ型のソース・ドレイン領域９ａ
とが形成される。なお、いずれの半導体領域２ａ，２ｂ
においても、ソース・ドレイン領域８ａ，９ａの深さは
０．１〜０．１５μｍである。
【００５７】すなわち、ｐ型半導体領域２ａには、ゲー
ト酸化膜４と、ｎ型のゲート電極５ａと、ｎ型のソース
・ドレイン領域８ａとにより構成されるｐチャネル型Ｍ
ＯＳトランジスタ１０ａが形成される。ｎ型半導体領域
２ｂには、ゲート酸化膜４と、ｐ型のゲート電極５ｂ
と、ｐ型のソース・ドレイン領域９ａとにより構成され
るｐチャネル型ＭＯＳトランジスタ１０ｂが形成され
る。
ト酸化膜４と、ｎ型のゲート電極５ａと、ｎ型のソース
・ドレイン領域８ａとにより構成されるｐチャネル型Ｍ
ＯＳトランジスタ１０ａが形成される。ｎ型半導体領域
２ｂには、ゲート酸化膜４と、ｐ型のゲート電極５ｂ
と、ｐ型のソース・ドレイン領域９ａとにより構成され
るｐチャネル型ＭＯＳトランジスタ１０ｂが形成され
る。
【００５８】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
して何層かの金属配線を形成することで、半導体装置が
形成される。
【００５９】本実施形態は、基本的には第１の実施形態
の製造工程をＣＭＯＳ型半導体装置に応用したものであ
り、ｎチャネル型トランジスタ１０ａは、上記第１の実
施形態に述べたとおりの特徴を有する。
の製造工程をＣＭＯＳ型半導体装置に応用したものであ
り、ｎチャネル型トランジスタ１０ａは、上記第１の実
施形態に述べたとおりの特徴を有する。
【００６０】加えて、本実施形態により形成されるＣＭ
ＯＳ型半導体装置は、上記従来の砒素イオンの注入を用
いたｎチャネル型ＭＯＳトランジスタとフッ化ホウ素イ
オンの注入を用いたｐチャネル型ＭＯＳトランジスタを
組み合わせたものに比べ、下記の利点を有する。
ＯＳ型半導体装置は、上記従来の砒素イオンの注入を用
いたｎチャネル型ＭＯＳトランジスタとフッ化ホウ素イ
オンの注入を用いたｐチャネル型ＭＯＳトランジスタを
組み合わせたものに比べ、下記の利点を有する。
【００６１】ｎチャネル型ＭＯＳトランジスタ１０ａの
ｎ型ゲート電極５ａに燐イオンを注入しているので、図
６（ｄ）に示す状態で熱処理を行なう際、ｐチャネル型
ＭＯＳトランジスタ１０ｂのｐ型ゲート電極５ｂからチ
ャネル領域へのホウ素の突き抜けを起こさない程度の短
時間あるいは低温条件下の熱処理を行なっても、ｎチャ
ネル型ＭＯＳトランジスタ１０ａのゲート電極５ａ中の
燐イオンは十分活性化される。したがって、ｎチャネル
型ＭＯＳトランジスタ１０ａにおいて、ｎ型のゲート電
極５ａの空乏化を抑制することができるので、十分高い
駆動力が得られる。
ｎ型ゲート電極５ａに燐イオンを注入しているので、図
６（ｄ）に示す状態で熱処理を行なう際、ｐチャネル型
ＭＯＳトランジスタ１０ｂのｐ型ゲート電極５ｂからチ
ャネル領域へのホウ素の突き抜けを起こさない程度の短
時間あるいは低温条件下の熱処理を行なっても、ｎチャ
ネル型ＭＯＳトランジスタ１０ａのゲート電極５ａ中の
燐イオンは十分活性化される。したがって、ｎチャネル
型ＭＯＳトランジスタ１０ａにおいて、ｎ型のゲート電
極５ａの空乏化を抑制することができるので、十分高い
駆動力が得られる。
【００６２】なお、本実施形態では、ｐ型半導体領域２
ａにおいて、燐イオンを注入する前に半導体基板１中に
半導体基板を構成する半導体の単結晶（本実施形態では
シリコン単結晶）をアモルファス化する機能を有する不
純物イオンとして砒素イオンを注入したが、同様の機能
を有する材料（例えばシリコンイオン，ゲルマニウムイ
オンなど）であれば、その物質のイオンを注入してから
燐イオンを注入しても、本実施形態と同様の効果を発揮
することができる。
ａにおいて、燐イオンを注入する前に半導体基板１中に
半導体基板を構成する半導体の単結晶（本実施形態では
シリコン単結晶）をアモルファス化する機能を有する不
純物イオンとして砒素イオンを注入したが、同様の機能
を有する材料（例えばシリコンイオン，ゲルマニウムイ
オンなど）であれば、その物質のイオンを注入してから
燐イオンを注入しても、本実施形態と同様の効果を発揮
することができる。
【００６３】また、上記第１，第２実施形態において、
上記サイドウォール６は必ずしも形成する必要はない。
ただし、サイドウォールを形成することで、ソース・ド
レイン領域８とチャネル領域との間に低濃度ソース・ド
レイン領域をも有するいわゆるＬＤＤ領域を形成するこ
とができ、微細化に適したＭＯＳトランジスタを形成す
ることができるという著効を発揮することができる。
上記サイドウォール６は必ずしも形成する必要はない。
ただし、サイドウォールを形成することで、ソース・ド
レイン領域８とチャネル領域との間に低濃度ソース・ド
レイン領域をも有するいわゆるＬＤＤ領域を形成するこ
とができ、微細化に適したＭＯＳトランジスタを形成す
ることができるという著効を発揮することができる。
【００６４】なお、上記第１，第２の実施形態において
は、ゲート絶縁膜をシリコン酸化膜で構成したが、シリ
コン窒化膜の代りにシリコン窒化膜でゲート絶縁膜を構
成しても、上記各実施形態と同様の効果を発揮し得るこ
とはいうまでもない。
は、ゲート絶縁膜をシリコン酸化膜で構成したが、シリ
コン窒化膜の代りにシリコン窒化膜でゲート絶縁膜を構
成しても、上記各実施形態と同様の効果を発揮し得るこ
とはいうまでもない。
【００６５】
【発明の効果】請求項１〜６によれば、ＭＩＳ半導体装
置の製造方法として、ｎチャネル型ＭＯＳトランジスタ
形成領域において、少なくともゲート電極をマスクとし
て、燐イオンの注入時におけるチャネリングを防止する
機能を有する不純物イオンを注入してから燐イオンを注
入し、熱処理により燐イオンを活性化させてソース・ド
レイン領域を形成するとともに、ゲート電極を低抵抗化
するようにしたので、短チャネル効果を抑制しながら、
寄生容量の増大，リーク電流の増大，ゲート電極の空乏
化等を抑制することができ、よって、駆動力の高いかつ
微細かに適した半導体装置の形成を図ることができる。
置の製造方法として、ｎチャネル型ＭＯＳトランジスタ
形成領域において、少なくともゲート電極をマスクとし
て、燐イオンの注入時におけるチャネリングを防止する
機能を有する不純物イオンを注入してから燐イオンを注
入し、熱処理により燐イオンを活性化させてソース・ド
レイン領域を形成するとともに、ゲート電極を低抵抗化
するようにしたので、短チャネル効果を抑制しながら、
寄生容量の増大，リーク電流の増大，ゲート電極の空乏
化等を抑制することができ、よって、駆動力の高いかつ
微細かに適した半導体装置の形成を図ることができる。
【００６６】請求項７〜１２によれば、ＭＩＳ半導体装
置の構造として、砒素イオン及び燐イオンの注入により
形成されたゲート電極及びソース・ドレイン領域を有す
るｎチャネル型ＭＯＳトランジスタを備える構成とした
ので、請求項１〜６の効果を発揮するＭＩＳトランジス
タを得ることができる。
置の構造として、砒素イオン及び燐イオンの注入により
形成されたゲート電極及びソース・ドレイン領域を有す
るｎチャネル型ＭＯＳトランジスタを備える構成とした
ので、請求項１〜６の効果を発揮するＭＩＳトランジス
タを得ることができる。
【図１】第１の実施形態におけるｎチャネル型ＭＯＳト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図２】第１の実施形態のソース・ドレイン領域と燐イ
オンのみを導入して形成されるソース・ドレイン領域と
の燐イオンの濃度分布図である。
オンのみを導入して形成されるソース・ドレイン領域と
の燐イオンの濃度分布図である。
【図３】燐イオンを導入して形成されるソース・ドレイ
ン領域と砒素イオンを導入して形成されるソース・ドレ
イン領域との接合容量を比較した特性図である。
ン領域と砒素イオンを導入して形成されるソース・ドレ
イン領域との接合容量を比較した特性図である。
【図４】第１の実施形態のＭＯＳトランジスタの飽和電
流値と砒素イオンの導入によるゲート電極を有する従来
のＭＯＳトランジスタの飽和電流値とを比較した特性図
である。
流値と砒素イオンの導入によるゲート電極を有する従来
のＭＯＳトランジスタの飽和電流値とを比較した特性図
である。
【図５】第１の実施形態のＭＯＳトランジスタの空乏化
率と砒素イオンの導入によるゲート電極を有する従来の
ＭＯＳトランジスタの空乏化率とを比較した特性図であ
る。
率と砒素イオンの導入によるゲート電極を有する従来の
ＭＯＳトランジスタの空乏化率とを比較した特性図であ
る。
【図６】第２の実施形態のＣＭＯＳトランジスタの製造
工程を示す断面図である。
工程を示す断面図である。
【図７】従来のＣＭＯＳトランジスタの製造工程を示す
断面図である。
断面図である。
１ 半導体基板 ２ａ ｐ型半導体領域 ２ｂ ｎ型半導体領域 ３ 素子分離領域 ４ ゲート酸化膜 ５ ゲート電極 ６ サイドウォール ７ シリコン酸化膜 ８ａ ｎ型ソース・ドレイン領域 ９ａ ｐ型ソース・ドレイン領域 １０ａ ｎチャネル型ＭＯＳＤトランジスタ １０ｂ ｐチャネル型ＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年７月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ＭＩＳ半導体装置及びその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ゲート電極とソー
ス・ドレイン領域とに同時に不純物を導入して構成され
るＭＩＳ型トランジスタを搭載したＭＩＳ半導体装置に
関するものである。
ス・ドレイン領域とに同時に不純物を導入して構成され
るＭＩＳ型トランジスタを搭載したＭＩＳ半導体装置に
関するものである。
【０００２】
【従来の技術】近年、コンピュータを始めとする電子機
器の高性能化により、半導体集積回路の高集積化、高速
化、低消費電力化が要望されている。これらの半導体集
積回路の大部分は、ＭＯＳ型トランジスタと呼ばれる半
導体素子で構成されているので、上記の要望を実現する
ためには、ＭＯＳ型トランジスタの微細化が最も重要で
あり、ＭＯＳ型トランジスタの微細化を進めながらその
動作の高速化や動作電圧の低下を実現していく必要があ
る。
器の高性能化により、半導体集積回路の高集積化、高速
化、低消費電力化が要望されている。これらの半導体集
積回路の大部分は、ＭＯＳ型トランジスタと呼ばれる半
導体素子で構成されているので、上記の要望を実現する
ためには、ＭＯＳ型トランジスタの微細化が最も重要で
あり、ＭＯＳ型トランジスタの微細化を進めながらその
動作の高速化や動作電圧の低下を実現していく必要があ
る。
【０００３】以下、図面を参照しながら、従来のＭＯＳ
型半導体装置の一例について説明する。
型半導体装置の一例について説明する。
【０００４】図７（ａ）〜（ｃ）は、従来の相補型ＭＯ
Ｓ（ＣＭＯＳ型）半導体装置（ＦＥＴ）の製造工程を示
す断面図である。
Ｓ（ＣＭＯＳ型）半導体装置（ＦＥＴ）の製造工程を示
す断面図である。
【０００５】まず、図７（ａ）に示すように、ｐ型半導
体基板１に、ｎチャネル型ＭＯＳトランジスタ形成領域
となるｐ型半導体領域２ａと、ｐチャネル型ＭＯＳトラ
ンジスタ形成領域となるｎ型半導体領域２ｂ（ｎウエ
ル）と、ｐ型半導体領域２ａとｎ型半導体領域２ｂとの
間を分離する素子分離領域３とを形成する。そして、ｐ
型半導体領域２ａの上とｎ型半導体領域２ｂの上とに、
ＭＯＳ型トランジスタのゲート酸化膜４とゲート電極１
５とをそれぞれ形成する。
体基板１に、ｎチャネル型ＭＯＳトランジスタ形成領域
となるｐ型半導体領域２ａと、ｐチャネル型ＭＯＳトラ
ンジスタ形成領域となるｎ型半導体領域２ｂ（ｎウエ
ル）と、ｐ型半導体領域２ａとｎ型半導体領域２ｂとの
間を分離する素子分離領域３とを形成する。そして、ｐ
型半導体領域２ａの上とｎ型半導体領域２ｂの上とに、
ＭＯＳ型トランジスタのゲート酸化膜４とゲート電極１
５とをそれぞれ形成する。
【０００６】次に、図７（ｂ）に示すように、ｐ型半導
体領域２ａとｎ型半導体領域２ｂとで個別のフォトレジ
ストマスクを形成して（図示せず）、各ＭＯＳトランジ
スタ個別に不純物のイオン注入を行なう。すなわち、ｎ
型半導体領域２ｂを覆うフォトレジスト膜（図示せず）
をマスクとして、ゲート電極１５とｐ型半導体領域２ａ
内のゲート電極１５の両側方に位置する領域１８に砒素
イオン（Ａｓ+ ）を注入する。注入条件は、例えば加速
エネルギーが３０〜６０ＫｅＶで注入量が６〜８×１０
15ｃｍ-2程度である。また、ｐ型半導体領域２ａを覆う
フォトレジスト膜（図示せず）をマスクとして、ゲート
電極１５とｎ型半導体領域２ｂ内のゲート電極１５の両
側方に位置する領域１９にフッ化ホウ素イオン（ＢＦ2
+）を注入する。注入条件は例えば加速エネルギーが１
０〜４０ＫｅＶで、注入量が３〜８×１０15ｃｍ-2であ
る。
体領域２ａとｎ型半導体領域２ｂとで個別のフォトレジ
ストマスクを形成して（図示せず）、各ＭＯＳトランジ
スタ個別に不純物のイオン注入を行なう。すなわち、ｎ
型半導体領域２ｂを覆うフォトレジスト膜（図示せず）
をマスクとして、ゲート電極１５とｐ型半導体領域２ａ
内のゲート電極１５の両側方に位置する領域１８に砒素
イオン（Ａｓ+ ）を注入する。注入条件は、例えば加速
エネルギーが３０〜６０ＫｅＶで注入量が６〜８×１０
15ｃｍ-2程度である。また、ｐ型半導体領域２ａを覆う
フォトレジスト膜（図示せず）をマスクとして、ゲート
電極１５とｎ型半導体領域２ｂ内のゲート電極１５の両
側方に位置する領域１９にフッ化ホウ素イオン（ＢＦ2
+）を注入する。注入条件は例えば加速エネルギーが１
０〜４０ＫｅＶで、注入量が３〜８×１０15ｃｍ-2であ
る。
【０００７】次に、図７（ｃ）に示す工程で、１０００
℃，１０秒間の熱処理を行なって、注入された不純物イ
オンを活性化し、ｐ型半導体領域２ａ中にｎ型ソース・
ドレイン領域１８ａを形成し、ｎ型半導体領域２ｂ中に
ｐ型ソース・ドレイン領域１９ａを形成するとととも
に、各半導体領域２ａ，２ｂ内のゲート電極１５を低抵
抗化して、低抵抗のｎ型ゲート電極１５ａとｐ型ゲート
電極１５ｂとを形成する。
℃，１０秒間の熱処理を行なって、注入された不純物イ
オンを活性化し、ｐ型半導体領域２ａ中にｎ型ソース・
ドレイン領域１８ａを形成し、ｎ型半導体領域２ｂ中に
ｐ型ソース・ドレイン領域１９ａを形成するとととも
に、各半導体領域２ａ，２ｂ内のゲート電極１５を低抵
抗化して、低抵抗のｎ型ゲート電極１５ａとｐ型ゲート
電極１５ｂとを形成する。
【０００８】すなわち、ｐ型半導体領域２ａには、ゲー
ト酸化膜４と、ｎ型のゲート電極１５ａと、ｎ型のソー
ス・ドレイン領域１８ａとにより構成されるｎチャネル
型ＭＯＳトランジスタ２０ａが形成される。ｎ型半導体
領域２ｂには、ゲート酸化膜４と、ｐ型のゲート電極１
５ｂと、ｐ型のソース・ドレイン領域１９ａとにより構
成されるｐチャネル型ＭＯＳトランジスタ２０ｂが形成
される。
ト酸化膜４と、ｎ型のゲート電極１５ａと、ｎ型のソー
ス・ドレイン領域１８ａとにより構成されるｎチャネル
型ＭＯＳトランジスタ２０ａが形成される。ｎ型半導体
領域２ｂには、ゲート酸化膜４と、ｐ型のゲート電極１
５ｂと、ｐ型のソース・ドレイン領域１９ａとにより構
成されるｐチャネル型ＭＯＳトランジスタ２０ｂが形成
される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のＭＯＳ型半導体装置において、以下のような問題が
あった。
来のＭＯＳ型半導体装置において、以下のような問題が
あった。
【００１０】問題点（１） ｎチャネル型ＭＯＳトランジスタのドレイン領域１８ａ
に注入するｎ型不純物としては砒素イオンと燐イオンと
があるが、燐イオンを注入するとソース・ドレイン拡散
層が深くなってショートチャネル効果が大きくなるの
で、上述のように砒素イオンを注入している。しかし、
砒素イオンの注入により不純物濃度のプロファイルが急
峻になるので、ドレイン電圧を印加すると電界が大きく
なり、インパクトイオン化が起きてトランジスタの特性
の劣化が激しくなる虞れがある。
に注入するｎ型不純物としては砒素イオンと燐イオンと
があるが、燐イオンを注入するとソース・ドレイン拡散
層が深くなってショートチャネル効果が大きくなるの
で、上述のように砒素イオンを注入している。しかし、
砒素イオンの注入により不純物濃度のプロファイルが急
峻になるので、ドレイン電圧を印加すると電界が大きく
なり、インパクトイオン化が起きてトランジスタの特性
の劣化が激しくなる虞れがある。
【００１１】問題点（２） また、ｎチャネル型ＭＯＳトランジスタのドレイン領域
１８ａにおける不純物濃度のプロファイルが急峻なこと
から、寄生容量、リーク電流が増大する虞れがある。
１８ａにおける不純物濃度のプロファイルが急峻なこと
から、寄生容量、リーク電流が増大する虞れがある。
【００１２】問題点（３） ＣＭＯＳ型半導体装置では、ｎチャネルＭＯＳトランジ
スタのゲート電極１５ａの空乏層の広がりが過大になる
のと、ｐチャネル型ＭＯＳトランジスタのゲート電極１
５ｂのホウ素が半導体基板に突き抜けるのとを同時に抑
制できないという問題があった。つまり、ホウ素の突き
抜けを防止するために短時間の熱処理を行なうと、ｎチ
ャネル型トランジスタのゲート電極１５ａ中の砒素イオ
ンの活性化が不十分で空乏層の広がりが大きくなり、ゲ
ート電極の抵抗値が大きくなるので駆動力が低下する。
一方、砒素イオンを十分活性化すべく長時間の熱処理を
行なうと、ｐチャネル型トランジスタの電極中１５ｂ中
のホウ素イオンがゲート酸化膜を突き抜けてチャネル領
域に拡散しデバイスの特性を劣化させる虞れがある。
スタのゲート電極１５ａの空乏層の広がりが過大になる
のと、ｐチャネル型ＭＯＳトランジスタのゲート電極１
５ｂのホウ素が半導体基板に突き抜けるのとを同時に抑
制できないという問題があった。つまり、ホウ素の突き
抜けを防止するために短時間の熱処理を行なうと、ｎチ
ャネル型トランジスタのゲート電極１５ａ中の砒素イオ
ンの活性化が不十分で空乏層の広がりが大きくなり、ゲ
ート電極の抵抗値が大きくなるので駆動力が低下する。
一方、砒素イオンを十分活性化すべく長時間の熱処理を
行なうと、ｐチャネル型トランジスタの電極中１５ｂ中
のホウ素イオンがゲート酸化膜を突き抜けてチャネル領
域に拡散しデバイスの特性を劣化させる虞れがある。
【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ｎチャネルトランジスタのソース・
ドレイン領域を形成するための不純物イオンとして燐イ
オンを使用しながら、燐イオンの注入時におけるチャネ
リングを抑制しうる手段を講ずることにより、駆動力の
高い，かつ微細化に適したＭＩＳ半導体装置及びその製
造方法を提供することにある。
あり、その目的は、ｎチャネルトランジスタのソース・
ドレイン領域を形成するための不純物イオンとして燐イ
オンを使用しながら、燐イオンの注入時におけるチャネ
リングを抑制しうる手段を講ずることにより、駆動力の
高い，かつ微細化に適したＭＩＳ半導体装置及びその製
造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、ゲート電極とソース・ドレイ
ン領域に、燐イオンを注入する前に燐イオンの注入時に
おけるチャネリング防止機能を有する不純物イオンを注
入しておくことにある。
に本発明が講じた手段は、ゲート電極とソース・ドレイ
ン領域に、燐イオンを注入する前に燐イオンの注入時に
おけるチャネリング防止機能を有する不純物イオンを注
入しておくことにある。
【００１５】具体的には、請求項１〜６に記載されるＭ
ＩＳ半導体装置の製造方法に関する手段と、請求項７〜
１２に記載されるＭＩＳ半導体装置に関する手段とを講
じている。
ＩＳ半導体装置の製造方法に関する手段と、請求項７〜
１２に記載されるＭＩＳ半導体装置に関する手段とを講
じている。
【００１６】請求項１に係るＭＩＳ半導体装置の製造方
法は、半導体基板のｎチャネル型ＭＩＳトランジスタ形
成領域の上にゲート絶縁膜を形成する第１の工程と、上
記ゲート絶縁膜上にゲート電極を形成する第２の工程
と、上記ｎチャネル型ＭＩＳトランジスタ形成領域にお
いて、上記ゲート電極をマスクとして、燐イオンの注入
におけるチャネリング防止機能を有する不純物イオンの
注入を行なった後、さらに上記ゲート電極をマスクとし
て燐イオンの注入を行なう第３の工程と、熱処理により
上記燐イオンを拡散，活性化させて、上記ｎチャネルＭ
ＩＳトランジスタ形成領域内の上記ゲート電極の両側方
に位置する領域にｎ型ソース・ドレイン領域を形成する
とともに、上記ゲート電極を低抵抗化する第４の工程と
を備えている。
法は、半導体基板のｎチャネル型ＭＩＳトランジスタ形
成領域の上にゲート絶縁膜を形成する第１の工程と、上
記ゲート絶縁膜上にゲート電極を形成する第２の工程
と、上記ｎチャネル型ＭＩＳトランジスタ形成領域にお
いて、上記ゲート電極をマスクとして、燐イオンの注入
におけるチャネリング防止機能を有する不純物イオンの
注入を行なった後、さらに上記ゲート電極をマスクとし
て燐イオンの注入を行なう第３の工程と、熱処理により
上記燐イオンを拡散，活性化させて、上記ｎチャネルＭ
ＩＳトランジスタ形成領域内の上記ゲート電極の両側方
に位置する領域にｎ型ソース・ドレイン領域を形成する
とともに、上記ゲート電極を低抵抗化する第４の工程と
を備えている。
【００１７】この方法により、従来の砒素イオンのみの
注入によってソース・ドレイン領域を形成する方法に比
べ、以下の作用効果が得られる。まず、ｎチャネルＭＯ
Ｓトランジスタのソース・ドレイン領域が砒素イオンよ
りもイオン半径が小さい燐イオンを導入されて形成され
ているためにプロファイルがなだらかになりリーク電
流、寄生容量が低減される。また、ドレイン領域におけ
る電界が緩和されるためにキャリアのインパクトイオン
化に起因するトランジスタの特性劣化が抑制される。さ
らに、不純物イオンの活性のための熱処理条件を強くし
なくても、ゲート電極の空乏化が抑制されるので、トラ
ンジスタの駆動力も高くなる。一方、燐注入前の不純物
イオン注入により燐イオンのチャネリングが防止される
ので、ｎ型ソース・ドレイン拡散層を浅く形成でき、燐
イオンによるソース・ドレイン領域を有していながらシ
ョートチャネル効果を抑制できる。したがって、駆動力
の高い，かつ微細化に適したトランジスタを搭載した半
導体装置を形成することができる。
注入によってソース・ドレイン領域を形成する方法に比
べ、以下の作用効果が得られる。まず、ｎチャネルＭＯ
Ｓトランジスタのソース・ドレイン領域が砒素イオンよ
りもイオン半径が小さい燐イオンを導入されて形成され
ているためにプロファイルがなだらかになりリーク電
流、寄生容量が低減される。また、ドレイン領域におけ
る電界が緩和されるためにキャリアのインパクトイオン
化に起因するトランジスタの特性劣化が抑制される。さ
らに、不純物イオンの活性のための熱処理条件を強くし
なくても、ゲート電極の空乏化が抑制されるので、トラ
ンジスタの駆動力も高くなる。一方、燐注入前の不純物
イオン注入により燐イオンのチャネリングが防止される
ので、ｎ型ソース・ドレイン拡散層を浅く形成でき、燐
イオンによるソース・ドレイン領域を有していながらシ
ョートチャネル効果を抑制できる。したがって、駆動力
の高い，かつ微細化に適したトランジスタを搭載した半
導体装置を形成することができる。
【００１８】請求項２に係るＭＩＳ半導体装置の製造方
法は、請求項１において、上記第１及び第２の工程で
は、上記半導体基板のｐチャネル型ＭＩＳトランジスタ
形成領域の上にもゲート絶縁膜とゲート電極とを形成
し、上記第３の工程の後に、上記ｐチャネル型ＭＩＳト
ランジスタ形成領域において上記ｎチャネル型ＭＩＳト
ランジスタ形成領域を覆うマスク部材を用いて上記ゲー
ト電極及び上記半導体基板の内部にｐ型不純物イオンを
注入する工程をさらに備え、上記第４の工程では、上記
ｐ型不純物イオンをも拡散，活性化させて、上記ｐチャ
ネル型ＭＩＳトランジスタ形成領域の上記ゲート電極の
両側方位置する領域にｐ型ソース・ドレイン領域を形成
するとともに上記ｐチャネル型ＭＩＳトランジスタ形成
領域におけるゲート電極を低抵抗化する方法である。
法は、請求項１において、上記第１及び第２の工程で
は、上記半導体基板のｐチャネル型ＭＩＳトランジスタ
形成領域の上にもゲート絶縁膜とゲート電極とを形成
し、上記第３の工程の後に、上記ｐチャネル型ＭＩＳト
ランジスタ形成領域において上記ｎチャネル型ＭＩＳト
ランジスタ形成領域を覆うマスク部材を用いて上記ゲー
ト電極及び上記半導体基板の内部にｐ型不純物イオンを
注入する工程をさらに備え、上記第４の工程では、上記
ｐ型不純物イオンをも拡散，活性化させて、上記ｐチャ
ネル型ＭＩＳトランジスタ形成領域の上記ゲート電極の
両側方位置する領域にｐ型ソース・ドレイン領域を形成
するとともに上記ｐチャネル型ＭＩＳトランジスタ形成
領域におけるゲート電極を低抵抗化する方法である。
【００１９】この方法により、ＭＩＳ型半導体装置中の
ｎ型ゲート電極に燐イオンを注入しているので、ｐチャ
ネル型ＭＯＳトランジスタのゲート電極からチャネル側
にｐ型不純物イオンが突き抜けを起こさない程度の短時
間あるいは低温条件下の熱処理でもｎチャネル型ＭＯＳ
トランジスタのゲート電極の空乏化を抑制することがで
きる。すなわち、駆動力の高いＭＯＳトランジスタを搭
載した半導体装置を形成することができる。
ｎ型ゲート電極に燐イオンを注入しているので、ｐチャ
ネル型ＭＯＳトランジスタのゲート電極からチャネル側
にｐ型不純物イオンが突き抜けを起こさない程度の短時
間あるいは低温条件下の熱処理でもｎチャネル型ＭＯＳ
トランジスタのゲート電極の空乏化を抑制することがで
きる。すなわち、駆動力の高いＭＯＳトランジスタを搭
載した半導体装置を形成することができる。
【００２０】請求項３に係るＭＩＳ半導体装置の製造方
法は、請求項１において、上記第２の工程と第３の工程
との間に、上記ゲート電極をマスクとして上記半導体基
板内に低濃度のｎ型不純物イオンを注入する工程と、上
記ゲート電極の両側面上にサイドウォールを形成する工
程とをさらに備え、上記第３の工程では、上記ゲート電
極及びサイドウォールをマスクとして、上記各不純物イ
オンの注入を行なう方法である。
法は、請求項１において、上記第２の工程と第３の工程
との間に、上記ゲート電極をマスクとして上記半導体基
板内に低濃度のｎ型不純物イオンを注入する工程と、上
記ゲート電極の両側面上にサイドウォールを形成する工
程とをさらに備え、上記第３の工程では、上記ゲート電
極及びサイドウォールをマスクとして、上記各不純物イ
オンの注入を行なう方法である。
【００２１】この方法により、特に微細化に適したＬＤ
Ｄ構造を有するトランジスタを搭載した半導体装置を形
成することができる。
Ｄ構造を有するトランジスタを搭載した半導体装置を形
成することができる。
【００２２】請求項１〜３において、以下の好ましい態
様を採ることができる。
様を採ることができる。
【００２３】請求項４に係るＭＩＳ半導体装置の製造方
法は、請求項１において、上記燐イオンの注入における
チャネリングを防止する機能を有する不純物イオンを、
上記ゲート電極及び半導体基板をアモルファス化させる
ことにより燐イオンのチャネリングを防止する不純物イ
オンとする方法である。
法は、請求項１において、上記燐イオンの注入における
チャネリングを防止する機能を有する不純物イオンを、
上記ゲート電極及び半導体基板をアモルファス化させる
ことにより燐イオンのチャネリングを防止する不純物イ
オンとする方法である。
【００２４】請求項５に係るＭＩＳ半導体装置の製造方
法は、請求項１において、上記燐イオンの注入における
チャネリングを防止する機能を有する不純物イオンを、
砒素イオン，シリコンイオン及びゲルマニウムイオンの
うち少なくともいずれか１つとする方法である。
法は、請求項１において、上記燐イオンの注入における
チャネリングを防止する機能を有する不純物イオンを、
砒素イオン，シリコンイオン及びゲルマニウムイオンの
うち少なくともいずれか１つとする方法である。
【００２５】請求項６に係るＭＩＳ半導体装置の製造方
法は、請求項５において、上記砒素イオン，シリコンイ
オン及びゲルマニウムイオンのうち少なくともいずれか
１つの不純物イオンの注入条件を、加速エネルギーが４
０〜８０ＫｅＶで注入量が２〜８×１０14ｃｍ-2とし、
上記燐イオンの注入条件を、加速エネルギーが５〜３０
ＫｅＶで注入量が２〜８×１０15ｃｍ-2とする方法であ
る。
法は、請求項５において、上記砒素イオン，シリコンイ
オン及びゲルマニウムイオンのうち少なくともいずれか
１つの不純物イオンの注入条件を、加速エネルギーが４
０〜８０ＫｅＶで注入量が２〜８×１０14ｃｍ-2とし、
上記燐イオンの注入条件を、加速エネルギーが５〜３０
ＫｅＶで注入量が２〜８×１０15ｃｍ-2とする方法であ
る。
【００２６】請求項７に係る半導体装置は、半導体基板
の一部に形成されたｎチャネル型ＭＩＳトランジスタと
を少なくとも有するＭＩＳ半導体装置において、上記ｎ
チャネル型ＭＩＳトランジスタが、上記半導体基板上に
形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形
成され、燐イオンの注入時におけるチャネリングを防止
する機能を有する不純物イオンと燐イオンとが導入され
たゲート電極と、上記半導体基板の上記ゲート電極の両
側方に位置する領域に形成され、燐イオンの注入時にお
けるチャネリングを防止する機能を有する不純物イオン
と燐イオンとが導入されたｎ型ソース・ドレイン領域と
を備えている構成としたものである。
の一部に形成されたｎチャネル型ＭＩＳトランジスタと
を少なくとも有するＭＩＳ半導体装置において、上記ｎ
チャネル型ＭＩＳトランジスタが、上記半導体基板上に
形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形
成され、燐イオンの注入時におけるチャネリングを防止
する機能を有する不純物イオンと燐イオンとが導入され
たゲート電極と、上記半導体基板の上記ゲート電極の両
側方に位置する領域に形成され、燐イオンの注入時にお
けるチャネリングを防止する機能を有する不純物イオン
と燐イオンとが導入されたｎ型ソース・ドレイン領域と
を備えている構成としたものである。
【００２７】請求項８に係る半導体装置は、請求項７に
おいて、上記半導体基板の上記ｎチャネルトランジスタ
とは別の部位に形成されたｐチャネル型ＭＩＳトランジ
スタをさらに有し、上記ｐチャネル型ＭＩＳトランジス
タを、上記半導体基板の上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に形成され、ｐ型不純物イオ
ンが導入されたゲート電極と、上記半導体基板の上記ゲ
ート電極の両側方に位置する領域に形成され、ｐ型不純
物イオンが導入されたｐ型ソース・ドレイン領域とによ
り構成したものである。
おいて、上記半導体基板の上記ｎチャネルトランジスタ
とは別の部位に形成されたｐチャネル型ＭＩＳトランジ
スタをさらに有し、上記ｐチャネル型ＭＩＳトランジス
タを、上記半導体基板の上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に形成され、ｐ型不純物イオ
ンが導入されたゲート電極と、上記半導体基板の上記ゲ
ート電極の両側方に位置する領域に形成され、ｐ型不純
物イオンが導入されたｐ型ソース・ドレイン領域とによ
り構成したものである。
【００２８】請求項９に係る半導体装置は、請求項７に
おいて、上記ゲート電極の両側面上に形成されたサイド
ウォールと、上記ソース・ドレイン領域のゲート電極側
に隣接した領域に形成され、低濃度のｎ型不純物が導入
された低濃度ソース・ドレイン領域とをさらに備えてい
る。
おいて、上記ゲート電極の両側面上に形成されたサイド
ウォールと、上記ソース・ドレイン領域のゲート電極側
に隣接した領域に形成され、低濃度のｎ型不純物が導入
された低濃度ソース・ドレイン領域とをさらに備えてい
る。
【００２９】請求項１０に係る半導体装置は、請求項
７，８又は９において、上記燐イオンの注入におけるチ
ャネリングを防止する機能を有する不純物イオンを、上
記ゲート電極及び半導体基板をアモルファス化させるこ
とにより燐イオンのチャネリングを防止する不純物イオ
ンとしたものである。
７，８又は９において、上記燐イオンの注入におけるチ
ャネリングを防止する機能を有する不純物イオンを、上
記ゲート電極及び半導体基板をアモルファス化させるこ
とにより燐イオンのチャネリングを防止する不純物イオ
ンとしたものである。
【００３０】請求項１１に係る半導体装置は、請求項
７，８又は９において、上記燐イオンの注入におけるチ
ャネリングを防止する機能を有する不純物イオンを、砒
素イオン及びシリコンイオンのうち少なくともいずれか
一方としたものである。
７，８又は９において、上記燐イオンの注入におけるチ
ャネリングを防止する機能を有する不純物イオンを、砒
素イオン及びシリコンイオンのうち少なくともいずれか
一方としたものである。
【００３１】請求項１２に係る半導体装置は、請求項１
１において、上記ｎ型ソース・ドレイン領域内の深さ８
０ｎｍの位置における上記砒素イオン及びシリコンイオ
ンのうち少なくともいずれか一方の不純物イオンの濃度
を３×１０16〜３×１０17／ｃｍ-3とし、上記ｎ型ソー
ス・ドレイン領域内の深さ８０ｎｍの位置における上記
燐イオンの濃度を３×１０17〜３×１０18／ｃｍ-3とし
たものである。
１において、上記ｎ型ソース・ドレイン領域内の深さ８
０ｎｍの位置における上記砒素イオン及びシリコンイオ
ンのうち少なくともいずれか一方の不純物イオンの濃度
を３×１０16〜３×１０17／ｃｍ-3とし、上記ｎ型ソー
ス・ドレイン領域内の深さ８０ｎｍの位置における上記
燐イオンの濃度を３×１０17〜３×１０18／ｃｍ-3とし
たものである。
【００３２】請求項７〜１２の構成により、それぞれ上
述の請求項１〜６に相当する利点を有するＭＩＳ半導体
装置を得ることができる。
述の請求項１〜６に相当する利点を有するＭＩＳ半導体
装置を得ることができる。
【００３３】
【発明の実施の形態】 （第１の実施形態）図１（ａ）〜（ｄ）は、第１の実施
形態におけるｎチャネルＭＯＳ型半導体装置の製造工程
を示す断面図である。
形態におけるｎチャネルＭＯＳ型半導体装置の製造工程
を示す断面図である。
【００３４】まず、図１（ａ）に示すように、ｐ型の半
導体基板１（本実施形態では、ｐ型半導体領域として機
能する）の上に厚みが４〜１０ｎｍのシリコン酸化膜か
らなるゲート酸化膜４と、厚みが１００〜３００ｎｍの
ポリシリコン膜からなるゲート電極５とを形成する。
導体基板１（本実施形態では、ｐ型半導体領域として機
能する）の上に厚みが４〜１０ｎｍのシリコン酸化膜か
らなるゲート酸化膜４と、厚みが１００〜３００ｎｍの
ポリシリコン膜からなるゲート電極５とを形成する。
【００３５】次に、図１（ｂ）に示すように、ＣＶＤ法
によりゲート電極５及びｐ型半導体基板１の上に厚みが
１００〜２００ｎｍのシリコン酸化膜７を堆積する。
によりゲート電極５及びｐ型半導体基板１の上に厚みが
１００〜２００ｎｍのシリコン酸化膜７を堆積する。
【００３６】次に、図１（ｃ）に示すように、異方性ド
ライエッチングを行なって、シリコン酸化膜をエッチバ
ックし、ゲート電極５の両側面上にサイドウォール６を
形成する。
ライエッチングを行なって、シリコン酸化膜をエッチバ
ックし、ゲート電極５の両側面上にサイドウォール６を
形成する。
【００３７】次に、図１（ｄ）に示すように、ゲート電
極１０及びサイドウォール６をマスクとして、ゲート電
極５内と、半導体基板１内のゲート電極５の両側方に位
置する領域８とに砒素イオン（Ａｓ+ ）の注入を行な
う。この時の注入条件は、例えば加速エネルギーが４０
〜８０ＫｅＶで、注入量が２〜８×１０14ｃｍ-2であ
る。
極１０及びサイドウォール６をマスクとして、ゲート電
極５内と、半導体基板１内のゲート電極５の両側方に位
置する領域８とに砒素イオン（Ａｓ+ ）の注入を行な
う。この時の注入条件は、例えば加速エネルギーが４０
〜８０ＫｅＶで、注入量が２〜８×１０14ｃｍ-2であ
る。
【００３８】続いて、図１（ｅ）に示すように、ゲート
電極５及びサイドウォール６をマスクとして、ゲート電
極５内と、半導体基板１内のゲート電極５の両側方に位
置する領域８とにさらに燐イオン（Ｐ+ ）の注入を行な
う。この時の注入条件は、例えば加速エネルギーが５〜
３０ＫｅＶで、注入量が２〜８×１０15ｃｍ-2である。
このとき、ソース・ドレイン領域となるべき不純物導入
層が形成されるが、この状態ではまだキャリアの移動作
用を生ぜしめるソース・ドレインとして機能するわけで
はない。さらに、図１（ｅ）に示す状態で、温度が１０
００〜１０５０℃で時間が１〜１５秒間の条件、あるい
は温度が８５０℃で時間が１０〜３０分間の条件による
熱処理を行ない、注入された不純物イオンつまり砒素イ
オン（Ａｓ+ ）と燐イオン（Ｐ+ ）とを活性化する。そ
の結果、低抵抗化されたｎ型のゲート電極５ａと、キャ
リアの移動作用を生ぜしめる機能を有するｎ型のソース
・ドレイン領域８ａとが形成される。このとき、全体と
してのソース・ドレイン領域８ａの深さは例えば０．１
〜０．１５μｍである。ただし、砒素イオン（Ａｓ+ ）
の濃度は極めて薄いので、ソース・ドレイン領域８ａに
おけるキャリアの移動作用に起用する役割は極めて僅か
でほとんど無視しうる。つまり、ソース・ドレイン領域
８ａの機能に関し、不純物濃度分布については、燐イオ
ン（Ｐ+ ）の濃度のみを考慮してさしつかえない。
電極５及びサイドウォール６をマスクとして、ゲート電
極５内と、半導体基板１内のゲート電極５の両側方に位
置する領域８とにさらに燐イオン（Ｐ+ ）の注入を行な
う。この時の注入条件は、例えば加速エネルギーが５〜
３０ＫｅＶで、注入量が２〜８×１０15ｃｍ-2である。
このとき、ソース・ドレイン領域となるべき不純物導入
層が形成されるが、この状態ではまだキャリアの移動作
用を生ぜしめるソース・ドレインとして機能するわけで
はない。さらに、図１（ｅ）に示す状態で、温度が１０
００〜１０５０℃で時間が１〜１５秒間の条件、あるい
は温度が８５０℃で時間が１０〜３０分間の条件による
熱処理を行ない、注入された不純物イオンつまり砒素イ
オン（Ａｓ+ ）と燐イオン（Ｐ+ ）とを活性化する。そ
の結果、低抵抗化されたｎ型のゲート電極５ａと、キャ
リアの移動作用を生ぜしめる機能を有するｎ型のソース
・ドレイン領域８ａとが形成される。このとき、全体と
してのソース・ドレイン領域８ａの深さは例えば０．１
〜０．１５μｍである。ただし、砒素イオン（Ａｓ+ ）
の濃度は極めて薄いので、ソース・ドレイン領域８ａに
おけるキャリアの移動作用に起用する役割は極めて僅か
でほとんど無視しうる。つまり、ソース・ドレイン領域
８ａの機能に関し、不純物濃度分布については、燐イオ
ン（Ｐ+ ）の濃度のみを考慮してさしつかえない。
【００３９】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
して何層かの金属配線を形成することで、半導体装置が
形成される。
【００４０】このような一連の工程を経て形成されたＭ
ＯＳトランジスタは、従来のＭＯＳトランジスタと比較
して、以下の利点を有する。以下、その点について、デ
ータを参照しながら説明する。
ＯＳトランジスタは、従来のＭＯＳトランジスタと比較
して、以下の利点を有する。以下、その点について、デ
ータを参照しながら説明する。
【００４１】図２は、燐イオンのみの注入によって形成
されたソース・ドレイン領域と、本実施形態の砒素イオ
ン及び燐イオンの注入によって形成されたソース・ドレ
イン領域８ａとにおける燐イオンのみの濃度の分布を示
すＳＩＭＳデータである。同図に示すように、燐イオン
のみを注入して形成されたソース・ドレイン領域（変化
曲線Ａ１参照）の深さに比べ、本実施形態のソース・ド
レイン領域（変化曲線Ａ２参照）の深さはかなり浅いこ
とが分かる。そして、本実施形態に係る上記ｎ型ソース
・ドレイン領域内の深さ８０ｎｍの位置における上記燐
イオンの濃度は３×１０17〜３×１０18／ｃｍ-3であ
る。また、ｎ型ソース・ドレイン領域８ａ内の深さ８０
ｎｍの位置における上記砒素イオンの濃度は３×１０16
〜３×１０17／ｃｍ-3である。
されたソース・ドレイン領域と、本実施形態の砒素イオ
ン及び燐イオンの注入によって形成されたソース・ドレ
イン領域８ａとにおける燐イオンのみの濃度の分布を示
すＳＩＭＳデータである。同図に示すように、燐イオン
のみを注入して形成されたソース・ドレイン領域（変化
曲線Ａ１参照）の深さに比べ、本実施形態のソース・ド
レイン領域（変化曲線Ａ２参照）の深さはかなり浅いこ
とが分かる。そして、本実施形態に係る上記ｎ型ソース
・ドレイン領域内の深さ８０ｎｍの位置における上記燐
イオンの濃度は３×１０17〜３×１０18／ｃｍ-3であ
る。また、ｎ型ソース・ドレイン領域８ａ内の深さ８０
ｎｍの位置における上記砒素イオンの濃度は３×１０16
〜３×１０17／ｃｍ-3である。
【００４２】図３は、一般的な燐イオンのみの注入によ
って形成されるソース・ドレイン領域の接合容量（曲線
Ｂ１）と、砒素イオンのみの注入によって形成されるソ
ース・ドレイン領域の接合容量（曲線Ｂ２）とを比較し
た特性図である。図３を参照すると分かるように、燐イ
オンの注入によって得られたソース・ドレイン領域の接
合容量は小さく、不純物濃度分布がなだらかである。
って形成されるソース・ドレイン領域の接合容量（曲線
Ｂ１）と、砒素イオンのみの注入によって形成されるソ
ース・ドレイン領域の接合容量（曲線Ｂ２）とを比較し
た特性図である。図３を参照すると分かるように、燐イ
オンの注入によって得られたソース・ドレイン領域の接
合容量は小さく、不純物濃度分布がなだらかである。
【００４３】図４は、砒素イオンのみの注入によって形
成された従来のソース・ドレイン領域を有するＭＯＳト
ランジスタの飽和電流（曲線Ｃ１）と、砒素イオン及び
燐イオンの注入によって形成された本実施形態のソース
・ドレイン領域を有するＭＯＳトランジスタの飽和電流
（曲線Ｃ２）とを比較する特性図である。図４を参照す
るとわかるように、本実施形態のＭＯＳトランジスタで
は、飽和電流値が向上している。
成された従来のソース・ドレイン領域を有するＭＯＳト
ランジスタの飽和電流（曲線Ｃ１）と、砒素イオン及び
燐イオンの注入によって形成された本実施形態のソース
・ドレイン領域を有するＭＯＳトランジスタの飽和電流
（曲線Ｃ２）とを比較する特性図である。図４を参照す
るとわかるように、本実施形態のＭＯＳトランジスタで
は、飽和電流値が向上している。
【００４４】図５は、砒素イオンのみの注入によって形
成された従来のゲート電極の空乏化率（曲線Ｄ１）と、
砒素イオン及び燐イオンの注入によって形成された本実
施形態のゲート電極の空乏化率（曲線Ｄ２）とを比較す
る特性図である。ただし、Ｃinv ／Ｃoxが高い方が空乏
化率が低いことを示す。図５を参照するとわかるよう
に、本実施形態のＭＯＳトランジスタにおけるゲート電
極の方が、空乏化率が低い。
成された従来のゲート電極の空乏化率（曲線Ｄ１）と、
砒素イオン及び燐イオンの注入によって形成された本実
施形態のゲート電極の空乏化率（曲線Ｄ２）とを比較す
る特性図である。ただし、Ｃinv ／Ｃoxが高い方が空乏
化率が低いことを示す。図５を参照するとわかるよう
に、本実施形態のＭＯＳトランジスタにおけるゲート電
極の方が、空乏化率が低い。
【００４５】以上の一連のデータから、以下のことがわ
かる。
かる。
【００４６】第１に、ソース・ドレイン領域８ａにおい
て、燐イオンの導入によってソース・ドレイン領域８ａ
を形成しながら、燐イオンの注入前にソース・ドレイン
領域となる領域に砒素イオンを注入しておくことで、ソ
ース・ドレイン領域が砒素のみを導入して形成されてい
る場合に比べ、ソース・ドレイン領域８ａの不純物濃度
プロファイルが緩やかとなる（図３参照）。したがっ
て、キャリアのインパクトイオン化作用によるトランジ
スタの特性の劣化や、寄生容量及びリーク電流の増大を
抑制することができる。すなわち、上述の問題点
（１），（２）を解消することができる。
て、燐イオンの導入によってソース・ドレイン領域８ａ
を形成しながら、燐イオンの注入前にソース・ドレイン
領域となる領域に砒素イオンを注入しておくことで、ソ
ース・ドレイン領域が砒素のみを導入して形成されてい
る場合に比べ、ソース・ドレイン領域８ａの不純物濃度
プロファイルが緩やかとなる（図３参照）。したがっ
て、キャリアのインパクトイオン化作用によるトランジ
スタの特性の劣化や、寄生容量及びリーク電流の増大を
抑制することができる。すなわち、上述の問題点
（１），（２）を解消することができる。
【００４７】第２に，図１（ｄ）に示す工程で、砒素イ
オン（Ａｓ+ ）のイオン注入が行なわれると、半導体基
板１内のシリコン単結晶が部分的にアモルファス化され
る。そして、主としてこのアモルファス化された部分に
より、次の図１（ｅ）に示す工程で、燐イオン（Ｐ+ ）
の注入の際におけるチャネリングが抑制される。したが
って、燐イオンのみの注入によってソース・ドレイン領
域を形成した場合に比べると、ソース・ドレイン領域８
ａの拡散層深さを抑制することができる（図２参照）。
したがって、ショートチャネル効果を抑制することがで
きる。
オン（Ａｓ+ ）のイオン注入が行なわれると、半導体基
板１内のシリコン単結晶が部分的にアモルファス化され
る。そして、主としてこのアモルファス化された部分に
より、次の図１（ｅ）に示す工程で、燐イオン（Ｐ+ ）
の注入の際におけるチャネリングが抑制される。したが
って、燐イオンのみの注入によってソース・ドレイン領
域を形成した場合に比べると、ソース・ドレイン領域８
ａの拡散層深さを抑制することができる（図２参照）。
したがって、ショートチャネル効果を抑制することがで
きる。
【００４８】第３に、砒素イオン及び燐イオンの注入に
よって形成されたｎ型のゲート電極５ａを有するため、
高温，長時間の熱処理を行なわなくても燐イオンが十分
活性化される。したがって、砒素イオンの不活性化に起
因するゲート電極５ａの空乏化を抑制することができ
（図５参照）、ｎチャネルＭＯＳ型トランジスタの駆動
力が高くなる（図４参照）。すなわち、上述の問題点
（３）を解消することができる。
よって形成されたｎ型のゲート電極５ａを有するため、
高温，長時間の熱処理を行なわなくても燐イオンが十分
活性化される。したがって、砒素イオンの不活性化に起
因するゲート電極５ａの空乏化を抑制することができ
（図５参照）、ｎチャネルＭＯＳ型トランジスタの駆動
力が高くなる（図４参照）。すなわち、上述の問題点
（３）を解消することができる。
【００４９】なお、本実施形態では、燐イオンを注入す
る前に半導体基板１中に半導体基板を構成する単結晶
（本実施形態ではシリコン単結晶）をアモルファス化す
る機能を有する不純物イオンとして砒素イオンを注入し
たが、同様の機能を有する材料（例えばシリコンイオ
ン，ゲルマニウムイオンなど）であれば、その物質のイ
オンを注入してから燐イオンを注入しても、本実施形態
と同様の効果を発揮することができる。
る前に半導体基板１中に半導体基板を構成する単結晶
（本実施形態ではシリコン単結晶）をアモルファス化す
る機能を有する不純物イオンとして砒素イオンを注入し
たが、同様の機能を有する材料（例えばシリコンイオ
ン，ゲルマニウムイオンなど）であれば、その物質のイ
オンを注入してから燐イオンを注入しても、本実施形態
と同様の効果を発揮することができる。
【００５０】また、上記第１の実施形態において、上記
サイドウォール６は必ずしも形成する必要はない。ただ
し、サイドウォールを形成することで、上記図１（ａ）
に示す工程で、低濃度のｎ型不純物イオン（例えば燐イ
オン）を注入しておくことにより、ソース・ドレイン領
域８ａとチャネル領域との間に低濃度ソース・ドレイン
領域をも有するいわゆるＬＤＤ領域を形成することがで
き、微細化に適したＭＯＳトランジスタを形成すること
ができるという著効を発揮することができる。
サイドウォール６は必ずしも形成する必要はない。ただ
し、サイドウォールを形成することで、上記図１（ａ）
に示す工程で、低濃度のｎ型不純物イオン（例えば燐イ
オン）を注入しておくことにより、ソース・ドレイン領
域８ａとチャネル領域との間に低濃度ソース・ドレイン
領域をも有するいわゆるＬＤＤ領域を形成することがで
き、微細化に適したＭＯＳトランジスタを形成すること
ができるという著効を発揮することができる。
【００５１】（第２の実施形態）次に、図６（ａ）〜
（ｄ）を参照しながら第２の実施形態について説明す
る。図６（ａ）〜（ｄ）は本発明の第２の実施形態にお
けるＣＭＯＳ型半導体装置の製造工程を示す断面図であ
る。
（ｄ）を参照しながら第２の実施形態について説明す
る。図６（ａ）〜（ｄ）は本発明の第２の実施形態にお
けるＣＭＯＳ型半導体装置の製造工程を示す断面図であ
る。
【００５２】図６（ａ）に示す状態では、ｐ型の半導体
基板１上にはｎチャネル型ＭＯＳトランジスタ形成領域
であるｐ型半導体領域２ａ（本実施形態では、ｐ型半導
体基板１と同じ不純物濃度の領域）と、ｐチャネル型Ｍ
ＯＳトランジスタ形成領域であるｎ型半導体領域２ｂ
と、ｐ型半導体領域２ａとｎ型半導体領域２ｂを分離す
る素子分離領域３とが形成されている。この状態から、
上記ｐ型半導体領域２ａ及びｎ型半導体領域２ｂの上に
厚みが４〜１０ｎｍのシリコン酸化膜からなるゲート酸
化膜４と、厚みが１００〜３００ｎｍのポリシリコン膜
からなるゲート電極５とを形成する。
基板１上にはｎチャネル型ＭＯＳトランジスタ形成領域
であるｐ型半導体領域２ａ（本実施形態では、ｐ型半導
体基板１と同じ不純物濃度の領域）と、ｐチャネル型Ｍ
ＯＳトランジスタ形成領域であるｎ型半導体領域２ｂ
と、ｐ型半導体領域２ａとｎ型半導体領域２ｂを分離す
る素子分離領域３とが形成されている。この状態から、
上記ｐ型半導体領域２ａ及びｎ型半導体領域２ｂの上に
厚みが４〜１０ｎｍのシリコン酸化膜からなるゲート酸
化膜４と、厚みが１００〜３００ｎｍのポリシリコン膜
からなるゲート電極５とを形成する。
【００５３】次に、図６（ｂ）に示すように、ＣＶＤ法
によりゲート電極５及びｐ型半導体基板１の上に厚みが
１００〜２００ｎｍのシリコン酸化膜を堆積した後、異
方性ドライエッチングを行なって、シリコン酸化膜をエ
ッチバックし、ゲート電極５の両側面上にサイドウォー
ル６を形成する。
によりゲート電極５及びｐ型半導体基板１の上に厚みが
１００〜２００ｎｍのシリコン酸化膜を堆積した後、異
方性ドライエッチングを行なって、シリコン酸化膜をエ
ッチバックし、ゲート電極５の両側面上にサイドウォー
ル６を形成する。
【００５４】次に、図６（ｃ）に示すように、ｐ型半導
体領域２ａにおいては、ｎ型半導体領域２ｂを覆うフォ
トレジスト膜（図示せず），ゲート電極５及びサイドウ
ォール６をマスクとして、上記図１（ｄ）に示す工程と
同様の砒素イオンの注入を行ない、その後、上記図１
（ｅ）に示す工程と同様の燐イオンの注入を行なって、
ゲート電極５内とｐ型半導体領域２ａ内のゲート電極５
の両側方に位置する領域８とに砒素イオン及び燐イオン
を導入する。この時の注入条件は、上記第１の実施形態
に述べた通りでよい。
体領域２ａにおいては、ｎ型半導体領域２ｂを覆うフォ
トレジスト膜（図示せず），ゲート電極５及びサイドウ
ォール６をマスクとして、上記図１（ｄ）に示す工程と
同様の砒素イオンの注入を行ない、その後、上記図１
（ｅ）に示す工程と同様の燐イオンの注入を行なって、
ゲート電極５内とｐ型半導体領域２ａ内のゲート電極５
の両側方に位置する領域８とに砒素イオン及び燐イオン
を導入する。この時の注入条件は、上記第１の実施形態
に述べた通りでよい。
【００５５】また、ｎ型半導体領域２ｂにおいては、ｐ
型半導体領域２ａを覆うフォトレジスト膜（図示せ
ず），ゲート電極５及びサイドウォール６をマスクとし
てフッ化ホウ素イオン（ＢＦ2+）の注入を行ない、ゲー
ト電極５内とｎ型半導体領域２ｂ内のゲート電極５の両
側方に位置する領域９内とにフッ化ホウ素イオンを導入
する。このとき、フッ化ホウ素イオンの注入条件は、加
速エネルギーが１０〜６０ＫｅＶで、注入量が２〜８×
１０15ｃｍ-2である。
型半導体領域２ａを覆うフォトレジスト膜（図示せ
ず），ゲート電極５及びサイドウォール６をマスクとし
てフッ化ホウ素イオン（ＢＦ2+）の注入を行ない、ゲー
ト電極５内とｎ型半導体領域２ｂ内のゲート電極５の両
側方に位置する領域９内とにフッ化ホウ素イオンを導入
する。このとき、フッ化ホウ素イオンの注入条件は、加
速エネルギーが１０〜６０ＫｅＶで、注入量が２〜８×
１０15ｃｍ-2である。
【００５６】さらに、図６（ｄ）に示す状態で、温度が
１０００〜１０５０℃で時間が１〜１５秒間の条件、あ
るいは温度が８５０℃で時間が１０〜３０分間の条件に
よる熱処理を行ない、不純物イオンを活性化する。その
結果、ｐ型半導体領域２ａには、低抵抗化されたｎ型ゲ
ート電極５ａと、ｎ型のソース・ドレイン領域８ａとが
形成され、ｎ型半導体領域２ｂには、低抵抗化されたｐ
型ゲート電極５ｂと、ｐ型のソース・ドレイン領域９ａ
とが形成される。なお、いずれの半導体領域２ａ，２ｂ
においても、ソース・ドレイン領域８ａ，９ａの深さは
０．１〜０．１５μｍである。
１０００〜１０５０℃で時間が１〜１５秒間の条件、あ
るいは温度が８５０℃で時間が１０〜３０分間の条件に
よる熱処理を行ない、不純物イオンを活性化する。その
結果、ｐ型半導体領域２ａには、低抵抗化されたｎ型ゲ
ート電極５ａと、ｎ型のソース・ドレイン領域８ａとが
形成され、ｎ型半導体領域２ｂには、低抵抗化されたｐ
型ゲート電極５ｂと、ｐ型のソース・ドレイン領域９ａ
とが形成される。なお、いずれの半導体領域２ａ，２ｂ
においても、ソース・ドレイン領域８ａ，９ａの深さは
０．１〜０．１５μｍである。
【００５７】すなわち、ｐ型半導体領域２ａには、ゲー
ト酸化膜４と、ｎ型のゲート電極５ａと、ｎ型のソース
・ドレイン領域８ａとにより構成されるｐチャネル型Ｍ
ＯＳトランジスタ１０ａが形成される。ｎ型半導体領域
２ｂには、ゲート酸化膜４と、ｐ型のゲート電極５ｂ
と、ｐ型のソース・ドレイン領域９ａとにより構成され
るｐチャネル型ＭＯＳトランジスタ１０ｂが形成され
る。
ト酸化膜４と、ｎ型のゲート電極５ａと、ｎ型のソース
・ドレイン領域８ａとにより構成されるｐチャネル型Ｍ
ＯＳトランジスタ１０ａが形成される。ｎ型半導体領域
２ｂには、ゲート酸化膜４と、ｐ型のゲート電極５ｂ
と、ｐ型のソース・ドレイン領域９ａとにより構成され
るｐチャネル型ＭＯＳトランジスタ１０ｂが形成され
る。
【００５８】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
して何層かの金属配線を形成することで、半導体装置が
形成される。
【００５９】本実施形態は、基本的には第１の実施形態
の製造工程をＣＭＯＳ型半導体装置に応用したものであ
り、ｎチャネル型トランジスタ１０ａは、上記第１の実
施形態に述べたとおりの特徴を有する。
の製造工程をＣＭＯＳ型半導体装置に応用したものであ
り、ｎチャネル型トランジスタ１０ａは、上記第１の実
施形態に述べたとおりの特徴を有する。
【００６０】加えて、本実施形態により形成されるＣＭ
ＯＳ型半導体装置は、上記従来の砒素イオンの注入を用
いたｎチャネル型ＭＯＳトランジスタとフッ化ホウ素イ
オンの注入を用いたｐチャネル型ＭＯＳトランジスタを
組み合わせたものに比べ、下記の利点を有する。
ＯＳ型半導体装置は、上記従来の砒素イオンの注入を用
いたｎチャネル型ＭＯＳトランジスタとフッ化ホウ素イ
オンの注入を用いたｐチャネル型ＭＯＳトランジスタを
組み合わせたものに比べ、下記の利点を有する。
【００６１】ｎチャネル型ＭＯＳトランジスタ１０ａの
ｎ型ゲート電極５ａに燐イオンを注入しているので、図
６（ｄ）に示す状態で熱処理を行なう際、ｐチャネル型
ＭＯＳトランジスタ１０ｂのｐ型ゲート電極５ｂからチ
ャネル領域へのホウ素の突き抜けを起こさない程度の短
時間あるいは低温条件下の熱処理を行なっても、ｎチャ
ネル型ＭＯＳトランジスタ１０ａのゲート電極５ａ中の
燐イオンは十分活性化される。したがって、ｎチャネル
型ＭＯＳトランジスタ１０ａにおいて、ｎ型のゲート電
極５ａの空乏化を抑制することができるので、十分高い
駆動力が得られる。
ｎ型ゲート電極５ａに燐イオンを注入しているので、図
６（ｄ）に示す状態で熱処理を行なう際、ｐチャネル型
ＭＯＳトランジスタ１０ｂのｐ型ゲート電極５ｂからチ
ャネル領域へのホウ素の突き抜けを起こさない程度の短
時間あるいは低温条件下の熱処理を行なっても、ｎチャ
ネル型ＭＯＳトランジスタ１０ａのゲート電極５ａ中の
燐イオンは十分活性化される。したがって、ｎチャネル
型ＭＯＳトランジスタ１０ａにおいて、ｎ型のゲート電
極５ａの空乏化を抑制することができるので、十分高い
駆動力が得られる。
【００６２】なお、本実施形態では、ｐ型半導体領域２
ａにおいて、燐イオンを注入する前に半導体基板１中に
半導体基板を構成する半導体の単結晶（本実施形態では
シリコン単結晶）をアモルファス化する機能を有する不
純物イオンとして砒素イオンを注入したが、同様の機能
を有する材料（例えばシリコンイオン，ゲルマニウムイ
オンなど）であれば、その物質のイオンを注入してから
燐イオンを注入しても、本実施形態と同様の効果を発揮
することができる。
ａにおいて、燐イオンを注入する前に半導体基板１中に
半導体基板を構成する半導体の単結晶（本実施形態では
シリコン単結晶）をアモルファス化する機能を有する不
純物イオンとして砒素イオンを注入したが、同様の機能
を有する材料（例えばシリコンイオン，ゲルマニウムイ
オンなど）であれば、その物質のイオンを注入してから
燐イオンを注入しても、本実施形態と同様の効果を発揮
することができる。
【００６３】また、上記第２実施形態において、上記サ
イドウォール６は必ずしも形成する必要はない。ただ
し、サイドウォールを形成することで、ソース・ドレイ
ン領域８ａとチャネル領域との間に低濃度ソース・ドレ
イン領域をも有するいわゆるＬＤＤ領域を形成すること
ができ、微細化に適したＭＯＳトランジスタを形成する
ことができるという著効を発揮することができる。
イドウォール６は必ずしも形成する必要はない。ただ
し、サイドウォールを形成することで、ソース・ドレイ
ン領域８ａとチャネル領域との間に低濃度ソース・ドレ
イン領域をも有するいわゆるＬＤＤ領域を形成すること
ができ、微細化に適したＭＯＳトランジスタを形成する
ことができるという著効を発揮することができる。
【００６４】なお、上記第１，第２の実施形態において
は、ゲート絶縁膜をシリコン酸化膜で構成したが、シリ
コン酸化膜の代りにシリコン窒化膜でゲート絶縁膜を構
成しても、上記各実施形態と同様の効果を発揮し得るこ
とはいうまでもない。
は、ゲート絶縁膜をシリコン酸化膜で構成したが、シリ
コン酸化膜の代りにシリコン窒化膜でゲート絶縁膜を構
成しても、上記各実施形態と同様の効果を発揮し得るこ
とはいうまでもない。
【００６５】
【発明の効果】請求項１〜６によれば、ＭＩＳ半導体装
置の製造方法として、ｎチャネル型ＭＯＳトランジスタ
形成領域において、少なくともゲート電極をマスクとし
て、燐イオンの注入時におけるチャネリングを防止する
機能を有する不純物イオンを注入してから燐イオンを注
入し、熱処理により燐イオンを活性化させてソース・ド
レイン領域を形成するとともに、ゲート電極を低抵抗化
するようにしたので、短チャネル効果を抑制しながら、
寄生容量の増大，リーク電流の増大，ゲート電極の空乏
化等を抑制することができ、よって、駆動力の高いかつ
微細化に適した半導体装置の形成を図ることができる。
置の製造方法として、ｎチャネル型ＭＯＳトランジスタ
形成領域において、少なくともゲート電極をマスクとし
て、燐イオンの注入時におけるチャネリングを防止する
機能を有する不純物イオンを注入してから燐イオンを注
入し、熱処理により燐イオンを活性化させてソース・ド
レイン領域を形成するとともに、ゲート電極を低抵抗化
するようにしたので、短チャネル効果を抑制しながら、
寄生容量の増大，リーク電流の増大，ゲート電極の空乏
化等を抑制することができ、よって、駆動力の高いかつ
微細化に適した半導体装置の形成を図ることができる。
【００６６】請求項７〜１２によれば、ＭＩＳ半導体装
置の構造として、砒素イオン及び燐イオンの注入により
形成されたゲート電極及びソース・ドレイン領域を有す
るｎチャネル型ＭＯＳトランジスタを備える構成とした
ので、請求項１〜６の効果を発揮するＭＩＳトランジス
タを得ることができる。
置の構造として、砒素イオン及び燐イオンの注入により
形成されたゲート電極及びソース・ドレイン領域を有す
るｎチャネル型ＭＯＳトランジスタを備える構成とした
ので、請求項１〜６の効果を発揮するＭＩＳトランジス
タを得ることができる。
【図面の簡単な説明】
【図１】第１の実施形態におけるｎチャネル型ＭＯＳト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図２】第１の実施形態のソース・ドレイン領域と燐イ
オンのみを導入して形成されるソース・ドレイン領域と
の燐イオンの濃度分布図である。
オンのみを導入して形成されるソース・ドレイン領域と
の燐イオンの濃度分布図である。
【図３】燐イオンを導入して形成されるソース・ドレイ
ン領域と砒素イオンを導入して形成されるソース・ドレ
イン領域との接合容量を比較した特性図である。
ン領域と砒素イオンを導入して形成されるソース・ドレ
イン領域との接合容量を比較した特性図である。
【図４】第１の実施形態のＭＯＳトランジスタの飽和電
流値と砒素イオンの導入によるゲート電極を有する従来
のＭＯＳトランジスタの飽和電流値とを比較した特性図
である。
流値と砒素イオンの導入によるゲート電極を有する従来
のＭＯＳトランジスタの飽和電流値とを比較した特性図
である。
【図５】第１の実施形態のＭＯＳトランジスタの空乏化
率と砒素イオンの導入によるゲート電極を有する従来の
ＭＯＳトランジスタの空乏化率とを比較した特性図であ
る。
率と砒素イオンの導入によるゲート電極を有する従来の
ＭＯＳトランジスタの空乏化率とを比較した特性図であ
る。
【図６】第２の実施形態のＣＭＯＳトランジスタの製造
工程を示す断面図である。
工程を示す断面図である。
【図７】従来のＣＭＯＳトランジスタの製造工程を示す
断面図である。
断面図である。
【符号の説明】 １ 半導体基板 ２ａ ｐ型半導体領域 ２ｂ ｎ型半導体領域 ３ 素子分離領域 ４ ゲート酸化膜 ５ ゲート電極 ６ サイドウォール ７ シリコン酸化膜 ８ａ ｎ型ソース・ドレイン領域 ９ａ ｐ型ソース・ドレイン領域 １０ａ ｎチャネル型ＭＯＳＤトランジスタ １０ｂ ｐチャネル型ＭＯＳトランジスタ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (12)
- 【請求項１】 半導体基板のｎチャネル型ＭＩＳトラン
ジスタ形成領域の上にゲート絶縁膜を形成する第１の工
程と、 上記ゲート絶縁膜上にゲート電極を形成する第２の工程
と、 上記ｎチャネル型ＭＩＳトランジスタ形成領域におい
て、上記ゲート電極をマスクとして、燐イオンの注入に
おけるチャネリング防止機能を有する不純物イオンの注
入を行なった後、さらに上記ゲート電極をマスクとして
燐イオンの注入を行なう第３の工程と、 熱処理により上記燐イオンを拡散，活性化させて、上記
ｎチャネルＭＩＳトランジスタ形成領域内の上記ゲート
電極の両側方に位置する領域にｎ型ソース・ドレイン領
域を形成するとともに、上記ゲート電極を低抵抗化する
第４の工程とを備えていることを特徴とするＭＩＳ半導
体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記第１及び第２の工程では、上記半導体基板のｐチャ
ネル型ＭＩＳトランジスタ形成領域の上にもゲート絶縁
膜とゲート電極とを形成し、 上記第３の工程の後に、上記ｐチャネル型ＭＩＳトラン
ジスタ形成領域において、上記上記ゲート電極をマスク
として、ｐ型不純物イオンの注入を行なう工程をさらに
備え、 上記第４の工程では、上記ｐ型不純物イオンをも拡散，
活性化させて、上記ｐチャネル型ＭＩＳトランジスタ形
成領域の上記ゲート電極の両側方に位置する領域にｐ型
ソース・ドレイン領域を形成するとともに、上記ｐＭＩ
Ｓトランジスタ形成領域におけるゲート電極を低抵抗化
することを特徴とするＭＩＳ半導体装置の製造方法。 - 【請求項３】 請求項１記載のＭＩＳ半導体装置の製造
方法において、 上記第２の工程と第３の工程との間に、 上記ゲート電極をマスクとして上記半導体基板内に低濃
度のｎ型不純物イオンを注入する工程と、 上記ゲート電極の両側面上にサイドウォールを形成する
工程とをさらに備え、 上記第３の工程では、上記ゲート電極及びサイドウォー
ルをマスクとして、上記各不純物イオンの注入を行なう
ことを特徴とするＭＩＳ半導体装置の製造方法。 - 【請求項４】 請求項１，２又は３記載のＭＩＳ半導体
装置の製造方法において、 上記燐イオンの注入におけるチャネリングを防止する機
能を有する不純物イオンは、上記ゲート電極及び半導体
基板をアモルファス化させることにより燐イオンのチャ
ネリングを防止する不純物イオンであることを特徴とす
るＭＩＳ半導体装置の製造方法。 - 【請求項５】 請求項１，２又は３記載のＭＩＳ半導体
装置の製造方法において、 上記燐イオンの注入におけるチャネリングを防止する機
能を有する不純物イオンは、砒素イオン及びシリコンイ
オンのうち少なくともいずれか一方であることを特徴と
するＭＩＳ半導体装置の製造方法。 - 【請求項６】 請求項５記載のＭＩＳ半導体装置の製造
方法において、 上記砒素イオン及びシリコンイオンのうち少なくともい
ずれか一方の不純物イオンの注入条件は、加速エネルギ
ーが４０〜８０ＫｅＶで注入量が２〜８×１０14ｃｍ-2
であり、 上記燐イオンの注入条件は、加速エネルギーが５〜３０
ＫｅＶで注入量が２〜８×１０15ｃｍ-2であることを特
徴とするＭＩＳ半導体装置の製造方法。 - 【請求項７】 半導体基板の一部に形成されたｎチャネ
ル型ＭＩＳトランジスタとを少なくとも有するＭＩＳ半
導体装置において、 上記ｎチャネル型ＭＩＳトランジスタは、 上記半導体基板上に形成され、燐イオンの注入時におけ
るチャネリングを防止する機能を有する不純物イオンと
燐イオンとが導入されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成されたゲート電極と、 上記半導体基板の上記ゲート電極の両側方に位置する領
域に形成され、燐イオンの注入時におけるチャネリング
を防止する機能を有する不純物イオンと燐イオンとが導
入されたｎ型ソース・ドレイン領域とを備えていること
を特徴とするＭＩＳ半導体装置。 - 【請求項８】 請求項７記載のＭＩＳ半導体装置におい
て、 上記半導体基板の上記ｎチャネルトランジスタとは別の
部位に形成されたｐチャネル型ＭＩＳトランジスタをさ
らに有し、 上記ｐチャネル型ＭＩＳトランジスタは、 上記半導体基板の上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成され、ｐ型不純物イオンが
導入されたゲート電極と、 上記半導体基板の上記ゲート電極の両側方に位置する領
域に形成され、ｐ型不純物イオンが導入されたｐ型ソー
ス・ドレイン領域とを備えていることを特徴とするＭＩ
Ｓ半導体装置。 - 【請求項９】 請求項７記載のＭＩＳ半導体装置におい
て、 上記ゲート電極の両側面上に形成されたサイドウォール
と、 上記ソース・ドレイン領域のゲート電極側に隣接した領
域に形成され、低濃度のｎ型不純物が導入された低濃度
ソース・ドレイン領域とをさらに備えていることを特徴
とするＭＩＳ半導体装置。 - 【請求項１０】 請求項７，８又は９記載のＭＩＳ半導
体装置において、 上記燐イオンの注入におけるチャネリングを防止する機
能を有する不純物イオンは、上記ゲート電極及び半導体
基板をアモルファス化させることにより燐イオンのチャ
ネリングを防止する不純物イオンであることを特徴とす
るＭＩＳ半導体装置。 - 【請求項１１】 請求項７，８又は９記載のＭＩＳ半導
体装置において、 上記燐イオンの注入におけるチャネリングを防止する機
能を有する不純物イオンは、砒素イオン，シリコンイオ
ン及びゲルマニウムイオンのうち少なくともいずれか１
つであることを特徴とするＭＩＳ半導体装置。 - 【請求項１２】 請求項１１記載のＭＩＳ半導体装置に
おいて、 上記ｎ型ソース・ドレイン領域内の深さ８０ｎｍの位置
における上記砒素イオン，シリコンイオン及びゲルマニ
ウムイオンのうち少なくともいずれか１つの不純物イオ
ンの濃度は、３×１０16〜３×１０17／ｃｍ-3であり、 上記ｎ型ソース・ドレイン領域内の深さ８０ｎｍの位置
における上記燐イオンの濃度は、３×１０17〜３×１０
18／ｃｍ-3であることを特徴とするＭＩＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17809996A JP3871376B2 (ja) | 1996-07-08 | 1996-07-08 | Ｍｉｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17809996A JP3871376B2 (ja) | 1996-07-08 | 1996-07-08 | Ｍｉｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022503A true JPH1022503A (ja) | 1998-01-23 |
| JP3871376B2 JP3871376B2 (ja) | 2007-01-24 |
Family
ID=16042633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17809996A Expired - Fee Related JP3871376B2 (ja) | 1996-07-08 | 1996-07-08 | Ｍｉｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3871376B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004056069A (ja) * | 2002-07-18 | 2004-02-19 | Hynix Semiconductor Inc | 半導体素子の高電圧接合形成方法 |
| KR100549587B1 (ko) * | 2003-07-23 | 2006-02-08 | 매그나칩 반도체 유한회사 | 채널링 방지를 위한 개선된 ｎ-폴리 프리 도핑방법 |
| US7135393B2 (en) | 2003-04-30 | 2006-11-14 | Fujitsu Limited | Semiconductor device manufacture method capable of supressing gate impurity penetration into channel |
| CN100388444C (zh) * | 2004-12-08 | 2008-05-14 | 上海华虹Nec电子有限公司 | 减小i/o nmos器件热载流子注入的方法 |
| CN103177941A (zh) * | 2011-12-20 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
-
1996
- 1996-07-08 JP JP17809996A patent/JP3871376B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004056069A (ja) * | 2002-07-18 | 2004-02-19 | Hynix Semiconductor Inc | 半導体素子の高電圧接合形成方法 |
| US7135393B2 (en) | 2003-04-30 | 2006-11-14 | Fujitsu Limited | Semiconductor device manufacture method capable of supressing gate impurity penetration into channel |
| KR100549587B1 (ko) * | 2003-07-23 | 2006-02-08 | 매그나칩 반도체 유한회사 | 채널링 방지를 위한 개선된 ｎ-폴리 프리 도핑방법 |
| CN100388444C (zh) * | 2004-12-08 | 2008-05-14 | 上海华虹Nec电子有限公司 | 减小i/o nmos器件热载流子注入的方法 |
| CN103177941A (zh) * | 2011-12-20 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
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| Publication number | Publication date |
|---|---|
| JP3871376B2 (ja) | 2007-01-24 |
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