JP2002299471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 駆動能力と小型化を図った半導体装置の提供
本発明では、チャネル長の短チャネル化が容易となるよ
うＰ型トランジスタを表面チャネル型のトランジスタで
構成し、その駆動能力の向上と小型化を促進させたもの
である。さらにゲート絶縁膜が窒化処理されているた
め、ゲート絶縁膜の信頼性を向上させると共に、Ｐ型多
結晶シリコンゲート電極に含まれているボロンのチャネ
ル領域への突き抜けを防ぐことができる。 【解決手段】 ゲート絶縁膜２を形成する工程と、該ゲ
ート絶縁膜２を窒化処理する工程と、不活性ガスによる
熱処理を行う工程と、該ゲート絶縁膜上にゲート電極６
を形成する工程と、該ゲート電極にＰ型の不純物を導入
する工程により、表面チャネル型Ｐ型トランジスタと埋
め込みチャネル型Ｎ型トランジスタを構築する。
本発明では、チャネル長の短チャネル化が容易となるよ
うＰ型トランジスタを表面チャネル型のトランジスタで
構成し、その駆動能力の向上と小型化を促進させたもの
である。さらにゲート絶縁膜が窒化処理されているた
め、ゲート絶縁膜の信頼性を向上させると共に、Ｐ型多
結晶シリコンゲート電極に含まれているボロンのチャネ
ル領域への突き抜けを防ぐことができる。 【解決手段】 ゲート絶縁膜２を形成する工程と、該ゲ
ート絶縁膜２を窒化処理する工程と、不活性ガスによる
熱処理を行う工程と、該ゲート絶縁膜上にゲート電極６
を形成する工程と、該ゲート電極にＰ型の不純物を導入
する工程により、表面チャネル型Ｐ型トランジスタと埋
め込みチャネル型Ｎ型トランジスタを構築する。
Description
【０００１】
【発明の利用分野】本発明はMOS構造の電界効果型半導
体装置の製造方法に関する。
体装置の製造方法に関する。
【０００２】
【発明の属する技術分野】本発明は携帯機器等の電源電
圧管理用に用いられるボルテージレギュレータ、スィチ
ングレギュレータ、ボルテージデテクター等の半導体集
積回路を構成する半導体装置の製造方法に関する。
圧管理用に用いられるボルテージレギュレータ、スィチ
ングレギュレータ、ボルテージデテクター等の半導体集
積回路を構成する半導体装置の製造方法に関する。
【０００３】
【従来の技術】従来の技術について図３を元に説明す
る。従来の技術として単結晶半導体基板上に形成した相
補型ＭＯＳＦＥＴ装置（ＣＭＯＳ）について示す。ま
ず、図３（ａ）に示すように、Ｐ型半導体基板３１上
に、従来の集積回路作製方法を使用して、Ｎ型ウェル３
４、フィールド絶縁物３３、Ｎ型低濃度不純物領域３
９、Ｎ型高濃度不純物領域４１、４２、Ｐ型高濃度不純
物領域４３、４４、Ｐ型低濃度不純物領域４０とリンが
ドープされたＮ型多結晶シリコンのゲート電極３６（Ｎ
ＭＯＳ用、ＰＭＯＳ用）を形成する。
る。従来の技術として単結晶半導体基板上に形成した相
補型ＭＯＳＦＥＴ装置（ＣＭＯＳ）について示す。ま
ず、図３（ａ）に示すように、Ｐ型半導体基板３１上
に、従来の集積回路作製方法を使用して、Ｎ型ウェル３
４、フィールド絶縁物３３、Ｎ型低濃度不純物領域３
９、Ｎ型高濃度不純物領域４１、４２、Ｐ型高濃度不純
物領域４３、４４、Ｐ型低濃度不純物領域４０とリンが
ドープされたＮ型多結晶シリコンのゲート電極３６（Ｎ
ＭＯＳ用、ＰＭＯＳ用）を形成する。
【０００４】その詳細な作製方法は以下の通りである。
まず、不純物濃度が１Ｅ１５／ｃｍ3程度のＰ型シリコ
ンウエハーにＢＦ2+イオンを打ち込み、いわゆるＬＯＣ
ＯＳ法によって、フィールド絶縁物３３を形成する。さ
らにこれに、リンイオンを注入し、１０００℃で３〜１
０時間アニールして、リンイオンを拡散、再分布させ、
不純物濃度１×１０16ｃｍ-3程度のＮ型ウェル３４を形
成する。
まず、不純物濃度が１Ｅ１５／ｃｍ3程度のＰ型シリコ
ンウエハーにＢＦ2+イオンを打ち込み、いわゆるＬＯＣ
ＯＳ法によって、フィールド絶縁物３３を形成する。さ
らにこれに、リンイオンを注入し、１０００℃で３〜１
０時間アニールして、リンイオンを拡散、再分布させ、
不純物濃度１×１０16ｃｍ-3程度のＮ型ウェル３４を形
成する。
【０００５】その後、熱酸化法によって、厚さ２０〜１
００ｎｍのゲート絶縁膜（酸化珪素）と、減圧ＣＶＤ法
によって、厚さ５００ｎｍ、リン濃度１×１０21ｃｍ-3
の多結晶シリコン膜を形成し、これをパターニングし
て、ゲート電極となるべき部分３６を形成する。
００ｎｍのゲート絶縁膜（酸化珪素）と、減圧ＣＶＤ法
によって、厚さ５００ｎｍ、リン濃度１×１０21ｃｍ-3
の多結晶シリコン膜を形成し、これをパターニングし
て、ゲート電極となるべき部分３６を形成する。
【０００６】そして、ゲート電極となるべき部分および
必要によっては他のマスクを用いて、イオン注入法によ
り、不純物濃度１×１０18ｃｍ-3のＮ型低濃度不純物領
域３９と必要に応じて不純物濃度１×１０17ｃｍ-3程度
のポケット領域を形成し、さらに不純物濃度１×１０18
ｃｍ-3のＰ型低濃度不純物領域４０と必要に応じて不純
物濃度１×１０17ｃｍ-3程度のポケット領域を作製す
る。
必要によっては他のマスクを用いて、イオン注入法によ
り、不純物濃度１×１０18ｃｍ-3のＮ型低濃度不純物領
域３９と必要に応じて不純物濃度１×１０17ｃｍ-3程度
のポケット領域を形成し、さらに不純物濃度１×１０18
ｃｍ-3のＰ型低濃度不純物領域４０と必要に応じて不純
物濃度１×１０17ｃｍ-3程度のポケット領域を作製す
る。
【０００７】次いで、図３（ｃ）のようにイオン注入法
によって、Ｎ型の高濃度不純物領域４１、４２とＰ型の
高濃度不純物領域４３、４４をゲート電極となるべき部
分３６と間隔を空けて形成する。いずれの不純物領域も
不純物濃度は１×１０21ｃｍ -3程度とする。
によって、Ｎ型の高濃度不純物領域４１、４２とＰ型の
高濃度不純物領域４３、４４をゲート電極となるべき部
分３６と間隔を空けて形成する。いずれの不純物領域も
不純物濃度は１×１０21ｃｍ -3程度とする。
【０００８】最後に、一般の集積回路の作製の場合と同
様に層間絶縁物として、リンガラス層４６を形成する。
リンガラス層４６の形成には、例えば、減圧ＣＶＤ法を
用いればよい。材料ガスとしては、モノシランＳｉＨ4
と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で反応さ
せて得られる。その後、層間絶縁膜に電極形成用の穴を
開け、アルミ電極４５を形成する。こうして、図３
（ｄ）に示されるような相補型ＭＯＳ装置が完成する。
様に層間絶縁物として、リンガラス層４６を形成する。
リンガラス層４６の形成には、例えば、減圧ＣＶＤ法を
用いればよい。材料ガスとしては、モノシランＳｉＨ4
と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で反応さ
せて得られる。その後、層間絶縁膜に電極形成用の穴を
開け、アルミ電極４５を形成する。こうして、図３
（ｄ）に示されるような相補型ＭＯＳ装置が完成する。
【０００９】
【発明が解決しようとする課題】上記の従来の製造法法
による半導体装置において、標準的なしきい値電圧であ
る０．７Ｖ程度のエンハンスメント型のNMOS（以後E型N
MOSと表記）は、ゲート電極の導電型がN＋型の多結晶シ
リコンであるためゲート電極と半導体基板の仕事関数の
関係からチャネルが半導体基板の表面に形成される表面
チャネルであるが、標準的なしきい値電圧である−０．
７Ｖ程度のエンハンスメント型のPMOS（以後E型PMOSと
表記）は、N＋型多結晶シリコンであるゲート電極とNウ
ェルの仕事関数の関係からチャネルが半導体基板表面よ
りも幾分半導体基板内側に形成される埋込みチャネルと
なっている。
による半導体装置において、標準的なしきい値電圧であ
る０．７Ｖ程度のエンハンスメント型のNMOS（以後E型N
MOSと表記）は、ゲート電極の導電型がN＋型の多結晶シ
リコンであるためゲート電極と半導体基板の仕事関数の
関係からチャネルが半導体基板の表面に形成される表面
チャネルであるが、標準的なしきい値電圧である−０．
７Ｖ程度のエンハンスメント型のPMOS（以後E型PMOSと
表記）は、N＋型多結晶シリコンであるゲート電極とNウ
ェルの仕事関数の関係からチャネルが半導体基板表面よ
りも幾分半導体基板内側に形成される埋込みチャネルと
なっている。
【００１０】埋込みチャネル型のE型PMOSにおいて、低
電圧動作を実現すべくしきい値電圧を例えば−０．５Ｖ
以上に設定する場合、MOSトランジスタの低電圧動作の
一指標であるサブスッレッショルド特性は極めて悪化
し、従ってPMOSのオフ時におけるリーク電流は増加し、
結果として半導体装置の待機時における消費電流が著し
く増加し、近年需要が大きく今後もその市場がさらに発
展すると言われている携帯電話や携帯端末に代表される
携帯機器への適用が困難であるという問題を有してい
る。
電圧動作を実現すべくしきい値電圧を例えば−０．５Ｖ
以上に設定する場合、MOSトランジスタの低電圧動作の
一指標であるサブスッレッショルド特性は極めて悪化
し、従ってPMOSのオフ時におけるリーク電流は増加し、
結果として半導体装置の待機時における消費電流が著し
く増加し、近年需要が大きく今後もその市場がさらに発
展すると言われている携帯電話や携帯端末に代表される
携帯機器への適用が困難であるという問題を有してい
る。
【００１１】一方上記の課題である低電圧動作と低消費
電流を両立させる技術的方策として、NMOSのゲート電極
の導電型がN型であり、PMOSのゲート電極の導電型をP型
としたいわゆる同極ゲート技術が一般に知られていると
ころである。この場合E型NMOSとE型PMOSともに表面チャ
ネル型のMOSトランジスタであるため、しきい値電圧を
小さくしても極端なサブスレッショルド係数の悪化に至
らず低電圧動作および低消費電力がともに可能となる。
電流を両立させる技術的方策として、NMOSのゲート電極
の導電型がN型であり、PMOSのゲート電極の導電型をP型
としたいわゆる同極ゲート技術が一般に知られていると
ころである。この場合E型NMOSとE型PMOSともに表面チャ
ネル型のMOSトランジスタであるため、しきい値電圧を
小さくしても極端なサブスレッショルド係数の悪化に至
らず低電圧動作および低消費電力がともに可能となる。
【００１２】しかし同極ゲートCMOSは、N＋多結晶シリ
コン単極だけのゲート電極であるCMOSに比べ、その製造
工程においてNMOS、PMOSともにゲートの極性を各々作り
分けるために工程数が増加し製造コストや製造工期の増
大を招き、さらに最も基本的な回路要素であるインバー
タ回路においては通常は、面積効率の向上のためにNMOS
とPMOSのゲートはメタルを介しての結線を避け平面的に
NMOSからPMOSまで連続な1個の多結晶シリコンないしは
多結晶シリコンと高融点金属シリサイドとの積層からな
るポリサイド構造によりレイアウトされるが、多結晶シ
リコン単層から形成される場合にはその多結晶シリコン
中のPN接合のインピーダンスが高く実用的でないこと、
ポリサイド構造の場合にはN型とP型の不純物は工程にお
ける熱処理中に高融点金属シリサイド中を高速でお互い
に逆導電型のゲート電極へ拡散し、その結果として仕事
関数が変化してしきい値電圧が安定しないなどの、コス
ト面や特性面において問題を有している。
コン単極だけのゲート電極であるCMOSに比べ、その製造
工程においてNMOS、PMOSともにゲートの極性を各々作り
分けるために工程数が増加し製造コストや製造工期の増
大を招き、さらに最も基本的な回路要素であるインバー
タ回路においては通常は、面積効率の向上のためにNMOS
とPMOSのゲートはメタルを介しての結線を避け平面的に
NMOSからPMOSまで連続な1個の多結晶シリコンないしは
多結晶シリコンと高融点金属シリサイドとの積層からな
るポリサイド構造によりレイアウトされるが、多結晶シ
リコン単層から形成される場合にはその多結晶シリコン
中のPN接合のインピーダンスが高く実用的でないこと、
ポリサイド構造の場合にはN型とP型の不純物は工程にお
ける熱処理中に高融点金属シリサイド中を高速でお互い
に逆導電型のゲート電極へ拡散し、その結果として仕事
関数が変化してしきい値電圧が安定しないなどの、コス
ト面や特性面において問題を有している。
【００１３】本発明は低コストで短工期でありかつ低電
圧動作や低消費電力であるパワーマネージメント半導体
装置やアナログ半導体装置の実現を可能とする構造を提
供することを目的とする。
圧動作や低消費電力であるパワーマネージメント半導体
装置やアナログ半導体装置の実現を可能とする構造を提
供することを目的とする。
【００１４】
【課題を解決するための手段】そこで本発明は、上記課
題を解決するために以下の手段を用いた。
題を解決するために以下の手段を用いた。
【００１５】（１）Nチャネル型MOSトランジスタとPチ
ャネル型MOSトランジスタを有する相補型MOS半導体装置
において、ゲート絶縁膜を形成する工程と、該ゲート絶
縁膜を窒化処理する工程と、不活性ガスによる熱処理を
行う工程と、該ゲート絶縁膜上にゲート電極を形成する
工程と、該ゲート電極にＰ型の不純物を導入する工程を
有する半導体装置の製造方法とした。
ャネル型MOSトランジスタを有する相補型MOS半導体装置
において、ゲート絶縁膜を形成する工程と、該ゲート絶
縁膜を窒化処理する工程と、不活性ガスによる熱処理を
行う工程と、該ゲート絶縁膜上にゲート電極を形成する
工程と、該ゲート電極にＰ型の不純物を導入する工程を
有する半導体装置の製造方法とした。
【００１６】（２）前記ゲート電極が多結晶シリコンか
らなる半導体装置の製造方法とした。
らなる半導体装置の製造方法とした。
【００１７】（３）前記ゲート電極が多結晶シリコンと
高融点金属シリサイドと絶縁膜との積層からなるポリサ
イド構造である半導体装置の製造方法とした。
高融点金属シリサイドと絶縁膜との積層からなるポリサ
イド構造である半導体装置の製造方法とした。
【００１８】（４）前記不活性ガスがＮ2である半導体
装置の製造方法とした。
装置の製造方法とした。
【００１９】（５）前記不活性ガスによるアニールの温
度が９２５℃以上である半導体装置の製造方法とした。
度が９２５℃以上である半導体装置の製造方法とした。
【００２０】（６）前記多結晶シリコンの膜厚が２００
０Åから５０００Åの範囲である半導体装置の製造方法
とした。
０Åから５０００Åの範囲である半導体装置の製造方法
とした。
【００２１】（７）前記多結晶シリコンと前記高融点金
属シリサイドと絶縁膜の積層である前記ポリサイド構造
において、前記多結晶シリコンの膜厚が２０００Åから
４５００Åの範囲であり、前記高融点金属シリサイドの
膜厚が５００Åから３０００Åの範囲である半導体装置
の製造方法とした。
属シリサイドと絶縁膜の積層である前記ポリサイド構造
において、前記多結晶シリコンの膜厚が２０００Åから
４５００Åの範囲であり、前記高融点金属シリサイドの
膜厚が５００Åから３０００Åの範囲である半導体装置
の製造方法とした。
【００２２】（８）前記Ｐ型の不純物を導入する工程
が、イオン注入である半導体装置の製造方法とした。
が、イオン注入である半導体装置の製造方法とした。
【００２３】（９）前記Ｐ型の不純物を導入する工程
が、Ｐ型のイオンを含むガラス膜を形成する工程とアニ
ールを行う工程からなる半導体装置の製造方法とした。
が、Ｐ型のイオンを含むガラス膜を形成する工程とアニ
ールを行う工程からなる半導体装置の製造方法とした。
【００２４】（１０）前記Ｐ型の不純物を導入する工程
が、Ｐ型のイオンを含むガス雰囲気の減圧ＣＶＤ法で多
結晶シリコンを形成する工程からなる半導体装置の製造
方法とした
が、Ｐ型のイオンを含むガス雰囲気の減圧ＣＶＤ法で多
結晶シリコンを形成する工程からなる半導体装置の製造
方法とした
【００２５】
【発明の実施の形態】以下に、この発明の実施例を図面
に基づいて説明する。本実施例ではＰ型半導体基板上に
相補型トランジスタを形成した場合を説明しているが、
Ｎ型半導体基板上にも本発明を適用できる。
に基づいて説明する。本実施例ではＰ型半導体基板上に
相補型トランジスタを形成した場合を説明しているが、
Ｎ型半導体基板上にも本発明を適用できる。
【００２６】図1に示すように、Ｐ型半導体基板１表面
付近にリンイオンを注入し、１０００〜１１７５℃で３
〜２０時間アニールして、リンイオンを拡散、再分布さ
せ、不純物濃度１Ｅ１６ｃｍ-3程度のＮ型ウェル4を形
成する。引き続き、パターンニングされた領域にＢ+イ
オンを打ち込み、いわゆるＬＯＣＯＳ法によって、チャ
ネルストッパーとフィールド絶縁物３を形成する（図１
（ａ））。その後、所望のチャネル領域へのしきい値電
圧制御用の砒素イオン注入と、熱酸化法による厚さ１０
〜３０ｎｍのゲート絶縁膜（酸化珪素）２形成を行う。
付近にリンイオンを注入し、１０００〜１１７５℃で３
〜２０時間アニールして、リンイオンを拡散、再分布さ
せ、不純物濃度１Ｅ１６ｃｍ-3程度のＮ型ウェル4を形
成する。引き続き、パターンニングされた領域にＢ+イ
オンを打ち込み、いわゆるＬＯＣＯＳ法によって、チャ
ネルストッパーとフィールド絶縁物３を形成する（図１
（ａ））。その後、所望のチャネル領域へのしきい値電
圧制御用の砒素イオン注入と、熱酸化法による厚さ１０
〜３０ｎｍのゲート絶縁膜（酸化珪素）２形成を行う。
【００２７】その後ゲート絶縁膜２に対して窒化処理を
行う。この工程によりゲート絶縁膜界面の界面順位、ト
ラップ、結晶の未結合手を窒素が埋め、多結晶シリコン
ゲート電極に含まれるボロンがゲート酸化膜のほうに拡
散していくのを防ぐと共にホットエレクトロン耐性等ゲ
ート絶縁膜の信頼性を向上させる。通常この工程は非常
に高温であり、ランプアニール等によるＲＴＡ（Ｒａｐ
ｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）により行
われ、例えばＮ2Ｏ雰囲気下で８００〜１１２５℃ １
５〜１２０秒の処理、あるいはＮＨ3雰囲気下で８００
〜１１００℃５〜９０秒の処理に続き、Ｏ２雰囲気下で
８００〜１１２５℃ １５〜１２０秒の処理をする。こ
の窒化処理中に、酸素の存在によりシリコン半導体基板
ウェハに歪みが生じ、特に１０００℃より高い温度での
処理でより顕著となる。そこで本発明の製造方法では、
その後、熱酸化炉により不活性ガス雰囲気下、例えば窒
素雰囲気下で９２５〜１０２５℃ １０〜３０分、もし
くはアルゴン雰囲気下で９２５〜１０２５℃ １０〜３
０分のアニールを行う。この不活性ガスアニールにより
シリコン半導体基板ウェハの歪を解消することになる
（図１（ｂ））。
行う。この工程によりゲート絶縁膜界面の界面順位、ト
ラップ、結晶の未結合手を窒素が埋め、多結晶シリコン
ゲート電極に含まれるボロンがゲート酸化膜のほうに拡
散していくのを防ぐと共にホットエレクトロン耐性等ゲ
ート絶縁膜の信頼性を向上させる。通常この工程は非常
に高温であり、ランプアニール等によるＲＴＡ（Ｒａｐ
ｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）により行
われ、例えばＮ2Ｏ雰囲気下で８００〜１１２５℃ １
５〜１２０秒の処理、あるいはＮＨ3雰囲気下で８００
〜１１００℃５〜９０秒の処理に続き、Ｏ２雰囲気下で
８００〜１１２５℃ １５〜１２０秒の処理をする。こ
の窒化処理中に、酸素の存在によりシリコン半導体基板
ウェハに歪みが生じ、特に１０００℃より高い温度での
処理でより顕著となる。そこで本発明の製造方法では、
その後、熱酸化炉により不活性ガス雰囲気下、例えば窒
素雰囲気下で９２５〜１０２５℃ １０〜３０分、もし
くはアルゴン雰囲気下で９２５〜１０２５℃ １０〜３
０分のアニールを行う。この不活性ガスアニールにより
シリコン半導体基板ウェハの歪を解消することになる
（図１（ｂ））。
【００２８】次に減圧ＣＶＤ法等による厚さ２０００〜
５０００Åの多結晶シリコン膜５を形成する（図１
（ｃ））。次に多結晶シリコン膜５にＰ型のイオンを導
入するが、本発明ではその導入方法について３つの導入
方法がある。
５０００Åの多結晶シリコン膜５を形成する（図１
（ｃ））。次に多結晶シリコン膜５にＰ型のイオンを導
入するが、本発明ではその導入方法について３つの導入
方法がある。
【００２９】一つ目の導入方法は、多結晶シリコン膜５
を形成した後、イオン注入によりＢあるいはＢＦ2を１
×１０19ａｔｏｍｓ／ｃｍ3以上の濃度で打ち込む。こ
れにより多結晶シリコン膜5はＰ型になる。
を形成した後、イオン注入によりＢあるいはＢＦ2を１
×１０19ａｔｏｍｓ／ｃｍ3以上の濃度で打ち込む。こ
れにより多結晶シリコン膜5はＰ型になる。
【００３０】2つ目の導入方法は、多結晶シリコン膜5を
減圧ＣＶＤ法で形成するとき、Ｐ型のイオンを含むガス
中で行うことで、膜形成と同時に多結晶シリコン膜がＰ
型になる。
減圧ＣＶＤ法で形成するとき、Ｐ型のイオンを含むガス
中で行うことで、膜形成と同時に多結晶シリコン膜がＰ
型になる。
【００３１】3つ目の導入方法は、多結晶シリコン膜5を
形成した後、ボロンのイオンを高濃度に含んだガラス層
を減圧ＣＶＤ法等で形成し、その後アニールを加えるこ
とで多結晶シリコン膜5中にボロンを拡散させる。その
後、ガラス層を剥離することでＰ型の多結晶シリコン膜
が形成される。
形成した後、ボロンのイオンを高濃度に含んだガラス層
を減圧ＣＶＤ法等で形成し、その後アニールを加えるこ
とで多結晶シリコン膜5中にボロンを拡散させる。その
後、ガラス層を剥離することでＰ型の多結晶シリコン膜
が形成される。
【００３２】Ｐ型多結晶シリコン膜5が形成された後、
Ｐ型多結晶シリコン膜５上へ、スパッタ法等により厚さ
５００〜２５００Å程度の金属シリサイド膜７を形成
し、さらに金属シリサイド膜７上に減圧ＣＶＤ法等によ
って厚さ１０００〜３０００Å程度の酸化膜８を形成
し、これらをパターニングしてＰ型多結晶シリコンゲー
ト電極６を形成する。
Ｐ型多結晶シリコン膜５上へ、スパッタ法等により厚さ
５００〜２５００Å程度の金属シリサイド膜７を形成
し、さらに金属シリサイド膜７上に減圧ＣＶＤ法等によ
って厚さ１０００〜３０００Å程度の酸化膜８を形成
し、これらをパターニングしてＰ型多結晶シリコンゲー
ト電極６を形成する。
【００３３】ここでＰ型多結晶シリコンゲート電極６の
厚さについて考えると、同じイオン注入濃度に対しては
薄いほうがシート抵抗が小さくなり有利であるが、Ｐ型
のイオン注入で使われるボロンは酸化膜を突き抜けやす
い。そのため、Ｐ型多結晶シリコンゲート電極６にイオ
ン注入されたボロンはゲート絶縁膜２を突き抜けてトラ
ンジスタのチャネル領域に染み出し、トランジスタの特
性ばらつき要因となる。このためイオン注入濃度を減ら
してボロンのチャネル領域への染み出しを防ぐ方法があ
るが、本発明では多結晶シリコンゲート電極の膜厚を２
０００Å以上にすることでイオン注入時にボロンが多結
晶シリコンゲート電極６を突き抜けてトランジスタのチ
ャネル領域に染み出すのを防ぐ。２０００Å以下ではイ
オン注入時のエネルギーでボロンが多結晶シリコンゲー
ト電極６を突き抜け、その後のプロセス中の熱処理でボ
ロンがゲート絶縁膜を通してチャネル領域に染み出し、
特性ばらつきを引き起こす。逆に多結晶シリコンゲート
電極６の厚みが厚い場合、ボロンの突き抜けは防ぐこと
ができるがシート抵抗の増加を引き起こす。本発明のト
ランジスタが使われる回路ではシート抵抗が１ｋΩ／□
以下であるので、それを満たす多結晶ポリシリコンゲー
ト電極６の厚みは５０００Å以下となる。よってゲート
電極がＰ型多結晶ポリシリコンゲート電極６単層の場
合、その厚みは２０００Å以上５０００Å以下となる。
厚さについて考えると、同じイオン注入濃度に対しては
薄いほうがシート抵抗が小さくなり有利であるが、Ｐ型
のイオン注入で使われるボロンは酸化膜を突き抜けやす
い。そのため、Ｐ型多結晶シリコンゲート電極６にイオ
ン注入されたボロンはゲート絶縁膜２を突き抜けてトラ
ンジスタのチャネル領域に染み出し、トランジスタの特
性ばらつき要因となる。このためイオン注入濃度を減ら
してボロンのチャネル領域への染み出しを防ぐ方法があ
るが、本発明では多結晶シリコンゲート電極の膜厚を２
０００Å以上にすることでイオン注入時にボロンが多結
晶シリコンゲート電極６を突き抜けてトランジスタのチ
ャネル領域に染み出すのを防ぐ。２０００Å以下ではイ
オン注入時のエネルギーでボロンが多結晶シリコンゲー
ト電極６を突き抜け、その後のプロセス中の熱処理でボ
ロンがゲート絶縁膜を通してチャネル領域に染み出し、
特性ばらつきを引き起こす。逆に多結晶シリコンゲート
電極６の厚みが厚い場合、ボロンの突き抜けは防ぐこと
ができるがシート抵抗の増加を引き起こす。本発明のト
ランジスタが使われる回路ではシート抵抗が１ｋΩ／□
以下であるので、それを満たす多結晶ポリシリコンゲー
ト電極６の厚みは５０００Å以下となる。よってゲート
電極がＰ型多結晶ポリシリコンゲート電極６単層の場
合、その厚みは２０００Å以上５０００Å以下となる。
【００３４】また金属シリサイド膜７の膜厚であるが、
高速動作や高周波対応に必要なシート抵抗は十数Ω／□
以下なのでこれを満たす金属シリサイド膜厚は５００Å
以上となる。また金属シリサイド膜７の膜厚を厚くすれ
ばシート抵抗が下がるが、プロセス上、多結晶シリコン
ゲート電極６の上に金属シリサイド膜７が形成されるた
め、段差が大きくなってしまう。この段差がプロセス上
許容される範囲は、多結晶シリコンゲート電極厚＋金属
シリサイド膜厚＝５０００Åであるため、多結晶シリコ
ンゲート電極６の膜厚は４５００Å以下である。さら
に、Ｐ型多結晶シリコンゲート電極６を形成するための
イオン注入時に懸念されるボロンの突き抜けを防止する
ため、多結晶シリコンゲート電極６の厚みは２０００Å
以上とする。以上の条件から、金属シリサイド膜７を用
いたゲート電極の場合、多結晶シリコンゲート電極６の
膜厚は２０００Åから４５００Åの範囲であり、金属シ
リサイド膜７の膜厚は５００Åから３０００Åの範囲と
なる。
高速動作や高周波対応に必要なシート抵抗は十数Ω／□
以下なのでこれを満たす金属シリサイド膜厚は５００Å
以上となる。また金属シリサイド膜７の膜厚を厚くすれ
ばシート抵抗が下がるが、プロセス上、多結晶シリコン
ゲート電極６の上に金属シリサイド膜７が形成されるた
め、段差が大きくなってしまう。この段差がプロセス上
許容される範囲は、多結晶シリコンゲート電極厚＋金属
シリサイド膜厚＝５０００Åであるため、多結晶シリコ
ンゲート電極６の膜厚は４５００Å以下である。さら
に、Ｐ型多結晶シリコンゲート電極６を形成するための
イオン注入時に懸念されるボロンの突き抜けを防止する
ため、多結晶シリコンゲート電極６の厚みは２０００Å
以上とする。以上の条件から、金属シリサイド膜７を用
いたゲート電極の場合、多結晶シリコンゲート電極６の
膜厚は２０００Åから４５００Åの範囲であり、金属シ
リサイド膜７の膜厚は５００Åから３０００Åの範囲と
なる。
【００３５】この後、図示はしていないが、外部からの
ノイズ電荷からＣＭＯＳを守る保護用Ｎ型トランジスタ
のソースドレインとなる領域に不純物濃度１Ｅ２１ｃｍ
-3程度のＮ＋型不純物領域を形成する。ここでのＮ型ド
ーパントは拡散係数の大きいリンを用いる。
ノイズ電荷からＣＭＯＳを守る保護用Ｎ型トランジスタ
のソースドレインとなる領域に不純物濃度１Ｅ２１ｃｍ
-3程度のＮ＋型不純物領域を形成する。ここでのＮ型ド
ーパントは拡散係数の大きいリンを用いる。
【００３６】そして次に、多結晶シリコンゲート電極６
の部分およびソース・ドレイン領域の一部に、不純物濃
度１×１０16〜1×１０18ａｔｏｍｓ／ｃｍ3程度のＮ型
の低濃度不純物領域９と不純物濃度１×１０16〜1×１
０18ａｔｏｍｓ／ｃｍ3程度のＰ型の低濃度不純物領域
１０を形成する。このようにして図２（ａ）を得る。
の部分およびソース・ドレイン領域の一部に、不純物濃
度１×１０16〜1×１０18ａｔｏｍｓ／ｃｍ3程度のＮ型
の低濃度不純物領域９と不純物濃度１×１０16〜1×１
０18ａｔｏｍｓ／ｃｍ3程度のＰ型の低濃度不純物領域
１０を形成する。このようにして図２（ａ）を得る。
【００３７】次に、再びイオン注入法によって、Ｎ型の
高濃度不純物領域１１、１２とＰ型の高濃度不純物領域
１３、１４を形成する。いずれの不純物領域も不純物濃
度は1×１０19ａｔｏｍｓ／ｃｍ3以上とする（図２
（ｂ））。この時、ゲート電極と高濃度不純物領域の間
はスペースがある。そこのスペースはドレイン印可電圧
７Ｖの場合は０．５〜１．０ｕｍ程度、１０Ｖの場合は
０．７〜２．０ｕｍ程度、３６Ｖの場合は２．０〜５．
０ｕｍ程度に設定する。
高濃度不純物領域１１、１２とＰ型の高濃度不純物領域
１３、１４を形成する。いずれの不純物領域も不純物濃
度は1×１０19ａｔｏｍｓ／ｃｍ3以上とする（図２
（ｂ））。この時、ゲート電極と高濃度不純物領域の間
はスペースがある。そこのスペースはドレイン印可電圧
７Ｖの場合は０．５〜１．０ｕｍ程度、１０Ｖの場合は
０．７〜２．０ｕｍ程度、３６Ｖの場合は２．０〜５．
０ｕｍ程度に設定する。
【００３８】ここで不純物濃度の低い領域と高い領域の
濃度であるが、高い領域の濃度は多結晶シリコンゲート
電極２のシート抵抗は１ｋΩ／□以下という限定から１
×１０19atoms／cm3以上となる。本発明で用いられるト
ランジスタのドレイン印加電圧は数Ｖから４０Ｖを想定
しているので、不純物濃度の低い領域の濃度は１×１０
16〜１×１０18atoms／cm3の範囲となる。また、低濃度
のＰ型不純物領域１０はボロンないしはBF2を用い濃度
が１×１０16〜１×１０18atoms／cm3程度であり、低濃
度のＮ型不純物領域９はリンないしは砒素を用い濃度が
１×１０16〜１×１０18atoms／cm3程度である。一方、
高濃度のＰ型不純物領域１３、１４はボロンないしはBF
2を用い濃度が１×１０19atoms／cm3以上であり、高濃
度のＮ型不純物領域１１、１２はリンないしは砒素を用
い濃度が１×１０19atoms／cm3以上である。
濃度であるが、高い領域の濃度は多結晶シリコンゲート
電極２のシート抵抗は１ｋΩ／□以下という限定から１
×１０19atoms／cm3以上となる。本発明で用いられるト
ランジスタのドレイン印加電圧は数Ｖから４０Ｖを想定
しているので、不純物濃度の低い領域の濃度は１×１０
16〜１×１０18atoms／cm3の範囲となる。また、低濃度
のＰ型不純物領域１０はボロンないしはBF2を用い濃度
が１×１０16〜１×１０18atoms／cm3程度であり、低濃
度のＮ型不純物領域９はリンないしは砒素を用い濃度が
１×１０16〜１×１０18atoms／cm3程度である。一方、
高濃度のＰ型不純物領域１３、１４はボロンないしはBF
2を用い濃度が１×１０19atoms／cm3以上であり、高濃
度のＮ型不純物領域１１、１２はリンないしは砒素を用
い濃度が１×１０19atoms／cm3以上である。
【００３９】さらに本発明ではＰ型多結晶シリコンゲー
ト電極２をマスクにＮ型不純物を注入する際、Ｐ型多結
晶シリコンゲート電極２の濃度低下による、抵抗の増
大、ゲート電極の空乏化が懸念される。この課題を解決
するため、Ｐ型多結晶シリコンゲート電極６上に酸化膜
８を形成したり、あるいは金属シリサイド膜７を形成し
さらに金属シリサイド膜７上に酸化膜８を形成した。こ
れにより、Ｐ型多結晶シリコンゲート電極６をマスクに
Ｎ型不純物９を注入する際にＰ型多結晶シリコンゲート
電極６にＮ型不純物が注入されないようにすることを可
能とすることができる。
ト電極２をマスクにＮ型不純物を注入する際、Ｐ型多結
晶シリコンゲート電極２の濃度低下による、抵抗の増
大、ゲート電極の空乏化が懸念される。この課題を解決
するため、Ｐ型多結晶シリコンゲート電極６上に酸化膜
８を形成したり、あるいは金属シリサイド膜７を形成し
さらに金属シリサイド膜７上に酸化膜８を形成した。こ
れにより、Ｐ型多結晶シリコンゲート電極６をマスクに
Ｎ型不純物９を注入する際にＰ型多結晶シリコンゲート
電極６にＮ型不純物が注入されないようにすることを可
能とすることができる。
【００４０】最後に、従来の集積回路の作製の場合と同
様に層間絶縁物として、リンガラス層２０を形成する。
リンガラス層の形成には、例えば、減圧ＣＶＤ法を用い
ればよい。材料ガスとしては、モノシランＳｉＨ4と酸
素Ｏ2とホスフィンＰＨ3を用い、４５０℃で反応させて
得られる。その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極２１を形成する。こうして、図２（ｃ）
に示されるような相補型ＭＯＳ装置が完成する。
様に層間絶縁物として、リンガラス層２０を形成する。
リンガラス層の形成には、例えば、減圧ＣＶＤ法を用い
ればよい。材料ガスとしては、モノシランＳｉＨ4と酸
素Ｏ2とホスフィンＰＨ3を用い、４５０℃で反応させて
得られる。その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極２１を形成する。こうして、図２（ｃ）
に示されるような相補型ＭＯＳ装置が完成する。
【００４１】以上のような製造方法で形成されたP型ト
ランジスタにおいてゲート電極をP型多結晶シリコンゲ
ート電極６とすることで、Nウェル４とゲート電極の仕
事関数の関係からエンハンスメント型P型トランジスタ
のチャネルは表面チャネルとなるが、表面チャネル型P
型トランジスタにおいてはしきい値電圧を例えば−０．
５Ｖ以上に設定しても極端なサブスレッショルド係数の
悪化に至らず低電圧動作および低消費電力がともに可能
となる。
ランジスタにおいてゲート電極をP型多結晶シリコンゲ
ート電極６とすることで、Nウェル４とゲート電極の仕
事関数の関係からエンハンスメント型P型トランジスタ
のチャネルは表面チャネルとなるが、表面チャネル型P
型トランジスタにおいてはしきい値電圧を例えば−０．
５Ｖ以上に設定しても極端なサブスレッショルド係数の
悪化に至らず低電圧動作および低消費電力がともに可能
となる。
【００４２】一方N型トランジスタにおいては、P型多結
晶シリコンゲート電極６とP型半導体基板１の仕事関数
の関係からエンハンスメント型Ｎ型トランジスタのチャ
ネルは埋込みチャネルとなるが、しきい値を所望の値に
設定する場合に拡散係数の小さな砒素をしきい値制御用
ドナー不純物として使用できるためチャネルは極めて浅
い埋込みチャネルとなる。従ってしきい値電圧を例えば
０．５Ｖ以下の小さな値に設定しても、しきい値制御用
アクセプター不純物として拡散係数が大きくイオン注入
のプロジェクションレンジも大きいボロンを使用せざる
を得ず深い埋込みチャネルとなるN型多結晶シリコンを
ゲート電極としたエンハンスメント型P型トランジスタ
の場合に比べ、サブスレッショルドの劣化やリーク電流
の増大を著しく抑制できる。
晶シリコンゲート電極６とP型半導体基板１の仕事関数
の関係からエンハンスメント型Ｎ型トランジスタのチャ
ネルは埋込みチャネルとなるが、しきい値を所望の値に
設定する場合に拡散係数の小さな砒素をしきい値制御用
ドナー不純物として使用できるためチャネルは極めて浅
い埋込みチャネルとなる。従ってしきい値電圧を例えば
０．５Ｖ以下の小さな値に設定しても、しきい値制御用
アクセプター不純物として拡散係数が大きくイオン注入
のプロジェクションレンジも大きいボロンを使用せざる
を得ず深い埋込みチャネルとなるN型多結晶シリコンを
ゲート電極としたエンハンスメント型P型トランジスタ
の場合に比べ、サブスレッショルドの劣化やリーク電流
の増大を著しく抑制できる。
【００４３】以上の説明により本発明によるP型多結晶
シリコン単極をゲート電極としたCMOSは、従来のN＋多
結晶シリコン単極をゲート電極としたCMOSに比べ、低電
圧動作および低消費電力に対し有効な技術であることが
理解される。
シリコン単極をゲート電極としたCMOSは、従来のN＋多
結晶シリコン単極をゲート電極としたCMOSに比べ、低電
圧動作および低消費電力に対し有効な技術であることが
理解される。
【００４４】また低電圧動作や低消費電力に対してはい
わゆる同極ゲートCMOS技術が一般的に知られているとこ
ろであるが、同極ゲート形成においてはゲート電極をP
型とN型に作り分けるために通常の単極ゲートプロセス
に比べ少なくともマスク工程が２工程追加必要となる。
単極ゲートCMOSの標準的なマスク工程数は１０回程度で
あるが、同極ゲートとすることで概算２０％の工程コス
ト増となり、半導体装置のパフォーマンスとコストの総
合的な観点からも本発明によるP型多結晶シリコン単極
のゲート電極によるCMOSが有効といえよう。
わゆる同極ゲートCMOS技術が一般的に知られているとこ
ろであるが、同極ゲート形成においてはゲート電極をP
型とN型に作り分けるために通常の単極ゲートプロセス
に比べ少なくともマスク工程が２工程追加必要となる。
単極ゲートCMOSの標準的なマスク工程数は１０回程度で
あるが、同極ゲートとすることで概算２０％の工程コス
ト増となり、半導体装置のパフォーマンスとコストの総
合的な観点からも本発明によるP型多結晶シリコン単極
のゲート電極によるCMOSが有効といえよう。
【００４５】本発明の実施例では、Ｐ型トランジスタが
Ｎ型トランジスタに比べて比較的多く使用される半導体
集積回路装置において、チャネル長の短チャネル化が容
易となるようＰ型トランジスタを表面チャネル型のトラ
ンジスタで構成し、その駆動能力の向上と小型化を促進
させたものである。
Ｎ型トランジスタに比べて比較的多く使用される半導体
集積回路装置において、チャネル長の短チャネル化が容
易となるようＰ型トランジスタを表面チャネル型のトラ
ンジスタで構成し、その駆動能力の向上と小型化を促進
させたものである。
【００４６】また、短チャネル化に不向きな埋め込みチ
ャネルをＮ型トランジスタに適用した場合、Ｎ型トラン
ジスタのみに対しては不利益なものではあるが、従来の
埋め込みチャネルＰ型トランジスタとのパフォーマンス
の比較においては、従来より著しく向上しさせることが
できる。これは仮にＮ型とＰ型トランジスタが同一のチ
ャネル長であっても、Ｎ型トランジスタのキャリアであ
るエレクトロンの方がＰ型トランジスタのキャリアであ
るホールより移動度が大きい事による。
ャネルをＮ型トランジスタに適用した場合、Ｎ型トラン
ジスタのみに対しては不利益なものではあるが、従来の
埋め込みチャネルＰ型トランジスタとのパフォーマンス
の比較においては、従来より著しく向上しさせることが
できる。これは仮にＮ型とＰ型トランジスタが同一のチ
ャネル長であっても、Ｎ型トランジスタのキャリアであ
るエレクトロンの方がＰ型トランジスタのキャリアであ
るホールより移動度が大きい事による。
【００４７】また、Ｎ型トランジスタの最小チャネル長
を決定する際、必ずしも短チャネル効果で決まらない場
合がある。それは、Ｎ型トランジスタの基板電流による
バイポーラ動作（スナップバック現象）が生じてしまう
場合である。これは、短チャネル化に伴いドレイン電
流、ドレイン電界が増加しホットキャリアの発生が増進
されるためである。一方、Ｐ型トランジスタはホットキ
ャリアの発生がＮ型に比べて著しく少ないため、スナッ
プバック現象でチャネル長が決定されることはほとんど
ない。つまり、本発明のようなアプリケーションの場
合、一般的な微細化の常識とは反対で、Ｎ型トランジス
タよりもむしろ、Ｐ型トランジスタの方がより短チャネ
ル化が容易である。そうしたことからも、本発明のＰ型
トランジスタを表面チャネルで構成しＮ型トランジスタ
を埋め込みチャネルで構成したことはたいへん効果的で
ある。
を決定する際、必ずしも短チャネル効果で決まらない場
合がある。それは、Ｎ型トランジスタの基板電流による
バイポーラ動作（スナップバック現象）が生じてしまう
場合である。これは、短チャネル化に伴いドレイン電
流、ドレイン電界が増加しホットキャリアの発生が増進
されるためである。一方、Ｐ型トランジスタはホットキ
ャリアの発生がＮ型に比べて著しく少ないため、スナッ
プバック現象でチャネル長が決定されることはほとんど
ない。つまり、本発明のようなアプリケーションの場
合、一般的な微細化の常識とは反対で、Ｎ型トランジス
タよりもむしろ、Ｐ型トランジスタの方がより短チャネ
ル化が容易である。そうしたことからも、本発明のＰ型
トランジスタを表面チャネルで構成しＮ型トランジスタ
を埋め込みチャネルで構成したことはたいへん効果的で
ある。
【００４８】さらに、Ｎ型トランジスタのホットキャリ
ア発生は、表面チャネルよりもむしろ埋め込みチャネル
の場合の方が少ない。これは、図４に示す表面チャネル
型トランジスタと埋め込みチャネルトランジスタのホッ
トキャリア発生領域にあるように、表面チャネルではホ
ットキャリア発生領域はゲート酸化膜付近に形成される
が、埋め込みチャネルの場合、ホットキャリア発生領域
はゲート酸化膜より深い領域に形成される。このため、
ホットキャリアがトラップされ、トランジスタ特性劣化
をもたらすゲート酸化膜とチャネル領域との距離が遠ざ
かり、トランジスタ特性の劣化が少なくなる。
ア発生は、表面チャネルよりもむしろ埋め込みチャネル
の場合の方が少ない。これは、図４に示す表面チャネル
型トランジスタと埋め込みチャネルトランジスタのホッ
トキャリア発生領域にあるように、表面チャネルではホ
ットキャリア発生領域はゲート酸化膜付近に形成される
が、埋め込みチャネルの場合、ホットキャリア発生領域
はゲート酸化膜より深い領域に形成される。このため、
ホットキャリアがトラップされ、トランジスタ特性劣化
をもたらすゲート酸化膜とチャネル領域との距離が遠ざ
かり、トランジスタ特性の劣化が少なくなる。
【００４９】また、Ｎ型トランジスタの短チャネル化の
限界が、リーク電流で決定されない場合、スナップバッ
ク現象による短チャネル化の限界をブレークスルーでき
る要因となる。つまり、この場合、Ｎ型トランジスタの
短チャネル化をも推進できる。
限界が、リーク電流で決定されない場合、スナップバッ
ク現象による短チャネル化の限界をブレークスルーでき
る要因となる。つまり、この場合、Ｎ型トランジスタの
短チャネル化をも推進できる。
【００５０】こうして得られた相補型トランジスタ装置
を構成するトランジスタはＰ型多結晶シリコンをゲート
電極に用いているため、Ｐ型トランジスタのチャネルが
表面チャネルで、Ｎ型トランジスタのチャネルが埋め込
みチャネルで形成される。この表面チャネルＰ型トラン
ジスタは従来の埋め込みチャネルＰ型トランジスタに比
べて、そのトランジスタ特性の安定度や、信頼度、パフ
ォーマンスに優れている。特にチャネル長を縮小する場
合のソース、ドレイン間リーク電流を著しく低減でき、
微細化を容易にした。
を構成するトランジスタはＰ型多結晶シリコンをゲート
電極に用いているため、Ｐ型トランジスタのチャネルが
表面チャネルで、Ｎ型トランジスタのチャネルが埋め込
みチャネルで形成される。この表面チャネルＰ型トラン
ジスタは従来の埋め込みチャネルＰ型トランジスタに比
べて、そのトランジスタ特性の安定度や、信頼度、パフ
ォーマンスに優れている。特にチャネル長を縮小する場
合のソース、ドレイン間リーク電流を著しく低減でき、
微細化を容易にした。
【００５１】本発明は主としてシリコン系の半導体装置
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用できる。さらに本発明では、ゲート電極の低抵抗化が
重要な役割を果たすが、本発明で主として記述したシリ
コンゲート以外にも、Ｐ型トランジスタを表面チャネル
化できる物質等をゲート電極として用いてもよい。ま
た、実施例ではＰ型半導体基板上のトランジスタの作製
工程について記述したが、石英やサファイヤ等の絶縁性
基板上に形成された多結晶あるいは単結晶半導体被膜を
利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明
が適用できる。
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用できる。さらに本発明では、ゲート電極の低抵抗化が
重要な役割を果たすが、本発明で主として記述したシリ
コンゲート以外にも、Ｐ型トランジスタを表面チャネル
化できる物質等をゲート電極として用いてもよい。ま
た、実施例ではＰ型半導体基板上のトランジスタの作製
工程について記述したが、石英やサファイヤ等の絶縁性
基板上に形成された多結晶あるいは単結晶半導体被膜を
利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明
が適用できる。
【００５２】
【発明の効果】本発明による実施の形態では、上記のよ
うな構造にすることによって以下のような効果がある。 ゲート絶縁膜を形成する工程と、該ゲート絶縁膜を窒
化処理する工程と、不活性ガスによる熱処理を行う工程
と、該ゲート絶縁膜上にゲート電極を形成する工程と、
該ゲート電極にＰ型の不純物を導入する工程を有する半
導体装置の製造方法としたため、Ｎ型トランジスタは埋
め込みチャネル型トランジスタになり、Ｐ型トランジス
タは表面チャネル型トランジスタになる。これにより、
スナップバック現象でチャネル長が決定される場合、Ｎ
型トランジスタよりもむしろＰ型トランジスタの方がよ
り短チャネル化が容易となる。特にボルテージレギュレ
ータ用半導体集積回路装置においては、Ｐ型トランジス
タが占める面積比率が著しく大きいため、Ｐ型トランジ
スタの短チャネル化による高駆動化、小型化の効果は大
きく、コスト低減効果も著しい。さらに、表面チャネル
ではホットキャリア発生領域はゲート酸化膜付近に形成
されるが、埋め込みチャネルの場合ホットキャリア発生
領域はゲート酸化膜より深い領域に形成されるため、ホ
ットキャリアがトラップされ、トランジスタ特性劣化を
もたらすゲート酸化膜とチャネル領域との距離が遠ざか
り、トランジスタ特性の劣化が少なくなるという効果が
ある。 ゲート絶縁膜を窒化処理する工程を有するため、ゲー
ト絶縁膜界面の界面準位、トラップ、結晶の未結合手を
窒素が埋め、ホットエレクトロン耐性が上がり、ゲート
絶縁膜の信頼性を向上させる。さらに、Ｐ型多結晶シリ
コンゲート電極に含まれているボロンが製造工程の熱処
理によりゲート絶縁膜を通りぬけ、トランジスタのチャ
ネル領域に染み出すことを防ぐことができる。 トランジスタのソース・ドレイン領域の構造が不純物
濃度の低い領域と不純物濃度の高い領域からなり、さら
に不純物濃度の高い領域と多結晶シリコンゲート電極と
の間隔を、任意に設定することができる。これにより、
アプリケーションによってドレイン印可電圧を変える場
合、製造工程条件を変えることなく、不純物濃度の高い
領域と多結晶シリコンゲート電極との間隔を変えること
で対応することができるという効果がある。 ゲート電極が多結晶シリコンと高融点金属シリサイド
と絶縁膜との積層からなるポリサイド構造である半導体
装置の製造方法としたため、Ｐ型多結晶シリコンゲート
電極をマスクにＮ型不純物を注入する際にＰ型多結晶シ
リコンゲート電極にＮ型不純物が注入されないようにす
ることを可能とし、Ｐ型多結晶シリコンゲート電極の濃
度低下による抵抗の増大、ゲート電極の空乏化を防ぐ効
果がある。
うな構造にすることによって以下のような効果がある。 ゲート絶縁膜を形成する工程と、該ゲート絶縁膜を窒
化処理する工程と、不活性ガスによる熱処理を行う工程
と、該ゲート絶縁膜上にゲート電極を形成する工程と、
該ゲート電極にＰ型の不純物を導入する工程を有する半
導体装置の製造方法としたため、Ｎ型トランジスタは埋
め込みチャネル型トランジスタになり、Ｐ型トランジス
タは表面チャネル型トランジスタになる。これにより、
スナップバック現象でチャネル長が決定される場合、Ｎ
型トランジスタよりもむしろＰ型トランジスタの方がよ
り短チャネル化が容易となる。特にボルテージレギュレ
ータ用半導体集積回路装置においては、Ｐ型トランジス
タが占める面積比率が著しく大きいため、Ｐ型トランジ
スタの短チャネル化による高駆動化、小型化の効果は大
きく、コスト低減効果も著しい。さらに、表面チャネル
ではホットキャリア発生領域はゲート酸化膜付近に形成
されるが、埋め込みチャネルの場合ホットキャリア発生
領域はゲート酸化膜より深い領域に形成されるため、ホ
ットキャリアがトラップされ、トランジスタ特性劣化を
もたらすゲート酸化膜とチャネル領域との距離が遠ざか
り、トランジスタ特性の劣化が少なくなるという効果が
ある。 ゲート絶縁膜を窒化処理する工程を有するため、ゲー
ト絶縁膜界面の界面準位、トラップ、結晶の未結合手を
窒素が埋め、ホットエレクトロン耐性が上がり、ゲート
絶縁膜の信頼性を向上させる。さらに、Ｐ型多結晶シリ
コンゲート電極に含まれているボロンが製造工程の熱処
理によりゲート絶縁膜を通りぬけ、トランジスタのチャ
ネル領域に染み出すことを防ぐことができる。 トランジスタのソース・ドレイン領域の構造が不純物
濃度の低い領域と不純物濃度の高い領域からなり、さら
に不純物濃度の高い領域と多結晶シリコンゲート電極と
の間隔を、任意に設定することができる。これにより、
アプリケーションによってドレイン印可電圧を変える場
合、製造工程条件を変えることなく、不純物濃度の高い
領域と多結晶シリコンゲート電極との間隔を変えること
で対応することができるという効果がある。 ゲート電極が多結晶シリコンと高融点金属シリサイド
と絶縁膜との積層からなるポリサイド構造である半導体
装置の製造方法としたため、Ｐ型多結晶シリコンゲート
電極をマスクにＮ型不純物を注入する際にＰ型多結晶シ
リコンゲート電極にＮ型不純物が注入されないようにす
ることを可能とし、Ｐ型多結晶シリコンゲート電極の濃
度低下による抵抗の増大、ゲート電極の空乏化を防ぐ効
果がある。
【図１】本発明の半導体装置の製造法法を示す断面図で
ある。
ある。
【図２】本発明の半導体装置の製造法法を示す断面図で
ある。
ある。
【図３】従来の製造方法を示す断面図である。
１ Ｐ型半導体基板 ２ ゲート絶縁膜 ３ フィールド酸化膜 ４ Ｎウェル ５ 多結晶シリコン膜 ６ Ｐ型多結晶ゲート電極 ７ 金属シリサイド膜 ８ 酸化膜 ９ Ｎ型の低濃度不純物領域 １０ Ｐ型の低濃度不純物領域 １１、１２ Ｎ型の高濃度不純物領域 １３、１４ Ｐ型の高低濃度不純物領域 ２０ ガラス層 ２１ アルミ配線 ３１ Ｐ型半導体基板 ３２ ゲート絶縁膜 ３３ フィールド酸化膜 ３４ Ｎウェル ３６ 多結晶ゲート電極 ３７ 金属シリサイド膜 ３９ Ｎ型の低濃度不純物領域 ４０ Ｐ型の低濃度不純物領域 ４１、４２ Ｎ型の高濃度不純物領域 ４３、４４ Ｐ型の高低濃度不純物領域 ４５ アルミ電極 ４６ ガラス層
フロントページの続き Ｆターム(参考） 4M104 AA01 AA09 BB01 BB40 CC05 DD37 DD43 DD57 DD82 EE03 EE14 EE15 FF14 GG09 GG10 GG14 HH04 5F048 AA00 AA01 AA07 AA09 AC03 BA01 BB06 BB07 BB08 BB11 BB12 BB14 BC06 BD05 BE04 BG12 DA10 DA18 DB03 5F110 AA01 AA06 AA08 AA09 AA16 AA30 BB04 CC02 DD03 DD04 EE05 EE09 EE14 EE44 EE45 EE48 FF02 FF07 FF23 FF36 GG01 GG02 GG03 GG04 GG12 GG13 GG32 GG52 HJ01 HJ04 HJ13 HL03 HM15 NN02 NN12 NN23 NN25 NN35 NN66 5F140 AA01 AA02 AA06 AA23 AA24 AA28 AA40 AB03 AC01 AC36 BC06 BD09 BE07 BE08 BE16 BE17 BE19 BF04 BF11 BF18 BG28 BG30 BG31 BG32 BG39 BH15 BH49 BK02 BK13 CB01 CB02 CB08 CC05 CC12
Claims (10)
- 【請求項１】 Nチャネル型MOSトランジスタとPチャネ
ル型MOSトランジスタを有する相補型MOS半導体装置にお
いて、 ゲート絶縁膜を形成する工程と、 該ゲート絶縁膜を窒化処理する工程と、 不活性ガスによる熱処理を行う工程と、 該ゲート絶縁膜上にゲート電極を形成する工程と、 該ゲート電極にＰ型の不純物を導入する工程を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極が多結晶シリコンからな
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記ゲート電極が多結晶シリコンと高融
点金属シリサイドと絶縁膜との積層からなるポリサイド
構造であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 前記不活性ガスがＮ2であることを特徴
とする請求項１または２または３に記載の半導体装置の
製造方法。 - 【請求項５】 前記不活性ガスによるアニールの温度が
９２５℃以上であることを特徴とする請求項１または２
または３記載の半導体装置の製造方法。 - 【請求項６】 前記多結晶シリコンの膜厚が２０００Å
から５０００Åの範囲であることを特徴とする請求項２
記載の半導体装置の製造方法。 - 【請求項７】 前記ポリサイド構造において、前記多結
晶シリコンの膜厚が２０００Åから４５００Åの範囲で
あり、前記高融点金属シリサイドの膜厚が５００Åから
３０００Åの範囲であることを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項８】 前記Ｐ型の不純物を導入する工程が、イ
オン注入であることを特徴とする請求項１または２また
は３記載の半導体装置の製造方法。 - 【請求項９】 前記Ｐ型の不純物を導入する工程が、Ｐ
型のイオンを含むガラス膜を形成する工程とアニールを
行う工程からなることを特徴とする請求項１または２ま
たは３記載の半導体装置の製造方法。 - 【請求項１０】 前記Ｐ型の不純物を導入する工程が、
Ｐ型のイオンを含むガス雰囲気の減圧ＣＶＤ法で多結晶
シリコンを形成する工程からなることを特徴とする請求
項１または２または３記載の半導体装置の製造方法。
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