JPH11307729A - Ｃｍｏｓｆｅｔ及びその製造方法 - Google Patents

Ｃｍｏｓｆｅｔ及びその製造方法

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JPH11307729A
JPH11307729A JP10110908A JP11090898A JPH11307729A JP H11307729 A JPH11307729 A JP H11307729A JP 10110908 A JP10110908 A JP 10110908A JP 11090898 A JP11090898 A JP 11090898A JP H11307729 A JPH11307729 A JP H11307729A
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nmosfet
manufacturing
boron
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Abstract

(57)【要約】 【課題】 製造工程を簡略化し、ｎＭＯＳＦＥＴの電流
駆動能力を向上させてＣＭＯＳＦＥＴの動作速度を向上
し、かつ、貫通電流を低減し消費電力を低減させること
が可能なＣＭＯＳＦＥＴ及びその製造方法を提供する。 【解決手段】 ｎＭＯＳＦＥＴを有するｎＭＯＳ領域１
２１とｐＭＯＳＦＥＴを有するｐＭＯＳ領域１２３とを
組み合わせて形成されたＣＭＯＳＦＥＴにおいて、ｎＭ
ＯＳＦＥＴのゲート電極１４１、及びｐＭＯＳＦＥＴの
ゲート電極１４３に極性がＰ型の不純物を含有させる。
また、上記Ｐ型の不純物がボロンであると良い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳＦＥＴ及
びその製造方法に関し、特に、高速低消費電力のＣＭＯ
ＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路の需要は益々増大
してきており、それに伴い半導体集積回路を構成する半
導体装置の高速化、及び低消費電力化がさらに要求され
るようになっている。
【０００３】特に、消費電力の低減を可能にする半導体
装置として、ｎＭＯＳ（ｎチャネルＭＯＳ）ＦＥＴとｐ
ＭＯＳ（ｐチャネルＭＯＳ）ＦＥＴとを組み合わせたＣ
ＭＯＳＦＥＴ（Complementary Metal Oxide Semiconduc
tor Field Effect Transistor 、本明細書中において同
じ。）が知られている。
【０００４】ここで、ＣＭＯＳＦＥＴの回路について、
図５を参照して説明する。図５に、ＣＭＯＳＦＥＴの一
例の等価回路図を示す。
【０００５】図５に示されるように、ＣＭＯＳＦＥＴ
は、ｐＭＯＳＦＥＴ１１００と、ｎＭＯＳＦＥＴ１１０
１とを組み合わせて構成されるものである。一般的に
は、ｐＭＯＳＦＥＴ１１００のソースＳｐと、ｎＭＯＳ
ＦＥＴ１１０１のドレインＤｎとが接続されて構成され
ている。
【０００６】また、図５に示されるように、ｐＭＯＳＦ
ＥＴ１１００と、ｎＭＯＳＦＥＴ１１０１とのゲートに
印加される電圧は共通であり、これが入力電圧Ｖｉｎと
定義され、ｐＭＯＳＦＥＴ１１００のソースＳｐと、ｎ
ＭＯＳＦＥＴのドレインＤｎとの電圧は、出力電圧Ｖｏ
ｕｔとして定義されている。
【０００７】さらに、ｐＭＯＳＦＥＴ１１００のドレイ
ンＤｐと、ｎＭＯＳＦＥＴ１１０１のソースＳｎとの間
に流れる電流は貫通電流Ｉとして定義されている。上記
各定義は、本明細書中において同様に用いる。
【０００８】次に、従来のＣＭＯＳＦＥＴについて、図
６を参照してさらに詳細に説明する。図６に、従来のＣ
ＭＯＳＦＥＴの第１例の断面図を示す。
【０００９】図６に示されるように、従来のＣＭＯＳＦ
ＥＴは、Ｓｉ基板２００上に、ｎＭＯＳＦＥＴが形成さ
れたｎＭＯＳ領域２２１と、ｐＭＯＳＦＥＴが形成され
たｐＭＯＳ領域２２３とにより構成されている。ｎＭＯ
Ｓ領域２２１にはゲート電極２４１がＮ型の極性である
不純物を含有して形成され、ｐＭＯＳ領域２２３にはゲ
ート電極２４３がＮ型の極性である不純物を含有して形
成されている。
【００１０】図６に示されるように、従来のＣＭＯＳＦ
ＥＴの第１例は、表面チャネル型であるｎＭＯＳ領域２
２１と、埋め込みチャネル型であるｐＭＯＳ領域２２３
とにより形成され、Ｓｉ基板２００に、Ｐ+ 拡散層２０
５と、Ｎ- 拡散層２１７と、素子分離酸化膜としての素
子分離ＳｉＯ2 ２１３とが形成されている。また、Ｐ+
拡散層２０５と、Ｎ- 拡散層２１７とは、それぞれ、ｐ
ＭＯＳＦＥＴのソース・ドレイン領域、及びｎＭＯＳＦ
ＥＴのソース・ドレイン領域となるものである。
【００１１】また、Ｓｉ基板２００上には、ゲート酸化
膜としてのＳｉＯ2 ２１５が形成され、その上にゲート
電極２４１、及びゲート電極２４３が形成されている。
【００１２】ゲート電極２４１は、ポリシリコン（Ｐｏ
ｌｙ−Ｓｉ）２１９と、窒化チタン（ＴｉＮ）２０９
と、タングステン（ＷＳｉ2 ）２３１とにより形成さ
れ、ポリシリコン（Ｐｏｌｙ−Ｓｉ）２１９には、リン
が注入されて、Ｎ型の極性となっている。
【００１３】ゲート電極２４３は、ポリシリコン（Ｐｏ
ｌｙ−Ｓｉ）２０７と、窒化チタン（ＴｉＮ）２０９
と、タングステン（ＷＳｉ2 ）２３３とにより形成さ
れ、ポリシリコン（Ｐｏｌｙ−Ｓｉ）２０７には、リン
が注入されて、Ｎ型の極性となっている。
【００１４】ここで、図６に示されるように、ｎＭＯＳ
領域２２１の拡散層は、Ｎ- 拡散層２１７であり、ｐＭ
ＯＳ領域２２３の拡散層は、Ｐ+ 拡散層２０５であるた
め、ｎＭＯＳ領域２２１におけるチャネルは表面チャネ
ル型となり、ｐＭＯＳ領域２２３におけるチャネルは埋
め込みチャネル型となる。
【００１５】上記チャネルの状態について、図１０を参
照して説明する。図１０に、図６に示される従来のＣＭ
ＯＳＦＥＴのチャネル形成の概略図を示す。前述のよう
に、ｐＭＯＳ領域２２３の拡散層は、Ｐ+ 拡散層２０５
であり、ｎＭＯＳ領域２２１の拡散層は、Ｎ- 拡散層２
１７である。
【００１６】従って、図１０に示されるように、ｐＭＯ
Ｓ領域２２３のチャネル（ｐチャネル）２０３は、ゲー
トＳｉＯ2 ２１５の表面よりも若干下に形成された埋め
込みチャネル型となり、ｎＭＯＳ領域２２１のチャネル
（ｎチャネル）２０１は、図１０に示されるように、ゲ
ートＳｉＯ2 ２１５の直下に形成された表面チャネル型
となる。
【００１７】一方、現在では、半導体集積回路の微細化
がさらに要求されており、その設計ルール（最小配線
幅）も時代の進展と共に、１μｍ、０．５μｍ、０．３
５μｍ、０．２５μｍ、そして０．１８μｍへと小さく
なっていっている。
【００１８】そのため、従来の０．２５μｍルールより
大きな設計のＣＭＯＳＦＥＴのゲート電極構造であれ
ば、図６に示されるような構造のＣＭＯＳＦＥＴのよう
に、工程短縮等の為に、ゲート電極に付与される極性
が、Ｎ型に統一された構造により形成されていても問題
は無かった。
【００１９】しかし、前述のように、半導体集積回路の
微細化は進展してきており、例えば現在の主流である
０．２５μｍルール以下になると、図６に示されるよう
な構造のＣＭＯＳＦＥＴにおいては短チャネル効果が顕
著に生じるという問題点があった。
【００２０】ここで、上記短チャネル効果とは、ＭＯＳ
ＦＥＴ等においてゲートの長さ（ソース・ドレーン間の
距離）が短くなった場合の影響のことをいい、ドレーン
電圧ＶD を一定にしてチャネル長を短くするとドレーン
とソースからの空乏層がゲート下の基板領域にはりだし
てくるためチャネル部分の電位障壁が低下し、ドレーン
電圧の僅かの増加によってドレーン電流ＩD が急増し、
これが進行すると空乏層の接触によるパンチスルが生じ
ることをいう。
【００２１】そこで、この短チャネル効果を有効に回避
するために、図７に示されるような構造のＣＭＯＳＦＥ
Ｔが従来技術として提案されている。図７に、従来のＣ
ＭＯＳＦＥＴの第２例の断面図を示す。ただし、図７に
おいて、図６に示される部材と同様な部材には同じ番号
を付す。
【００２２】図７に示されるように、従来のＣＭＯＳＦ
ＥＴの第２例は、表面チャネル型であるｎＭＯＳ領域３
２１と、表面チャネル型であるｐＭＯＳ領域３２３とに
より形成され、Ｓｉ基板２００に、Ｐ+ 拡散層２０５
と、Ｎ- 拡散層２１７と、素子分離酸化膜としての素子
分離ＳｉＯ2 ２１３とが形成されている。また、Ｐ+ 拡
散層２０５と、Ｎ- 拡散層２１７とは、それぞれ、ｐＭ
ＯＳＦＥＴのソース・ドレイン領域、及びｎＭＯＳＦＥ
Ｔのソース・ドレイン領域となるものである。
【００２３】また、Ｓｉ基板２００上には、ゲート酸化
膜としてのゲートＳｉＯ2 ２１５が形成され、その上に
ゲート電極３４１、及び３４３が形成されている。
【００２４】ゲート電極３４１は、ポリシリコン（Ｐｏ
ｌｙ−Ｓｉ）３１９と、窒化チタン（ＴｉＮ）２０９
と、タングステン（ＷＳｉ2 ）２３１とにより形成さ
れ、ポリシリコン（Ｐｏｌｙ−Ｓｉ）３１９には、リン
が注入されて、Ｎ型の極性となっている。
【００２５】ゲート電極３４３は、ポリシリコン（Ｐｏ
ｌｙ−Ｓｉ）３０７と、窒化チタン（ＴｉＮ）２０９
と、タングステン（ＷＳｉ2 ）２３３とにより形成さ
れ、ポリシリコン（Ｐｏｌｙ−Ｓｉ）３０７には、ボロ
ンが注入されて、Ｐ型の極性となっている。
【００２６】図７に示される構造のＣＭＯＳＦＥＴは、
一般に表面チャネル型のデュアルゲート型のＣＭＯＳＦ
ＥＴと言われているものである。図７に示されるよう
に、このＣＭＯＳＦＥＴは、図６に示される従来のＣＭ
ＯＳＦＥＴと略同様の構成であるが、ゲート電極に含有
される不純物の極性が、図６に示される従来のＣＭＯＳ
ＦＥＴの第１例と異なっている。
【００２７】即ち、図７に示される従来のＣＭＯＳＦＥ
Ｔにおいて、そのｐＭＯＳ領域３２３のゲート電極３４
３のＰｏｌｙ−Ｓｉ３０７にはＰ型の極性の不純物（ボ
ロン）が含有され、そのｎＭＯＳ領域３２１のゲート電
極３４１のＰｏｌｙ−Ｓｉ３１９には、Ｎ型の極性の不
純物（リン）が含有されている。
【００２８】このように、ｐＭＯＳ領域３２３のゲート
電極３４３は、例えばボロンが注入されることにより、
Ｐ型の極性が具備されている。
【００２９】そのため、図７に示される各領域のチャネ
ルは、図１１に示されるように、ｐＭＯＳ領域３２３の
チャネル（ｐチャネル）３０３、及びｎＭＯＳ領域３０
１のチャネル（ｎチャネル）３０１共に、表面チャネル
型となる。図１１に、図７に示されるＣＭＯＳＦＥＴの
チャネルの概略図を示す。
【００３０】図７に示されるＣＭＯＳＦＥＴは、前述の
ように、図６に示されるＣＭＯＳＦＥＴの短チャネル効
果を回避するために提案されたものである。即ち、図
７、及び図１１を参照すると明らかなように、図７に示
されるＣＭＯＳＦＥＴにおいては、ｎＭＯＳ領域３２
１、及びｐＭＯＳ領域３２３のそれぞれに形成されるチ
ャネル３０１、及び３０３は、表面チャネル型となる。
【００３１】そのため、各領域共に、シリコン表面にチ
ャネルがあることとなり、その結果、チャネルがゲート
電極に近いこととなり、ゲート電圧で制御し易くなり、
短チャネル効果を有効に回避することができる。一方、
例えば、図６に示されるような埋め込みチャネル型にお
いては、チャネル２０３がシリコン基板表面から少し深
い所にあるため、ゲート電圧で制御しにくくなり、短チ
ャネル効果の制御に不利となる。
【００３２】従って、図７に示される従来のＣＭＯＳＦ
ＥＴの第２例においては、図６に示される従来のＣＭＯ
ＳＦＥＴの第１例において発生していた短チャネル効果
を有効に回避することが可能であるとしている。
【００３３】
【発明が解決しようとする課題】しかしながら、図７に
示されるような従来のＣＭＯＳＦＥＴの第２例（デュア
ルゲート型のＣＭＯＳＦＥＴ）においては、確かに短チ
ャネル効果を回避することが可能であるものの、以下の
ような問題点を有している。
【００３４】第１の問題点は、設計ルールの微細化によ
り生じる問題点である。即ち、上述のように、現在の半
導体集積回路においては、さらに小型化、微細化が進展
している。そして、特に、０．２５μｍルール以降のト
ランジスタはゲート酸化膜が薄い（６ｎｍ以下）。その
ため、短チャネル効果を回避するために図７に示される
ようなゲート電極３４３のＰｏｌｙ−Ｓｉ３０７にボロ
ンを注入した場合、そのＰ+ 拡散層２０５の間のＳｉ基
板２００まで、ボロンの突き抜けが生じる。
【００３５】この場合、Ｓｉ基板２００の不純物濃度が
変化するため、チャネル形成のための電位が変わり、従
って、図７に示されるＣＭＯＳＦＥＴは、ｐＭＯＳ領域
３２３におけるｐＭＯＳＦＥＴの閾値電圧のみが変化す
ることとなる。
【００３６】この閾値電圧の変化の効果について、図９
を参照して説明する。図９に、図７に示される従来のＣ
ＭＯＳＦＥＴの出力電圧とドレイン電流との関係のグラ
フ（図９の（ａ））、及び入力電圧と、出力電圧及び貫
通電流との関係のグラフ（図９の（ｂ））を示す。
【００３７】まず、図９の（ａ）に示されるように、ボ
ロンの突き抜けが発生していない場合（実線）、図７に
示されるｐＭＯＳＦＥＴの閾値電圧は、略ＶDD1 であ
る。一方、ボロンが突き抜けた場合（破線）、前述のよ
うに、Ｓｉ基板２００の不純物濃度が変化するため、チ
ャネル形成のための電位が変わり、ｐＭＯＳＦＥＴのみ
の閾値電圧が、略ＶDD2 に変化する。
【００３８】この結果、図９の（ｂ）に示されるよう
に、ボロンが突き抜けた場合にあっては（破線）、入力
電圧がＶDD1 を越えた場合であっても、入力電圧がさら
に一定値以上にならないとｐＭＯＳＦＥＴがオフせず、
従って、貫通電流が大きく流れてしまい、消費電力が増
加するという問題点を有する。
【００３９】次に、第２の問題点として、図７に示され
る従来のＣＭＯＳＦＥＴにおいては、ゲート電極の空乏
化を充分抑えることが難しいという問題点を有してい
る。ここでゲート電極の空乏化とは、ゲート電極中の不
純物が高濃度にかつ均一に分布しないことをいう。
【００４０】前述のように、０．２５μｍルール以降の
トランジスタの短チャネル効果を抑制するために、図７
に示されるようなデュアルゲート（ＰＮゲート）を用い
るが、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとのゲートポリ
シリコンの不純物は、一般に燐とボロンであるため、拡
散係数が異なる。
【００４１】ここで、ゲート電極中に不純物濃度を同様
に（均一に）分布することが空乏化を抑える手段である
が、拡散係数の異なる不純物を同様に（均一に）分布さ
せることが難しいため、両極性におけるトランジスタの
ゲートの空乏化を抑えることが困難となる。
【００４２】次に、第３の問題点として、図７に示され
るような従来のＣＭＯＳＦＥＴの第２例では、ゲート電
極中の不純物相互拡散を抑制することが難しいという問
題点を有している。ここで、不純物相互拡散とは、熱拡
散により両者の不純物が拡散して混ざることをいう。ゲ
ート電極は、図７に示されるように、ｎ型不純物を含む
Ｐｏｌｙ−Ｓｉ（ポリシリコン）３１９と、ｐ型不純物
を含むＰｏｌｙ−Ｓｉ（ポリシリコン）３０７とで構成
されており、両ゲートは接続されている。そのため、
０．２５μｍルール以降のトランジスタの短チャネル効
果を抑制するためにデュアルゲート（ＰＮゲート）を用
いると、Ｎ型とＰ型との極性を有するゲート電極中の不
純物が、熱処理において相互拡散することが発生してし
まう。
【００４３】次に、第４の問題点として、図７に示され
るような従来のＣＭＯＳＦＥＴの第２例の製造方法にお
いては、レジストを用いた工程が２回必要であり、煩雑
であるという問題点を有している。
【００４４】これは、一般に、０．２５μｍルール以降
のトランジスタの短チャネル効果を抑制するためにデュ
アルゲート（ＰＮゲート）を用いるため、ポリサイドゲ
ートを用いる場合、ゲート電極への不純物注入はソース
・ドレイン注入とは別に行う必要があり、レジストを用
いた工程が２回必要となるためである。
【００４５】ここで、図８を参照して、図７に示される
従来のＣＭＯＳＦＥＴの第２例の製造方法の一例につい
て説明する。図８に、図７に示される従来のＣＭＯＳＦ
ＥＴの第２例の製造方法の一例の工程図を示す。
【００４６】図８の（ａ）に示されるように、まず、ｐ
ＭＯＳ領域３２３上にレジスト３５３を形成する。次
に、図８の（ｂ）に示されるように、ｎＭＯＳ領域３２
１のＰｏｌｙ−Ｓｉ３５１にリン（Ｐ）３５５を注入す
る。
【００４７】次に、図８の（ｃ）に示されるように、ｐ
ＭＯＳ領域３２３上にレジスト３５３を除去し、ｎＭＯ
Ｓ領域３２１上にレジスト３５７を形成する。次に、図
８の（ｄ）に示されるように、ｐＭＯＳ領域３２３のＰ
ｏｌｙ−Ｓｉ３５１にボロン（Ｂ）３５９を注入する。
【００４８】次に、図８の（ｅ）に示されるように、ｎ
ＭＯＳ領域３２１上のレジスト３５７を除去し、ＴｉＮ
３６３、及びＷＳｉ2 ３６１を積層する。
【００４９】最後に、図８の（ｆ）に示されるように、
ゲート電極のパターンを形成して、ゲート電極３４１、
及びゲート電極３４３を形成して、ＣＭＯＳＦＥＴを製
造する。
【００５０】このように、従来のＣＭＯＳＦＥＴの第２
例の製造過程においては、ｎＭＯＳＦＥＴ、及びｐＭＯ
ＳＦＥＴのそれぞれのゲートに注入する不純物が異なる
ものであるため、レジストを用いた工程が２回必要とな
る。
【００５１】一方、図６に示されるような埋め込みチャ
ネル型を用いた従来技術の第２例のＣＭＯＳＦＥＴで
は、ＮＮゲートを用いている。このＮＮゲートは、製造
工程の簡略化や相互拡散防止やボロン突き抜け抑制には
優れているが、上述のようにｐＭＯＳＦＥＴは埋め込み
チャネル型なので短チャネル効果を抑制することが難し
い。
【００５２】そのため、ｎＭＯＳＦＥＴ及びｐＭＯＳＦ
ＥＴの短チャネル効果を抑制することが難しいため、
０．２５μｍルール以降のトランジスタの短チャネル効
果を抑制するためには、やはり、図７に示されるよう
な、デュアルゲート（ＰＮゲート）を用いなければなら
ない。
【００５３】本発明は上記事情に鑑みなされたもので、
製造工程を簡略化し、ｎＭＯＳＦＥＴの電流駆動能力を
向上させてＣＭＯＳＦＥＴの動作速度を向上し、かつ、
貫通電流を低減し消費電力を低減させることが可能なＣ
ＭＯＳＦＥＴ及びその製造方法を提供することを目的と
する。
【００５４】
【課題を解決するための手段】請求項１記載の発明は、
ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを組み合わせて形成
されたＣＭＯＳＦＥＴにおいて、前記ｎＭＯＳＦＥＴ、
及び前記ｐＭＯＳＦＥＴのゲート電極に極性がＰ型の不
純物が含有されていることを特徴とする。
【００５５】請求項２記載の発明は、請求項１記載の発
明において、前記ゲート電極が、ポリシリコンを少なく
とも一部に有し、該ポリシリコンに前記Ｐ型の不純物が
含有されていることを特徴とする。
【００５６】請求項３記載の発明は、請求項１又は２に
記載の発明において、前記ｐ型の不純物が、ボロンであ
ることを特徴とする。
【００５７】請求項４記載の発明は、請求項１から３の
いずれかに記載の発明において、前記ｐ型の不純物の濃
度範囲が、５×１０19〔ｃｍ-3〕以上、１×１０21〔ｃ
ｍ-3〕以下であることを特徴とする。
【００５８】請求項５記載の発明は、請求項１から４の
いずれかに記載の発明において、前記ＣＭＯＳＦＥＴの
設計ルールが、０．２５μｍ以下であることを特徴とす
る。
【００５９】請求項６記載の発明は、請求項１から５の
いずれかに記載の発明において、前記ｎＭＯＳＦＥＴ、
及びｐＭＯＳＦＥＴのゲート電極に、タングステン、チ
タンシリサイド、及び窒化チタンのうちの少なくともい
ずれか１つによる層が形成されていることを特徴とす
る。
【００６０】請求項７記載の発明は、請求項１から６の
いずれかに記載の発明において、前記ｎＭＯＳＦＥＴの
ソース・ドレイン領域の不純物が、質量が大きく、拡散
係数が小さい不純物であることを特徴とする。
【００６１】請求項８記載の発明は、請求項７記載の発
明において、前記不純物が、燐及び砒素のいずれか一方
であることを特徴とする。
【００６２】請求項９記載の発明は、ｎＭＯＳＦＥＴと
ｐＭＯＳＦＥＴとを組み合わせて形成されたＣＭＯＳＦ
ＥＴの製造方法において、Ｓｉ基板に素子分離及びウェ
ルを形成する素子分離・ウェル形成工程と、前記素子分
離及びウェル上にゲート電極の一部としてポリシリコン
を形成するポリシリコン形成工程と、前記ポリシリコン
が形成された基板全面にボロンを注入するボロン注入工
程とを有することを特徴とする。
【００６３】請求項１０記載の発明は、請求項９記載の
発明において、前記ボロンが注入された基板全面上に、
ＴｉＮのバリア層を形成するバリア層形成工程を有する
ことを特徴とする。
【００６４】請求項１１記載の発明は、請求項１０記載
の発明おいて、前記バリア層上に、ＷＳｉ2 のシリサイ
ド層を形成するシリサイド層形成工程を有することを特
徴とする。
【００６５】請求項１２記載の発明は、請求項１１記載
の発明において、前記シリサイド層形成工程の後、ゲー
ト電極のパターンを形成するゲート電極パターン形成工
程を有することを特徴とする。
【００６６】請求項１３記載の発明は、請求項１２記載
の発明において、前記ゲート電極パターン形成工程の
後、ソース、及びドレインを形成するソース及びドレイ
ン形成工程を有することを特徴とする。
【００６７】請求項１４記載の発明は、請求項１３記載
の発明において、前記ソース及びドレイン形成工程の
後、不純物の活性化のための熱処理を行う熱処理工程を
有することを特徴とする。
【００６８】請求項１５記載の発明は、請求項９から１
４のいずれかに記載の発明において、前記ＣＭＯＳＦＥ
Ｔの製造方法が、０．２５μｍ以下の設計ルールにおい
て用いられることを特徴とする。
【００６９】次に、本発明に係るＣＭＯＳＦＥＴ及びそ
の製造方法の作用について、図面を参照して説明する。
図１に、本発明に係るＣＭＯＳＦＥＴの一実施形態の断
面図を示す。
【００７０】本発明に係るＣＭＯＳＦＥＴの一実施形態
の構造は、図１に示すように０．２５μｍルール以降の
ポリシリコンをゲート電極の一部に有するＣＭＯＳＦＥ
Ｔであって、ｎＭＯＳＦＥＴ、及びｐＭＯＳＦＥＴの双
方におけるゲート電極（１４１、１４３）のポリシリコ
ンに、極性がＰ型の不純物（例えばボロン）を含有させ
ていることを特徴とする。
【００７１】即ち、ゲート電極のポリシリコンに含有さ
れる不純物として、極性がＰ型であるボロンを含有させ
ることにより、ｎＭＯＳＦＥＴにおいて、ボロンは拡散
係数が大きいためゲート電極中に十分に分布させること
ができる。
【００７２】また、その際のｎＭＯＳＦＥＴのチャネル
１０１は基板内に埋め込まれて埋め込みチャネル１０１
となるため（図４）、キャリアの移動度が大きくなり、
駆動能力を大きくできるためＣＭＯＳＦＥＴを高速で駆
動できる。
【００７３】さらに、０．２５μｍ以降の設計ルールで
は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの両トランジス
タでボロンの突き抜けが生じることになるため、図３に
示すようにｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの双方に
おいて、同様の閾値電圧の変動が発生することによりＣ
ＭＯＳＦＥＴの貫通電流を抑えて消費電力を低減するこ
とができる。
【００７４】従って、本発明によれば、ゲート電極に含
有されるＰ型の不純物の突き抜けを、ｎＭＯＳＦＥＴと
ｐＭＯＳＦＥＴとの両トランジスタで発生させ、貫通電
流を低減させて消費電力を低減させることができる。
【００７５】
【発明の実施の形態】次に、本発明に係るＣＭＯＳＦＥ
Ｔの一実施形態について、図面を参照して詳細に説明す
る。図１に、本発明に係るＣＭＯＳＦＥＴの一実施形態
の断面図を示す。また、図１に示されるＣＭＯＳＦＥＴ
は、０．２５μｍ以下の設計ルールにより形成されてい
るものとする。
【００７６】図１に示されるように、本発明に係るＣＭ
ＯＳＦＥＴの一実施形態は、埋め込みチャネル型である
ｎＭＯＳ領域１２１と、表面チャネル型であるｐＭＯＳ
領域１２３とにより形成され、Ｓｉ基板１００に、Ｐ+
拡散層１０５と、Ｎ- 拡散層１１７と、素子分離酸化膜
としての素子分離ＳｉＯ2 １１３とが形成されている。
また、Ｐ+ 拡散層１０５と、Ｎ- 拡散層１１７とは、そ
れぞれ、ｐＭＯＳＦＥＴのソース・ドレイン領域、及び
ｎＭＯＳＦＥＴのソース・ドレイン領域となるものであ
る。
【００７７】また、Ｓｉ基板１００上には、ゲート酸化
膜としてのＳｉＯ2 １１５が形成され、その上にゲート
電極１４１、及びゲート電極１４３が形成されている。
【００７８】ゲート電極１４１は、ポリシリコン（Ｐｏ
ｌｙ−Ｓｉ）１１９と、窒化チタン（ＴｉＮ）１０９
と、タングステン（ＷＳｉ2 ）１３１とにより形成さ
れ、ポリシリコン（Ｐｏｌｙ−Ｓｉ）１１９には、ボロ
ンが注入されて、Ｐ型の極性となっている。
【００７９】ゲート電極１４３は、ポリシリコン（Ｐｏ
ｌｙ−Ｓｉ）１０７と、窒化チタン（ＴｉＮ）１０９
と、タングステン（ＷＳｉ2 ）１３３とにより形成さ
れ、ポリシリコン（Ｐｏｌｙ−Ｓｉ）１０７には、ボロ
ンが注入されて、Ｐ型の極性となっている。
【００８０】ここで、上記両ゲート電極１４１、及び１
４３に注入されるボロンの濃度範囲は、５×１０19〔ｃ
ｍ-3〕以上、１×１０21〔ｃｍ-3〕以下程度であること
が好ましい。
【００８１】このように、図１に示される、本発明に係
るＣＭＯＳＦＥＴの一実施形態は、０．２５μｍルール
以降の設計ルールが適用され、ポリシリコンをゲート電
極の一部に有するｎＭＯＳＦＥＴ、及びｐＭＯＳＦＥＴ
を組み合わせて構成されるＣＭＯＳＦＥＴであって、ゲ
ート電極のポリシリコンに極性がＰ型であるボロンを含
有させていることを特徴とする低消費電力ＣＭＯＳＦＥ
Ｔである。
【００８２】次に、図１に示される本発明に係るＣＭＯ
ＳＦＥＴの一実施形態の製造方法の一例について、図２
を参照して説明する。ただし、以下における、図１に示
される本発明に係るＣＭＯＳＦＥＴの一実施形態の製造
方法の一例の説明は、本発明に係るＣＭＯＳＦＥＴの製
造方法の一実施形態の説明も兼ねている。
【００８３】図２に、図１に示される本発明に係るＣＭ
ＯＳＦＥＴの一実施形態の製造方法の一例、及び本発明
に係るＣＭＯＳＦＥＴの製造方法の一実施形態（以下、
単に本発明に係るＣＭＯＳＦＥＴの製造方法の一例とい
う。）の工程図を示す。
【００８４】図２に示されるように、本発明に係るＣＭ
ＯＳＦＥＴの製造方法の一例は、まず、０．２５μｍル
ール以降の設計ルールにより設計され、ポリシリコンを
ゲート電極の一部に有するＣＭＯＳＦＥＴにおいて、素
子分離ＳｉＯ2 １１３、及びウェルを形成し、ゲート酸
化膜としてのゲートＳｉＯ2 １１５、及びゲート電極の
一部としてポリシリコン１５１を形成した後、ボロン
（Ｂ）１５３を基板全面に注入する（図２の（ａ））。
【００８５】次に、ＴｉＮ等のバリア層１６３、及びＷ
Ｓｉ2 等のシリサイド層１６１をこの順序で形成する
（図２の（ｂ））。
【００８６】その後、ゲート電極のパターンを形成し、
ゲート電極１４１、及び１４３を形成した後、Ｎ- 拡散
層１１７及びＰ+ 拡散層１０５により、ソース領域及び
ドレイン領域を形成し、不純物活性化のための熱処理を
行いトランジスタを形成する（図２の（ｃ））。
【００８７】ここで、上述の製造方法についてさらに詳
細に説明する。図２の（ａ）に示されるように、ポリサ
イドゲート電極を有するＣＭＯＳＦＥＴにおいて、ｎＭ
ＯＳＦＥＴは埋め込みチャネルとなるようにウェルを形
成する。一方、ｐＭＯＳＦＥＴは表面チャネルとなるよ
うにウェルを形成する。
【００８８】次に、ｎＭＯＳＦＥＴ、及びｐＭＯＳＦＥ
Ｔにおけるゲート電極のポリシリコンへ、拡散係数が大
きなボロンを用いて不純物を充分に分布させ、ゲート電
極をＰ型にして、ＣＭＯＳＦＥＴを製造する。このよう
に、図２に示される製造方法においては、ゲート電極に
含有させる不純物が１種類のみであるため、レジスト工
程を削減することができる。
【００８９】次に、図１に示されるＣＭＯＳＦＥＴの動
作について、図３を参照して説明する。図３に、図１に
示されるＣＭＯＳＦＥＴの、出力電圧とドレイン電流と
の関係のグラフ（図３の（ａ））、及び、入力電圧と、
出力電圧及び貫通電流との関係のグラフを示す。ここ
で、出力電圧、入力電圧、及び貫通電流の定義は、図５
に示される場合と同様である。
【００９０】設計ルールが大きい場合、ゲート酸化膜は
厚く、ボロンの突き抜けは生じないので、ｎＭＯＳＦＥ
Ｔ及びｐＭＯＳＦＥＴは図３の（ａ）の実線のように動
作をする。従って、貫通電流は図３の（ｂ）の実線に示
されるようになる。
【００９１】一方、０．２５μｍルール以降ではゲート
酸化膜が薄く（６ｎｍ以下）、ボロンの突き抜けが生じ
る。本発明のｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとのゲー
ト電極は、双方共にボロンを含有させるため、両トラン
ジスタにおいてボロンの突き抜けが生じ、その結果、出
力電圧−ドレイン電流特性が図３の（ａ）の破線に示さ
れるように変化し、貫通電流は図３の（ｂ）の破線に示
されるように変化する。
【００９２】即ち、図１に示される本発明に係るＣＭＯ
ＳＦＥＴの一実施形態によれば、ボロンの突き抜けが発
生しても、ｎＭＯＳＦＥＴ、及びｐＭＯＳＦＥＴの双方
で閾値の変動が発生するため（図３の（ａ）におけるｐ
ＭＯＳＦＥＴのオン特性、及びｎＭＯＳＦＥＴのオン特
性を参照）、結局貫通電流の増加も抑えることが可能に
なる。
【００９３】また、上記本発明に係るＣＭＯＳＦＥＴの
製造方法の一例においては、ｎＭＯＳＦＥＴとｐＭＯＳ
ＦＥＴとのゲート電極に用いる不純物が、１つの種類の
不純物（ボロン）のみなので、ゲート電極への不純物導
入がボロン注入のみでよく、図７に示されるようなデュ
アルゲートＣＭＯＳＦＥＴに比べてレジストを用いた工
程が２回減り、その製造工程を簡便にすることができ
る。
【００９４】ただし、本発明は上記実施形態の構造に限
定されるものではなく、その他本発明の要旨を変更しな
い限度において、種々の変形実施が可能である。
【００９５】即ち、本発明においては、ゲート電極の構
造としてゲート絶縁膜上にポリシリコンを有し、このポ
リシリコン中にＰ型の不純物（ボロン）が分布している
ことをその要旨としている。そのため、このポリシリコ
ン上に形成される構造は、タングステン、チタンシリサ
イド、及び窒化チタン等のその他の材料を有して構成さ
れていても良い。
【００９６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、第１の効果として、ｎＭＯＳＦＥＴとｐＭＯ
ＳＦＥＴとの両トランジスタでボロンの突き抜けが生
じ、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの閾値変動を同
様にすることができるため、消費電力を低減することが
可能なＣＭＯＳＦＥＴ及びその製造方法を提供すること
ができる。
【００９７】即ち、ＣＭＯＳＦＥＴの貫通電流を抑える
ことによって消費電力を低減することを実現する。特
に、０．２５μｍルール以降のトランジスタはゲート酸
化膜厚が６ｎｍ以下と非常に薄く、ボロンの突き抜けが
生じるので、その消費電力の低減効果は、本発明を適用
しないトランジスタに比べて大である。
【００９８】例えば、従来技術である図７に示すデュア
ルゲートＣＭＯＳＦＥＴ（ＰＮゲート）は、ボロンの突
き抜けにより、シリコン基板の不純物濃度が変化して、
ｐＭＯＳＦＥＴのみ閾値が変わり（図９の（ａ））、貫
通電流が大きくなる（図９の（ｂ））。
【００９９】一方、本発明に係るＣＭＯＳＦＥＴにおい
ては、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのゲート電極に
は、図１に示すように、Ｐ型不純物として、例えばボロ
ンを含有させているため、両トランジスタでボロンの突
き抜けが生じ、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの閾
値電圧の変動が同様に発生するため（図３の（ａ））、
ＣＭＯＳＦＥＴの貫通電流を抑えることができ、消費電
力を低減することができる（図３の（ｂ））。
【０１００】第２の効果として、ｎＭＯＳＦＥＴにおい
てはそのゲート電極にボロンが含有されているが、ボロ
ンは拡散係数が大きいためゲート電極中に充分分布させ
ることができ、また、ｎＭＯＳＦＥＴのチャネルは基板
内に埋め込まれているため（図４）、キャリアの移動度
が大きくなって、駆動能力を大きくでき、ＣＭＯＳＦＥ
Ｔを高速で駆動することが可能なＣＭＯＳＦＥＴ及びそ
の製造方法を提供することができる。
【０１０１】一方、前述の図７に示される従来技術であ
る、０．２５μｍルール以降のトランジスタの短チャネ
ル効果を抑制するためのデュアルゲート（ＰＮゲート）
のＣＭＯＳＦＥＴ（図７）においては、ｎＭＯＳＦＥＴ
とｐＭＯＳＦＥＴとのゲートポリシリコンの不純物に使
う燐とボロンとは拡散係数が異なるため、両トランジス
タのゲートの空乏化を抑えることは難しい。
【０１０２】本発明では、拡散係数の高い不純物、例え
ばボロンを、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのゲー
ト電極に用いるため（図１）、ゲート電極の空乏化を充
分抑えることが容易である。
【０１０３】この場合、ボロンは突き抜けてもよい。こ
のように、本発明においては、ｎＭＯＳＦＥＴは埋め込
みチャネル型トランジスタなので、電流駆動能力が高
く、高速のＣＭＯＳＦＥＴを形成する場合に有利であ
る。
【０１０４】第３の効果は、ｎＭＯＳＦＥＴとｐＭＯＳ
ＦＥＴとのゲート電極中の不純物極性が同じなので（図
１）、ゲート電極中の不純物相互拡散が生じることがな
いＣＭＯＳＦＥＴ及びその製造方法を提供することがで
きる。
【０１０５】なぜなら、同じ極性の不純物が混ざり合っ
ても、極性を打ち消し合うことがないため、相互拡散が
生じても問題がないからである。
【０１０６】第４の効果は、ｎＭＯＳＦＥＴとｐＭＯＳ
ＦＥＴとのゲート電極に用いる不純物が、１つの種類の
不純物（例えばボロン）のみなので、ゲート電極への不
純物導入がボロン注入のみでよく、デュアルゲートＣＭ
ＯＳＦＥＴに比べてレジストを用いた工程が２回減り、
その製造工程を簡便にすることが可能なＣＭＯＳＦＥＴ
及びその製造方法を提供することができる。
【０１０７】一般に、従来のＣＭＯＳＦＥＴにおいて
は、０．２５μｍルール以降のトランジスタの短チャネ
ル効果を抑制するためにデュアルゲート（ＰＮゲート）
を用いていた（図７）。ポリサイドゲートを用いる場
合、ゲート電極への不純物注入はソース・ドレイン注入
とは別に行う必要があり、レジストを用いた工程が２回
必要である（図８）。一方、本発明はＰＰゲートを用
い、ゲート電極全面へボロン注入を行うためレジストを
用いた工程が必要ない（図２）。
【０１０８】第５の効果は、短チャネル効果の抑制につ
いてであり、本発明に係るＣＭＯＳＦＥＴが有するｎＭ
ＯＳＦＥＴは埋め込みチャネルであるが、ソース・ドレ
インに用いる拡散領域の不純物が砒素（Ａｓ）や燐
（Ｐ）であり、プロファイルの制御が容易となるため、
短チャネル効果を十分に抑制することができる。
【０１０９】ここで、プロファイル制御とは、ソース・
ドレインの不純物分布形状を必要な形状に形成すること
をいい、砒素や燐のように、質量が重く、拡散しにくい
物質においては、このプロファイル制御が容易となる。
【０１１０】そのため、ｎＭＯＳＦＥＴの拡散層の不純
物は、砒素や燐であるため、シャープなソース・ドレイ
ン形状を作ることができる。
【０１１１】一方、ｐＭＯＳＦＥＴの不純物は、ボロン
であるため、質量が軽く、イオン注入、熱処理の際に拡
散して横方向、深さ方向に拡散してブロードなソース・
ドレイン形状となる。
【０１１２】ここで、短チャネル効果抑制には、ソース
・ドレインの接合深さが浅いこと、ソースとドレインと
の間を充分にあけることが必要であるため、ボロンを用
いたｐＭＯＳＦＥＴの短チャネル効果を抑えることは、
ｎＭＯＳＦＥＴよりも難しい。
【０１１３】しかし、本発明においては、ｐＭＯＳＦＥ
Ｔは表面チャネルであるため、短チャネル効果の抑制が
容易である。一方、図７に示されるような従来のＣＭＯ
ＳＦＥＴにおいては、一般に、０．２５μｍルール以降
のトランジスタの短チャネル効果を抑制するために、Ｐ
Ｎゲートを用いられているが、この場合は、Ｐ型不純物
の突き抜けにより、ｐＭＯＳＦＥＴの閾値電圧が変動
し、貫通電流が増大し、その消費電力を低減することが
できなかった。
【０１１４】その一方、本発明では、ｎＭＯＳＦＥＴは
Ｐ型の極性であり、ゲートの埋め込みチャネル型トラン
ジスタであって、ｐＭＯＳＦＥＴはＰ型の極性であり、
表面チャネル型トランジスタである（図１）。
【０１１５】つまり、本発明に係るＣＭＯＳＦＥＴの、
ｎＭＯＳＦＥＴのソース・ドレイン領域の不純物は質量
が大きく、拡散係数が小さい制御しやすい燐や砒素であ
り、埋め込みチャネル型でも短チャネル効果を充分抑制
できる。さらに、本発明に係るＣＭＯＳＦＥＴの、ｐＭ
ＯＳＦＥＴは、表面チャネル型トランジスタであり、十
分短チャネル効果を抑制でき、また、両トランジスタに
おいて突き抜けが発生するため、閾値電圧の変動を同様
のものとすることができ、貫通電流を十分にカットする
ことができるので、その消費電力を低減することができ
る。
【図面の簡単な説明】
【図１】本発明に係るＣＭＯＳＦＥＴの一実施形態の断
面図である。
【図２】図１に示されるＣＭＯＳＦＥＴの製造方法の一
例、及び本発明に係るＣＭＯＳＦＥＴの製造方法の一実
施形態の工程図である。
【図３】図１に示されるＣＭＯＳＦＥＴの動作の特性を
示すグラフである。
【図４】図１に示されるＣＭＯＳＦＥＴに形成されるチ
ャネルを示す概念図である。
【図５】本発明、及び従来のＣＭＯＳＦＥＴの一実施形
態の回路を表す等価回路図である。
【図６】従来のＣＭＯＳＦＥＴの第１例の断面図であ
る。
【図７】従来のＣＭＯＳＦＥＴの第２例の断面図であ
る。
【図８】従来のＣＭＯＳＦＥＴの製造方法の一例の工程
図である。
【図９】図７に示されるＣＭＯＳＦＥＴの動作の特性を
示すグラフである。
【図１０】図６に示されるＣＭＯＳＦＥＴに形成される
チャネルを示す概念図である。
【図１１】図７に示されるＣＭＯＳＦＥＴに形成される
チャネルを示す概念図である。
【符号の説明】
１００ Ｓｉ基板 １０１ ｎチャネル １０３ ｐチャネル １０５ Ｐ+ 拡散層 １０７ ポリシリコン（Ｐ型） １０９ 窒化チタン（ＴｉＮ） １１３ 素子分離ＳｉＯ2 １１５ ゲートＳｉＯ2 １１７ Ｎ- 拡散層 １１９ ポリシリコン（Ｐ型） １２１ ｎＭＯＳ領域 １２３ ｐＭＯＳ領域 １３１，１３３ タングステン（ＷＳｉ2 ） １４１，１４３ ゲート電極

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを組
    み合わせて形成されたＣＭＯＳＦＥＴにおいて、 前記ｎＭＯＳＦＥＴ、及び前記ｐＭＯＳＦＥＴのゲート
    電極に極性がＰ型の不純物が含有されていることを特徴
    とするＣＭＯＳＦＥＴ。
  2. 【請求項２】 前記ゲート電極が、 ポリシリコンを少なくとも一部に有し、該ポリシリコン
    に前記Ｐ型の不純物が含有されていることを特徴とする
    請求項１記載のＣＭＯＳＦＥＴ。
  3. 【請求項３】 前記ｐ型の不純物が、 ボロンであることを特徴とする請求項１又は２に記載の
    ＣＭＯＳＦＥＴ。
  4. 【請求項４】 前記ｐ型の不純物の濃度範囲が、 ５×１０19〔ｃｍ-3〕以上、１×１０21〔ｃｍ-3〕以下
    であることを特徴とする請求項１から３のいずれかに記
    載のＣＭＯＳＦＥＴ。
  5. 【請求項５】 前記ＣＭＯＳＦＥＴの設計ルールが、 ０．２５μｍ以下であることを特徴とする請求項１から
    ４のいずれかに記載のＣＭＯＳＦＥＴ。
  6. 【請求項６】 前記ｎＭＯＳＦＥＴ、及びｐＭＯＳＦＥ
    Ｔのゲート電極に、 タングステン、チタンシリサイド、及び窒化チタンのう
    ちの少なくともいずれか１つによる層が形成されている
    ことを特徴とする請求項１から５のいずれかに記載のＣ
    ＭＯＳＦＥＴ。
  7. 【請求項７】 前記ｎＭＯＳＦＥＴのソース・ドレイン
    領域の不純物が、 質量が大きく、拡散係数が小さい不純物であることを特
    徴とする請求項１から６のいずれかに記載のＣＭＯＳＦ
    ＥＴ。
  8. 【請求項８】 前記不純物が、燐及び砒素のいずれか一
    方であることを特徴とする請求項７記載のＣＭＯＳＦＥ
    Ｔ。
  9. 【請求項９】 ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを組
    み合わせて形成されたＣＭＯＳＦＥＴの製造方法におい
    て、 Ｓｉ基板に素子分離及びウェルを形成する素子分離・ウ
    ェル形成工程と、 前記素子分離及びウェル上にゲート電極の一部としてポ
    リシリコンを形成するポリシリコン形成工程と、 前記ポリシリコンが形成された基板全面にボロンを注入
    するボロン注入工程とを有することを特徴とするＣＭＯ
    ＳＦＥＴの製造方法。
  10. 【請求項１０】 前記ボロンが注入された基板全面上
    に、ＴｉＮのバリア層を形成するバリア層形成工程を有
    することを特徴とする請求項９記載のＣＭＯＳＦＥＴの
    製造方法。
  11. 【請求項１１】 前記バリア層上に、ＷＳｉ2 のシリサ
    イド層を形成するシリサイド層形成工程を有することを
    特徴とする請求項１０記載のＣＭＯＳＦＥＴの製造方
    法。
  12. 【請求項１２】 前記シリサイド層形成工程の後、 ゲート電極のパターンを形成するゲート電極パターン形
    成工程を有することを特徴とする請求項１１記載のＣＭ
    ＯＳＦＥＴの製造方法。
  13. 【請求項１３】 前記ゲート電極パターン形成工程の
    後、 ソース、及びドレインを形成するソース及びドレイン形
    成工程を有することを特徴とする請求項１２記載のＣＭ
    ＯＳＦＥＴの製造方法。
  14. 【請求項１４】 前記ソース及びドレイン形成工程の
    後、 不純物の活性化のための熱処理を行う熱処理工程を有す
    ることを特徴とする請求項１３記載のＣＭＯＳＦＥＴの
    製造方法。
  15. 【請求項１５】 前記ＣＭＯＳＦＥＴの製造方法が、 ０．２５μｍ以下の設計ルールにおいて用いられること
    を特徴とする請求項９から１４のいずれかに記載のＣＭ
    ＯＳＦＥＴの製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299471A (ja) * 2001-04-04 2002-10-11 Seiko Instruments Inc 半導体装置の製造方法
JP2002313945A (ja) * 2001-04-11 2002-10-25 Seiko Instruments Inc 半導体集積回路装置の製造方法
US6483151B2 (en) 2000-01-21 2002-11-19 Nec Corporation Semiconductor device and method of manufacturing the same
JP2008103417A (ja) * 2006-10-17 2008-05-01 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法
US7456469B2 (en) 2005-05-24 2008-11-25 Elpida Memory Inc. Semiconductor device having cell transistor with recess channel structure

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583111B1 (ko) * 2000-09-16 2006-05-24 주식회사 하이닉스반도체 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483151B2 (en) 2000-01-21 2002-11-19 Nec Corporation Semiconductor device and method of manufacturing the same
KR100443475B1 (ko) * 2000-01-21 2004-08-09 닛뽄덴끼 가부시끼가이샤 반도체장치 및 그 제조방법
US6916695B2 (en) 2000-01-21 2005-07-12 Nec Corporation Semiconductor device and method of manufacturing the same
JP2002299471A (ja) * 2001-04-04 2002-10-11 Seiko Instruments Inc 半導体装置の製造方法
JP4615755B2 (ja) * 2001-04-04 2011-01-19 セイコーインスツル株式会社 半導体装置の製造方法
JP2002313945A (ja) * 2001-04-11 2002-10-25 Seiko Instruments Inc 半導体集積回路装置の製造方法
US7456469B2 (en) 2005-05-24 2008-11-25 Elpida Memory Inc. Semiconductor device having cell transistor with recess channel structure
US7622350B2 (en) 2005-05-24 2009-11-24 Elpida Memory Inc. Method of manufacturing semiconductor device having cell transistor with recess channel structure
JP2008103417A (ja) * 2006-10-17 2008-05-01 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法

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