JP2004072073A - 半導体デバイスの製造方法および半導体デバイス - Google Patents
半導体デバイスの製造方法および半導体デバイス Download PDFInfo
- Publication number
- JP2004072073A JP2004072073A JP2003139673A JP2003139673A JP2004072073A JP 2004072073 A JP2004072073 A JP 2004072073A JP 2003139673 A JP2003139673 A JP 2003139673A JP 2003139673 A JP2003139673 A JP 2003139673A JP 2004072073 A JP2004072073 A JP 2004072073A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- low
- region
- voltage
- concentration impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】高電圧トランジスタは、ドレイン領域の近傍の電界密度が緩和され、低電圧トランジスタは、低濃度不純物領域の接合の深さが浅く、良好なトランジスタ性能が維持される。
【解決手段】半導体基板の上に、動作電圧が異なる少なくとも２つのトランジスタのチャネルを形成し、基板の各チャネル上にゲート絶縁膜およびゲート電極を形成する。その後、動作電圧が高いトランジスタの領域に低濃度不純物の注入を行い、動作電圧が高いトランジスタの領域に酸化プロセスを行った後に、動作電圧が低いトランジスタの領域に低濃度不純物の注入を行う。
【選択図】 図３
【解決手段】半導体基板の上に、動作電圧が異なる少なくとも２つのトランジスタのチャネルを形成し、基板の各チャネル上にゲート絶縁膜およびゲート電極を形成する。その後、動作電圧が高いトランジスタの領域に低濃度不純物の注入を行い、動作電圧が高いトランジスタの領域に酸化プロセスを行った後に、動作電圧が低いトランジスタの領域に低濃度不純物の注入を行う。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、動作電圧が異なる少なくとも２つのトランジスタ有する半導体デバイス、すなわち、高電圧で動作するトランジスタ（高電圧トランジスタ）と、低電圧で動作するトランジスタ（低電圧トランジスタ）とを有する半導体デバイスに関する。
【０００２】
【従来の技術】
例えば、高電圧トランジスタ（動作電圧約１．８〜５．０ボルト、厚いゲート酸化物を有する）および低電圧トランジスタ（動作電圧約１．０〜２．５ボルト、薄いゲート酸化物を有する）の両方を有するＭＯＳトランジスタなどの従来の半導体デバイスでは、設計に際しての目標は、ショートチャネル効果を避けるため、サイズを最小化して、製造に際しての加熱プロセス数を制限して半導体デバイスを製造することである。しかし、加熱プロセス数が減少すると、低電圧トランジスタの製造にとっては好都合であるが、高電圧動作のトランジスタでは、加熱プロセスが減少することによって、信頼性が損なわれて好ましくない高電圧トランジスタを有する半導体デバイスが製造されるおそれがある。加熱プロセス数が増加する場合には、低電圧トランジスタにとっても、性能が低下するという悪影響が生じるおそれがある。
【０００３】
従って、設計者は、ドレインの近傍における電界密度を低減させるために、１つ以上のさらなるドレイン層または領域をトランジスタに追加する、低濃度ドープドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）技術を採用する。しかし、ＬＤＤ構造のための不純物の注入またはドーピングの効果は、最終的なトランジスタが、半導体デバイス上で高電圧トランジスタになるか、または、低電圧トランジスタになるかに依存して変動する。低電圧トランジスタでは、高い不純物濃度、浅い接合深度等の特性が好ましい。対照的に、高電圧トランジスタは、低い不純物濃度を必要とし、しかも、深い接合深度特性を必要とする。
【０００４】
これらのことからトレードオフが生じる。ＬＤＤ（低濃度不純物）領域を変化させることによって、高電圧トランジスタおよび低電圧トランジスタの両方において、信頼性が低下するという問題が生じる。高電圧トランジスタに関して、信頼性の問題を解消するためには拡散が必要であり、従って、熱処理数の増加、またはイオン注入のエネルギーの増大が必要になる。しかし、このイオン注入エネルギーの増大は、低電圧トランジスタにおけるＬＤＤ領域の接合深度の増大へとつながる。これは、ショートチャネルに対する耐性が不十分なことによって、トランジスタ性能が制限されるおそれがある。
【０００５】
以下でより詳細に説明するように、従来の半導体デバイスの製造方法は、特に、上記の問題点の直接の理由の１つである。図１に、従来の半導体デバイスを形成する一般的な方法を示す。具体的には、ステップＳ０．１において、熱酸化によって、高電圧トランジスタ用の厚いゲート酸化物（ゲート絶縁膜）を形成する。次のステップＳ０．２において、低電圧トランジスタ領域における厚いゲート酸化物を除去した後に、低電圧トランジスタ領域に、低電圧トランジスタ用の薄いゲート酸化物（ゲート絶縁膜）を熱酸化によって形成する。
【０００６】
その後のステップＳ１では、Ｓｉ基板上に、ゲート電極と、最終的なＮＭＯＳおよびＰＭＯＳトランジスタの島をそれぞれ形成する。その後、ステップＳ２において、酸化プロセスによって酸化膜を形成して、半導体デバイスの最終的な高電圧トランジスタまたは低電圧トランジスタであるＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを形成するさらなるドーピング処理に備えて、Ｓｉ基板およびゲート絶縁膜を保護するために、酸化プロセスまたは加熱プロセスを実施する。ステップＳ１のゲート電極の形成と、ステップＳ２の酸化（加熱）プロセスとが完了すると、その後に、高電圧または低電圧トランジスタ領域のいずれかを形成するドーピングまたはイオン注入プロセスが行われる。このプロセスにおいて、予め形成されているトランジスタの島にドーピングまたは注入が行われ、ＬＤＤ領域、ｎ型領域およびｐ型領域、およびソース領域およびドレイン領域とされる（ステップＳ３およびステップＳ４）。
【０００７】
この従来の方法における問題は、高電圧トランジスタが形成されるべき領域では、ＬＤＤ領域を充分に拡散することができないことである。なぜなら、酸化プロセス（ステップ２）が、ステップＳ３の低濃度不純物（ＬＤＤ）ドーピングプロセスより前に行われるからである。特に、高電圧トランジスタの接合深度が充分な深さにならない。その結果、高電圧および低電圧トランジスタの両方についてのＬＤＤの接合深度がほぼ等しくなり、高電圧トランジスタの信頼性が低下して、半導体デバイス全体の性能が低下するおそれがある。
【０００８】
この問題を解消する１つの試みが、特開２０００−３１２９２号公報（特許文献１）に記載されている。この公報は、高電圧トランジスタおよび低電圧トランジスタのＬＤＤ領域の構造を変化させることによって、低電圧トランジスタの特性を低下させることなく、高電圧トランジスタの信頼性を確保する技術を開示する。特開２０００−３１２９２号公報においては、低電圧トランジスタおよび高電圧トランジスタのＬＤＤ構造は、単に注入条件を変化させることによってのみ変化している。
【０００９】
【特許文献１】
特開２０００−３１２９２号公報
【００１０】
【発明が解決しようとする課題】
しかし、熱ヒステリシスが充分に低い最近のＬＳＩプロセスにおいて、酸化プロセスの後に行われるＬＤＤ領域の低濃度不純物の注入プロセスによっては、ＬＤＤ領域において滑らかな接合を形成することは困難であり、従って、高電圧トランジスタの信頼性を確保することが困難である。このことから、ＬＳＩプロセスにおいて、高電圧および低電圧トランジスタを有する半導体デバイスを形成する方法において、高電圧トランジスタが許容できる信頼性および性能を確保することが望まれている。
【００１１】
【課題を解決するための手段】
本発明は、１つの基板上に高電圧トランジスタおよび低電圧トランジスタの少なくとも１つを有する半導体デバイスの製造方法において、上記の欠点を解消する方法を提供する。この方法において、酸化プロセスを行う前に、高電圧トランジスタを低濃度不純物（ＬＤＤ）注入プロセスでドーピングして、その上にＬＤＤ領域を形成して、基板およびゲート電極を保護することにより、高電圧トランジスタの信頼性を高める。そして、酸化プロセスステップが行われた後、低電圧トランジスタが、低濃度不純物（ＬＤＤ）注入プロセスでドーピングされる。得られる半導体デバイスは、ＬＤＤ注入プロセス後の酸化ステップによって深いＬＤＤ領域の接合深度が得られるために、信頼性が確保された高電圧トランジスタが形成され、しかも、酸化ステップの後に低濃度不純物（ＬＤＤ）ドーピングされることにより、ＬＤＤ領域の接合深度がより浅く、ショートチャネル効果耐性を維持する低電圧トランジスタが形成される。
【００１２】
本発明は、また、ゲート絶縁膜、ソース領域、ドレイン領域、およびゲート電極の直下に位置するチャネルを含む各トランジスタに関する。動作電圧がより高い高電圧トランジスタのゲート絶縁膜は、動作電圧がより低い低電圧トランジスタのゲート絶縁膜よりも厚い。各トランジスタは、低濃度不純物（ＬＤＤ）注入が実施される低濃度不純物（ＬＤＤ）領域を含み、酸化プロセスは、閾値電圧がより高い高電圧トランジスタ内のＬＤＤ領域の熱拡散をひき起こし、そのＬＤＤ領域の接合深度がより深くなる。各トランジスタは、ＬＤＤ注入が実施されるＬＤＤ領域をそれぞれ含み、酸化プロセスによって、動作電圧がより高い高電圧トランジスタ内のＬＤＤ領域の熱拡散され、ＬＤＤ領域と隣接するｎ型不純物領域またはｐ型不純物領域との間の接合を確実に滑らかにする。
【００１３】
本発明において、さらにまた、トランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、高電圧および低電圧ＰＭＯＳトランジスタのうち少なくとも１つ、ならびに、高電圧および低電圧ＮＭＯＳトランジスタのうち少なくとも１つをさらに含む。トランジスタの閾値電圧値は、マスクを用いて、ｐ型不純物をＮＭＯＳトランジスタのＮＭＯＳ領域に注入するとともに、ｎ型不純物をＰＭＯＳトランジスタのＰＭＯＳ領域に注入して、各トランジスタ内にチャネルをそれぞれ形成することによって調節される。ｐ型不純物は、ボロンまたはインジウムのうちの少なくとも１つであり、ｎ型不純物は、リン、ヒ素、またはアンチモンのうちの少なくとも１つである。ゲート電極は、ポリＳｉ、またはアモルファスＳｉであり、酸化プロセスは、約８００〜１１００℃の温度で実施される。
【００１４】
さらに、本発明は、基板と、基板の上に形成されるゲート電極と、基板の上に設けられた閾値電圧が異なる少なくとも２つのトランジスタを含む半導体デバイスに関し、各トランジスタに対して低濃度不純物（ＬＤＤ）注入が実施され、閾値電圧が高いトランジスタは、注入された低濃度不純物（ＬＤＤ）ドーパントを熱的に拡散させる酸化プロセスの前に、ＬＤＤドーパント注入プロセスが実施される。
【００１５】
本発明の用途のさらなる範囲は、以下の詳細な説明から明らかである。しかし、詳細な説明および特定の実施例は、本発明の好適な実施形態を示しているが、例示のために与えられているだけであり、本発明の精神および範囲内の様々な変更および改変が、この詳細な説明から当業者にとって明らかになることが、理解されるべきである。
【００１６】
本発明は、半導体デバイスを製造する方法であって、基板を提供する工程と、該基板の上に、動作電圧が異なる少なくとも２つのトランジスタのチャネルを形成する工程と、該基板の各チャネル上にゲート絶縁膜およびゲート電極を形成する工程と、動作電圧が高いトランジスタの領域に低濃度不純物の注入を行う工程と、酸化プロセスを行う工程と、該酸化プロセスの後に、動作電圧が低いトランジスタの領域に低濃度不純物の注入を行う工程とを包含する。
【００１７】
前記各トランジスタが、ゲート絶縁膜およびゲート電極、ソース領域、ドレイン領域、および該ゲート絶縁膜の直下に位置するチャネルを有する。
【００１８】
前記動作電圧が高いトランジスタの前記ゲート絶縁膜が、前記動作電圧が低いトランジスタの前記ゲート絶縁膜より厚くなっている。
【００１９】
前記各トランジスタが、前記低濃度不純物の注入によって形成された低濃度不純物領域を有し、前記酸化プロセスによって、前記動作電圧が高いトランジスタ内の低濃度不純物領域が熱拡散されて該低濃度不純物領域の接合深度が深くなっている。
【００２０】
前記各トランジスタが、前記低濃度不純物の注入によって形成された低濃度不純物領域を有し、前記酸化プロセスによって、前記動作電圧が高いトランジスタ内の低濃度不純物領域が熱拡散されて、該低濃度不純物領域と、隣接するｎ型不純物またはｐ型不純物領域との間の接合が滑らかになっている。
【００２１】
前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、または、高電圧および低電圧のいずれかのＰＭＯＳトランジスタと、高電圧および低電圧のいずれかのＮＭＯＳトランジスタとである。
【００２２】
前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタであり、マスクを用いて、ｐ型不純物を該ＮＭＯＳトランジスタのＮＭＯＳ領域に注入するとともに、ｎ型不純物を該ＰＭＯＳトランジスタのＰＭＯＳ領域に注入して、各トランジスタ内にチャネルを形成することによって、前記各トランジスタの閾値電圧値が調節される。
【００２３】
前記ｐ型不純物が、ボロンまたはインジウムの少なくとも１つであり、ｎ型不純物が、リン、ヒ素、またはアンチモンの少なくとも１つである。
【００２４】
前記ゲート電極が、ポリＳｉまたはアモルファスＳｉである。
【００２５】
前記酸化プロセスが、約８００〜１０００℃の温度で実施される。
【００２６】
また、本発明の半導体デバイスは、基板と、該基板上に設けられた、異なる閾値電圧を有する少なくとも２つのトランジスタとを有するで半導体デバイスであって、前記各トランジスタは、それぞれ前記低濃度不純物の注入によって形成された低濃度不純物領域を有し、閾値電圧が高いトランジスタの低濃度不純物領域は、低濃度不純物の注入が実施された後に、注入された低濃度不純物のドーパントを熱的に拡散させる酸化プロセスが実施されることによって形成され、閾値電圧が低いトランジスタの低濃度不純物領域は、該酸化プロセスの後の低濃度不純物の注入によって形成されている。
【００２７】
前記各トランジスタが、ゲート絶縁膜およびゲート電極、ソース領域およびドレイン領域、および該ゲート絶縁膜の直下に位置するチャネルをさらに有する。
【００２８】
前記閾値電圧が高いトランジスタのゲート絶縁膜が、前記閾値電圧が低いトランジスタのゲート絶縁膜より厚くなっている。
【００２９】
前記閾値電圧が高いトランジスタ内の低濃度不純物領域は、前記酸化プロセスによる熱拡散によって、該低濃度不純物領域の接合深度が深くなっている。
【００３０】
前記閾値電圧が高いトランジスタ内の低濃度不純物領域は、前記酸化プロセスによる熱拡散によって、前記低濃度不純物領域と、隣接するｎ型不純物またはｐ型不純物領域との間の接合が滑らかになっている。
【００３１】
前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、または、高電圧および低電圧のいずれかのＰＭＯＳトランジスタと高電圧および低電圧のいずれかのＮＭＯＳトランジスタとである。
【００３２】
前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタであり、前記トランジスタの閾値電圧値が、マスクを用いて、ｐ型不純物をＮＭＯＳトランジスタのＮＭＯＳ領域に注入するとともに、ｎ型不純物をＰＭＯＳトランジスタのＰＭＯＳ領域に注入して、各トランジスタ内にチャネルを形成することによって調節される。
【００３３】
前記ｐ型不純物が、ボロンまたはインジウムのうち少なくとも１つであり、ｎ型不純物が、リン、ヒ素、またはアンチモンのうち少なくとも１つである。
【００３４】
前記ゲート電極が、ポリＳｉまたはアモルファスＳｉである。
【００３５】
前記酸化プロセスが、約８００〜１０００℃の温度で実施される。
【００３６】
【発明の実施の形態】
本発明は、以下の詳細な説明および添付の図面から、より良く理解される。添付の図面において、同一の部材は、同一の参照符号によって示されるが、例示のために示されているだけであり、本発明を限定するものではない。
【００３７】
本発明は、例えば、大規模集積回路（ＬＳＩ）に用いられる、低電圧トランジスタおよび高電圧トランジスタを有する半導体デバイス、および、その半導体デバイスの低電圧トランジスタおよび高電圧トランジスタを形成する方法を提供する。この方法において、好ましくは、少なくとも１つの低電圧トランジスタが、高電圧トランジスタとともに形成されたＬＳＩにおいて、高電圧トランジスタの低濃度不純物（ＬＤＤ）注入が行われる。次いで、低電圧トランジスタの低濃度不純物の注入に際しての保護的な機能を有する酸化物膜が、熱酸化または熱化学気相蒸着（ＣＶＤ）などの適切な酸化プロセスを用いて形成される。その後、低電圧トランジスタの低濃度不純物（ＬＤＤ）注入が行われる。
【００３８】
本発明方法を用いることによって、高電圧トランジスタの低濃度不純物（ＬＤＤ）領域において、深い接合が得られる。なぜなら、低濃度不純物（ＬＤＤ）の注入後、酸化プロセス（熱酸化／熱ＣＶＤ）が適用され、任意の不純物が拡散されることになるからである。さらに、高電圧トランジスタのＬＤＤ接合が滑らかであって深いために、ドレイン領域近傍での任意のホットキャリアの生成が抑制される。滑らかなＬＤＤ接合は、ドレイン領域近傍の電界密度を緩和させる。また、深いＬＤＤ接合は、ゲート絶縁膜との境界のチャネル領域に電流の集中を防ぐ。これにより、トランジスタ特性が、実質的に低下するおそれがない構造が得られる。
【００３９】
さらに、熱プロセスの酸化が、低電圧トランジスタのＬＤＤ領域に適用されないので、低電圧トランジスタのＬＤＤ領域は浅く、ショートチャネル効果の発生が困難になる。この方法を用いることによって、低電圧トランジスタおよび高電圧トランジスタの両方の特性が最適化される。すなわち、高電圧トランジスタのＬＤＤ接合は深く滑らかであるので、良好なホットキャリア耐性が得られる。しかも、低電圧トランジスタのＬＤＤ接合が浅く、高濃度ドープなので、良好なショートチャネル耐性および高性能が確保される。
【００４０】
図２は、１つのチップ上に少なくとも１つの高電圧トランジスタと、少なくとも１つの低電圧トランジスタを有する半導体デバイス１０を示す断面図である。この半導体デバイス１０は、本発明の好適な実施形態に従って形成された例示的な半導体デバイスである。
【００４１】
半導体デバイス１０は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ１２および１４と、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ１６および１８とを有している。ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６は、所定の低い電圧、例えば、約１．８ボルトの動作電圧（閾値電圧：０．２〜１．０Ｖ）で駆動する低電圧トランジスタである。対照的に、ＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８は、高い電圧、例えば、約３．３ボルトの動作電圧（閾値電圧：０．４〜１．５Ｖ）で駆動する高電圧トランジスタである。
【００４２】
低い動作電圧で駆動されるＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６は、半導体デバイス１０内の信号を交換する回路、例えば、ロジック回路に用いられる。低電圧ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６は、それぞれ、薄膜ゲート酸化物膜（ゲート絶縁膜）２０および２２をそれぞれ有する。
【００４３】
対照的に、高電圧ＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８は、通常は、半導体デバイス１０と外部回路との間のインターフェースの一部として用いられる。高電圧ＭＯＳトランジスタ１４および１８は、それぞれ、厚い膜であるゲート酸化物膜（ゲート絶縁膜）２４および２６をそれぞれ有する。
【００４４】
ＮＭＯＳトランジスタ１２におけるゲート絶縁膜２０の直下には、ｐ型チャネル領域２８が形成され、ＮＭＯＳトランジスタ１４におけるゲート絶縁膜２４の直下には、ｐ型チャネル領域３０が形成されている。ＮＭＯＳトランジスタ１２のチャネル領域２８の両側には、ｎ型ＬＤＤ（低濃度不純物）領域３２がそれぞれ形成され、各ｎ型ＬＤＤ領域３２の両側に、ｎ型ソース領域およびｎ型ドレイン領域の一方の領域（以下、ソース領域およびｎ型ドレイン領域のいずれか一方を、ソース領域／ドレイン領域とする）３６がそれぞれ形成されている。同様に、ＮＭＯＳトランジスタ１４のチャネル領域３０の両側に、ｎ型ＬＤＤ領域３４が形成されるとともに、ｎ型ＬＤＤ領域３４の両側にｎ型ソース／ドレイン領域３８がそれぞれ形成されている。各ＬＤＤ領域３２および３４は、不純物の濃度が、ソース／ドレイン領域３６および３８の不純物の濃度よりも低くなるように形成されている。
【００４５】
ＰＭＯＳトランジスタ１６におけるゲート絶縁膜２２の直下には、ｎ型チャネル領域４０が形成されており、ＰＭＯＳトランジスタ１８におけるゲート絶縁膜２６の直下には、ｎ型チャネル領域４２が形成されている。チャネル領域４０の両側には、ｐ型ＬＤＤ領域４４がそれぞれ形成されており、各ｐ型ＬＤＤ領域４４の両側に、ｐ型ソース／ドレイン領域４８がそれぞれ形成されている。チャネル領域４２の両側には、ｐ型ＬＤＤ領域４６がそれぞれ形成されており、各ｐ型ＬＤＤ領域４６の両側にｐ型ソース／ドレイン領域５０がそれぞれ形成されている。ＬＤＤ領域４４および４６は、不純物濃度が、ソース／ドレイン領域４８および５０の不純物濃度よりも低くなるように形成されている。
【００４６】
図２には、ＮＭＯＳトランジスタ１２におけるＬＤＤ領域３２の接合の断面の深度Ｐａが示されている。同様に、ＮＭＯＳトランジスタ１４におけるＬＤＤ領域３４の接合の断面の深度Ｐｂ、ＰＭＯＳトランジスタ１６におけるＬＤＤ領域４４の接合の断面の深度Ｐｃ、ＰＭＯＳトランジスタ１８におけるＬＤＤ領域４６の接合の断面の深度Ｐｄが、それぞれ示されている。
【００４７】
図２に示すように、本発明による半導体デバイス１０において、高電圧トランジスタであるＮＭＯＳトランジスタ１４のＬＤＤ領域３４における接合の断面の深度Ｐｂは、低電圧トランジスタであるＮＭＯＳトランジスタ１２における接合の断面の深度Ｐａよりも深くなっており（Ｐａ＜Ｐｂ）、同様に、ＰＭＯＳトランジスタ１８のＬＤＤ領域４６における接合の断面の深度Ｐｄは、低電圧トランジスタであるＰＭＯＳトランジスタ１６における接合の断面の深度Ｐｃよりも深くなっている（Ｐｃ＜Ｐｄ）。
【００４８】
図３は、本発明の半導体デバイス１０の製造方法を示すフローチャートである。図３を参照すると、ステップＳ３０において、半導体基板１１上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いて、素子分離部（図２の５２参照）を形成する。また、このステップＳ３０では、フォトレジストによって形成されたマスクを用いて、例えば、ｐ型不純物をＮＭＯＳトランジスタ１２および１４のＮＭＯＳ領域に、また、ｎ型不純物をＰＭＯＳトランジスタ１６および１８のＰＭＯＳ領域に、それぞれ注入することによって、各トランジスタの閾値電圧値を調節するウェルを形成する。これによって、図２のＮＭＯＳトランジスタ１２および１４におけるｐ型チャネル２８および３０、ならびに、ＰＭＯＳトランジスタ１６および１８におけるｎ型チャネル領域４０および４２がそれぞれ形成される。
【００４９】
なお、他のさらなるマスクを用いて不純物を注入することによって、低電圧トランジスタであるＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６、ならびに高電圧トランジスタであるＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８の閾値電圧値をそれぞれ調節することも可能である。
【００５０】
次に、ステップＳ３１において、シリコン酸化物膜によってゲート絶縁膜を形成する。この場合、高電圧トランジスタであるＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８のゲート絶縁膜２４および２６が、低電圧トランジスタであるＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６のゲート絶縁膜２０および２２よりも厚くなるように、高電圧トランジスタであるＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８に対してのみ、ゲート酸化物膜が設けられる。ゲート酸化物の形成は、公知のマスキング技術等を用いて行うことができる。
【００５１】
その後、ステップＳ３２において、各トランジスタ用のゲート電極としてポリＳｉが堆積され、ポリＳｉを所望の形状に加工することによって、各トランジスタ用のゲート電極５４、５６、５８、６０（図２参照）をそれぞれゲート絶縁膜２０、２４、２２、２６上に形成する。
【００５２】
その後、ステップＳ３３において、ｎ型不純物のドーパント、例えばリンが、例えば、約２０ｋｅＶのエネルギー、約６×１０１３／ｃｍ２のドープ量で、高電圧ＮＭＯＳトランジスタ１４のＬＤＤ領域３４のみに、また、ｐ型不純物のドーパント、例えばＢＦ２が、例えば、約２０ｋｅＶのエネルギー、約６×１０１３／ｃｍ２ドープ量で、高電圧ＰＭＯＳトランジスタ１８のＬＤＤ領域４６のみに注入される。
【００５３】
次いで、ステップＳ３４において、酸化プロセスが実施される。このステップＳ３４では、トランジスタ１２、１４、１６、および１８、ならびにシリコン基板１１表面のそれぞれの上のポリＳｉ表面に対して、約８００〜１１００℃の温度の酸化プロセスによって、厚さが約３〜７ｎｍの酸化物膜が形成される。このステップＳ３４の酸化プロセスは、ドーパント（ステップＳ３３において既に注入されている）の酸化による熱拡散が、図２に示すように、より深いＬＤＤ領域の接合を形成することができるので、高電圧トランジスタにとっては特に有効である。
【００５４】
さらに、酸化プロセスにおけるドーパントの熱拡散は、各高電圧トランジスタ内でｎ型領域とｐ型領域との間を円滑な接合とすることができ、このことによって、各高電圧トランジスタの信頼性が高められる。得られる円滑な接合は、ドレイン領域の近傍の電界密度を緩和し、これにより、ホットキャリアの生成が抑制される。
【００５５】
その後、ステップＳ３５において、低電圧ＮＭＯＳトランジスタ１２のＬＤＤ領域３２に、ｎ型不純物のドーパント、例えばヒ素が、約５ｋｅＶのエネルギー、約１×１０１５／ｃｍ２のドープ量で注入されるとともに、その低電圧ＮＭＯＳトランジスタ１２のポケット領域３３に、ｐ型不純物のドーパント、例えばボロンが、約１５ｋｅＶのエネルギー、約３×１０１３／ｃｍ２のドープ量で、２０度の傾きをもって注入される。
【００５６】
さらには、低電圧ＰＭＯＳトランジスタ１６のＬＤＤ領域４４に、ｐ型不純物のドーパント、例えばボロンが、約２ｋｅＶのエネルギー、約３×１０１４／ｃｍ２のドープ量で注入されるとともに、その低電圧ＰＭＯＳトランジスタ１６のポケット領域４５に、ｎ型不純物のドーパント、例えばリンが、約４５ｋｅＶのエネルギー、約５×１０１３／ｃｍ２のドープ量で、２５度の傾きで注入される。
【００５７】
次いで、ゲートスペーサー（図示せず）を形成した後、ＮＭＯＳトランジスタ１２および１６、ＰＭＯＳトランジスタ１４および１８のそれぞれのソース領域およびドレイン領域３６、３８、４８、および５０用のソースおよびドレイン注入が行われ（ステップＳ３６）、その後、ケイ化物層間膜を形成する（ステップＳ３７）。最終的に、配線形成プロセス（ステップＳ３８）が行われて、各トランジスタを半導体デバイス１０の表面に接続する配線（図２の６２参照）が、各トランジスタ毎にそれぞれ形成する。
【００５８】
上述したように、本発明の半導体デバイスの製造方法によって、信頼性がそれぞれ高められた高電圧トランジスタおよび低電圧トランジスタの両方を有する半導体デバイスが製造される。特に、高電圧トランジスタの信頼性、低電圧トランジスタの性能が低下するおそれがない。さらに、高電圧トランジスタのＬＤＤドーピングの後の酸化が、より深いＬＤＤ領域の接合を形成する拡散を可能にし、また、低電圧トランジスタは、酸化膜が保護膜として機能することによって、比較的浅いＬＤＤ接合の深さを維持するために、性能および信頼性を最適化することが可能になる。
【００５９】
従って、本発明において、酸化のような熱プロセスは、高電圧トランジスタ用の低濃度不純物（ＬＤＤ）の注入ステップと、低電圧トランジスタ用の低濃度不純物（ＬＤＤ）の注入ステップとの間に行われる。その結果、高電圧トランジスタのＬＤＤ領域内の不純物は、熱拡散を経験し、そのことにより、ＬＤＤ／チャネルまたはＬＤＤ／ドレイン領域、ＬＤＤ／ソース領域での接合が滑らかになり、ドレイン領域の近傍の電界密度が緩和される。低電圧トランジスタに関しては、熱プロセスが行われないので、ＬＤＤ領域の構造は、接合の深さが浅く、良好なトランジスタ性能が維持される。
【００６０】
以上のように本発明が説明されたが、同様のことが多くの点で異なり得ることが明らかである。上記の方法は、いくつかの部分、フローチャート、またはブロックを含むとして説明されてきたが、半導体デバイスを製造する方法が、特定用途向け集積回路、ソフトウェア駆動プロセッサ回路、または別の部品を含む他の構成によって実施され得ることが理解されるべきである。このような変形例は、本発明の精神および範囲から逸脱するとみなされるべきではなく、当業者にとって明らかであるこのような改変例は、全て、添付の特許請求の範囲の範囲内に含まれるものである。
【００６１】
【発明の効果】
本発明の半導体デバイスの製造方法および半導体デバイスは、このように、高電圧トランジスタ用の低濃度不純物の注入ステップと、低電圧トランジスタ用の低濃度不純物の注入ステップとの間に、高電圧トランジスタの熱酸化が行われるために、高電圧トランジスタのＬＤＤ領域は、隣接する領域との接合が滑らかになり、ドレイン領域の近傍の電界密度が緩和される。しかも、低電圧トランジスタは、熱プロセスが行われないので、ＬＤＤ領域の構造は、接合の深さが浅く、良好なトランジスタ性能が維持される。
【図面の簡単な説明】
【図１】従来の半導体デバイスを形成する一般的な方法を示す図である。
【図２】本発明の好適な実施形態を用いて形成された例示的な半導体デバイスを示す図である。
【図３】本発明の半導体デバイスの製造方法を示す図である。
【符号の説明】
１０ 半導体デバイス
１２、１４ ＮＭＯＳトランジスタ
１６、１８ ＰＭＯＳトランジスタ
２０、２２、２４、２６ ゲート絶縁膜
２８、３０ ｐ型チャネル領域
３２、３４、 ＬＤＤ領域
３６、３８ ソース／ドレイン領域
４０、４２ ｎ型チャネル領域
４４、４６ ＬＤＤ領域
４８、５０ ソース／ドレイン領域
【発明の属する技術分野】
本発明は、動作電圧が異なる少なくとも２つのトランジスタ有する半導体デバイス、すなわち、高電圧で動作するトランジスタ（高電圧トランジスタ）と、低電圧で動作するトランジスタ（低電圧トランジスタ）とを有する半導体デバイスに関する。
【０００２】
【従来の技術】
例えば、高電圧トランジスタ（動作電圧約１．８〜５．０ボルト、厚いゲート酸化物を有する）および低電圧トランジスタ（動作電圧約１．０〜２．５ボルト、薄いゲート酸化物を有する）の両方を有するＭＯＳトランジスタなどの従来の半導体デバイスでは、設計に際しての目標は、ショートチャネル効果を避けるため、サイズを最小化して、製造に際しての加熱プロセス数を制限して半導体デバイスを製造することである。しかし、加熱プロセス数が減少すると、低電圧トランジスタの製造にとっては好都合であるが、高電圧動作のトランジスタでは、加熱プロセスが減少することによって、信頼性が損なわれて好ましくない高電圧トランジスタを有する半導体デバイスが製造されるおそれがある。加熱プロセス数が増加する場合には、低電圧トランジスタにとっても、性能が低下するという悪影響が生じるおそれがある。
【０００３】
従って、設計者は、ドレインの近傍における電界密度を低減させるために、１つ以上のさらなるドレイン層または領域をトランジスタに追加する、低濃度ドープドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）技術を採用する。しかし、ＬＤＤ構造のための不純物の注入またはドーピングの効果は、最終的なトランジスタが、半導体デバイス上で高電圧トランジスタになるか、または、低電圧トランジスタになるかに依存して変動する。低電圧トランジスタでは、高い不純物濃度、浅い接合深度等の特性が好ましい。対照的に、高電圧トランジスタは、低い不純物濃度を必要とし、しかも、深い接合深度特性を必要とする。
【０００４】
これらのことからトレードオフが生じる。ＬＤＤ（低濃度不純物）領域を変化させることによって、高電圧トランジスタおよび低電圧トランジスタの両方において、信頼性が低下するという問題が生じる。高電圧トランジスタに関して、信頼性の問題を解消するためには拡散が必要であり、従って、熱処理数の増加、またはイオン注入のエネルギーの増大が必要になる。しかし、このイオン注入エネルギーの増大は、低電圧トランジスタにおけるＬＤＤ領域の接合深度の増大へとつながる。これは、ショートチャネルに対する耐性が不十分なことによって、トランジスタ性能が制限されるおそれがある。
【０００５】
以下でより詳細に説明するように、従来の半導体デバイスの製造方法は、特に、上記の問題点の直接の理由の１つである。図１に、従来の半導体デバイスを形成する一般的な方法を示す。具体的には、ステップＳ０．１において、熱酸化によって、高電圧トランジスタ用の厚いゲート酸化物（ゲート絶縁膜）を形成する。次のステップＳ０．２において、低電圧トランジスタ領域における厚いゲート酸化物を除去した後に、低電圧トランジスタ領域に、低電圧トランジスタ用の薄いゲート酸化物（ゲート絶縁膜）を熱酸化によって形成する。
【０００６】
その後のステップＳ１では、Ｓｉ基板上に、ゲート電極と、最終的なＮＭＯＳおよびＰＭＯＳトランジスタの島をそれぞれ形成する。その後、ステップＳ２において、酸化プロセスによって酸化膜を形成して、半導体デバイスの最終的な高電圧トランジスタまたは低電圧トランジスタであるＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを形成するさらなるドーピング処理に備えて、Ｓｉ基板およびゲート絶縁膜を保護するために、酸化プロセスまたは加熱プロセスを実施する。ステップＳ１のゲート電極の形成と、ステップＳ２の酸化（加熱）プロセスとが完了すると、その後に、高電圧または低電圧トランジスタ領域のいずれかを形成するドーピングまたはイオン注入プロセスが行われる。このプロセスにおいて、予め形成されているトランジスタの島にドーピングまたは注入が行われ、ＬＤＤ領域、ｎ型領域およびｐ型領域、およびソース領域およびドレイン領域とされる（ステップＳ３およびステップＳ４）。
【０００７】
この従来の方法における問題は、高電圧トランジスタが形成されるべき領域では、ＬＤＤ領域を充分に拡散することができないことである。なぜなら、酸化プロセス（ステップ２）が、ステップＳ３の低濃度不純物（ＬＤＤ）ドーピングプロセスより前に行われるからである。特に、高電圧トランジスタの接合深度が充分な深さにならない。その結果、高電圧および低電圧トランジスタの両方についてのＬＤＤの接合深度がほぼ等しくなり、高電圧トランジスタの信頼性が低下して、半導体デバイス全体の性能が低下するおそれがある。
【０００８】
この問題を解消する１つの試みが、特開２０００−３１２９２号公報（特許文献１）に記載されている。この公報は、高電圧トランジスタおよび低電圧トランジスタのＬＤＤ領域の構造を変化させることによって、低電圧トランジスタの特性を低下させることなく、高電圧トランジスタの信頼性を確保する技術を開示する。特開２０００−３１２９２号公報においては、低電圧トランジスタおよび高電圧トランジスタのＬＤＤ構造は、単に注入条件を変化させることによってのみ変化している。
【０００９】
【特許文献１】
特開２０００−３１２９２号公報
【００１０】
【発明が解決しようとする課題】
しかし、熱ヒステリシスが充分に低い最近のＬＳＩプロセスにおいて、酸化プロセスの後に行われるＬＤＤ領域の低濃度不純物の注入プロセスによっては、ＬＤＤ領域において滑らかな接合を形成することは困難であり、従って、高電圧トランジスタの信頼性を確保することが困難である。このことから、ＬＳＩプロセスにおいて、高電圧および低電圧トランジスタを有する半導体デバイスを形成する方法において、高電圧トランジスタが許容できる信頼性および性能を確保することが望まれている。
【００１１】
【課題を解決するための手段】
本発明は、１つの基板上に高電圧トランジスタおよび低電圧トランジスタの少なくとも１つを有する半導体デバイスの製造方法において、上記の欠点を解消する方法を提供する。この方法において、酸化プロセスを行う前に、高電圧トランジスタを低濃度不純物（ＬＤＤ）注入プロセスでドーピングして、その上にＬＤＤ領域を形成して、基板およびゲート電極を保護することにより、高電圧トランジスタの信頼性を高める。そして、酸化プロセスステップが行われた後、低電圧トランジスタが、低濃度不純物（ＬＤＤ）注入プロセスでドーピングされる。得られる半導体デバイスは、ＬＤＤ注入プロセス後の酸化ステップによって深いＬＤＤ領域の接合深度が得られるために、信頼性が確保された高電圧トランジスタが形成され、しかも、酸化ステップの後に低濃度不純物（ＬＤＤ）ドーピングされることにより、ＬＤＤ領域の接合深度がより浅く、ショートチャネル効果耐性を維持する低電圧トランジスタが形成される。
【００１２】
本発明は、また、ゲート絶縁膜、ソース領域、ドレイン領域、およびゲート電極の直下に位置するチャネルを含む各トランジスタに関する。動作電圧がより高い高電圧トランジスタのゲート絶縁膜は、動作電圧がより低い低電圧トランジスタのゲート絶縁膜よりも厚い。各トランジスタは、低濃度不純物（ＬＤＤ）注入が実施される低濃度不純物（ＬＤＤ）領域を含み、酸化プロセスは、閾値電圧がより高い高電圧トランジスタ内のＬＤＤ領域の熱拡散をひき起こし、そのＬＤＤ領域の接合深度がより深くなる。各トランジスタは、ＬＤＤ注入が実施されるＬＤＤ領域をそれぞれ含み、酸化プロセスによって、動作電圧がより高い高電圧トランジスタ内のＬＤＤ領域の熱拡散され、ＬＤＤ領域と隣接するｎ型不純物領域またはｐ型不純物領域との間の接合を確実に滑らかにする。
【００１３】
本発明において、さらにまた、トランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、高電圧および低電圧ＰＭＯＳトランジスタのうち少なくとも１つ、ならびに、高電圧および低電圧ＮＭＯＳトランジスタのうち少なくとも１つをさらに含む。トランジスタの閾値電圧値は、マスクを用いて、ｐ型不純物をＮＭＯＳトランジスタのＮＭＯＳ領域に注入するとともに、ｎ型不純物をＰＭＯＳトランジスタのＰＭＯＳ領域に注入して、各トランジスタ内にチャネルをそれぞれ形成することによって調節される。ｐ型不純物は、ボロンまたはインジウムのうちの少なくとも１つであり、ｎ型不純物は、リン、ヒ素、またはアンチモンのうちの少なくとも１つである。ゲート電極は、ポリＳｉ、またはアモルファスＳｉであり、酸化プロセスは、約８００〜１１００℃の温度で実施される。
【００１４】
さらに、本発明は、基板と、基板の上に形成されるゲート電極と、基板の上に設けられた閾値電圧が異なる少なくとも２つのトランジスタを含む半導体デバイスに関し、各トランジスタに対して低濃度不純物（ＬＤＤ）注入が実施され、閾値電圧が高いトランジスタは、注入された低濃度不純物（ＬＤＤ）ドーパントを熱的に拡散させる酸化プロセスの前に、ＬＤＤドーパント注入プロセスが実施される。
【００１５】
本発明の用途のさらなる範囲は、以下の詳細な説明から明らかである。しかし、詳細な説明および特定の実施例は、本発明の好適な実施形態を示しているが、例示のために与えられているだけであり、本発明の精神および範囲内の様々な変更および改変が、この詳細な説明から当業者にとって明らかになることが、理解されるべきである。
【００１６】
本発明は、半導体デバイスを製造する方法であって、基板を提供する工程と、該基板の上に、動作電圧が異なる少なくとも２つのトランジスタのチャネルを形成する工程と、該基板の各チャネル上にゲート絶縁膜およびゲート電極を形成する工程と、動作電圧が高いトランジスタの領域に低濃度不純物の注入を行う工程と、酸化プロセスを行う工程と、該酸化プロセスの後に、動作電圧が低いトランジスタの領域に低濃度不純物の注入を行う工程とを包含する。
【００１７】
前記各トランジスタが、ゲート絶縁膜およびゲート電極、ソース領域、ドレイン領域、および該ゲート絶縁膜の直下に位置するチャネルを有する。
【００１８】
前記動作電圧が高いトランジスタの前記ゲート絶縁膜が、前記動作電圧が低いトランジスタの前記ゲート絶縁膜より厚くなっている。
【００１９】
前記各トランジスタが、前記低濃度不純物の注入によって形成された低濃度不純物領域を有し、前記酸化プロセスによって、前記動作電圧が高いトランジスタ内の低濃度不純物領域が熱拡散されて該低濃度不純物領域の接合深度が深くなっている。
【００２０】
前記各トランジスタが、前記低濃度不純物の注入によって形成された低濃度不純物領域を有し、前記酸化プロセスによって、前記動作電圧が高いトランジスタ内の低濃度不純物領域が熱拡散されて、該低濃度不純物領域と、隣接するｎ型不純物またはｐ型不純物領域との間の接合が滑らかになっている。
【００２１】
前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、または、高電圧および低電圧のいずれかのＰＭＯＳトランジスタと、高電圧および低電圧のいずれかのＮＭＯＳトランジスタとである。
【００２２】
前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタであり、マスクを用いて、ｐ型不純物を該ＮＭＯＳトランジスタのＮＭＯＳ領域に注入するとともに、ｎ型不純物を該ＰＭＯＳトランジスタのＰＭＯＳ領域に注入して、各トランジスタ内にチャネルを形成することによって、前記各トランジスタの閾値電圧値が調節される。
【００２３】
前記ｐ型不純物が、ボロンまたはインジウムの少なくとも１つであり、ｎ型不純物が、リン、ヒ素、またはアンチモンの少なくとも１つである。
【００２４】
前記ゲート電極が、ポリＳｉまたはアモルファスＳｉである。
【００２５】
前記酸化プロセスが、約８００〜１０００℃の温度で実施される。
【００２６】
また、本発明の半導体デバイスは、基板と、該基板上に設けられた、異なる閾値電圧を有する少なくとも２つのトランジスタとを有するで半導体デバイスであって、前記各トランジスタは、それぞれ前記低濃度不純物の注入によって形成された低濃度不純物領域を有し、閾値電圧が高いトランジスタの低濃度不純物領域は、低濃度不純物の注入が実施された後に、注入された低濃度不純物のドーパントを熱的に拡散させる酸化プロセスが実施されることによって形成され、閾値電圧が低いトランジスタの低濃度不純物領域は、該酸化プロセスの後の低濃度不純物の注入によって形成されている。
【００２７】
前記各トランジスタが、ゲート絶縁膜およびゲート電極、ソース領域およびドレイン領域、および該ゲート絶縁膜の直下に位置するチャネルをさらに有する。
【００２８】
前記閾値電圧が高いトランジスタのゲート絶縁膜が、前記閾値電圧が低いトランジスタのゲート絶縁膜より厚くなっている。
【００２９】
前記閾値電圧が高いトランジスタ内の低濃度不純物領域は、前記酸化プロセスによる熱拡散によって、該低濃度不純物領域の接合深度が深くなっている。
【００３０】
前記閾値電圧が高いトランジスタ内の低濃度不純物領域は、前記酸化プロセスによる熱拡散によって、前記低濃度不純物領域と、隣接するｎ型不純物またはｐ型不純物領域との間の接合が滑らかになっている。
【００３１】
前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、または、高電圧および低電圧のいずれかのＰＭＯＳトランジスタと高電圧および低電圧のいずれかのＮＭＯＳトランジスタとである。
【００３２】
前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタであり、前記トランジスタの閾値電圧値が、マスクを用いて、ｐ型不純物をＮＭＯＳトランジスタのＮＭＯＳ領域に注入するとともに、ｎ型不純物をＰＭＯＳトランジスタのＰＭＯＳ領域に注入して、各トランジスタ内にチャネルを形成することによって調節される。
【００３３】
前記ｐ型不純物が、ボロンまたはインジウムのうち少なくとも１つであり、ｎ型不純物が、リン、ヒ素、またはアンチモンのうち少なくとも１つである。
【００３４】
前記ゲート電極が、ポリＳｉまたはアモルファスＳｉである。
【００３５】
前記酸化プロセスが、約８００〜１０００℃の温度で実施される。
【００３６】
【発明の実施の形態】
本発明は、以下の詳細な説明および添付の図面から、より良く理解される。添付の図面において、同一の部材は、同一の参照符号によって示されるが、例示のために示されているだけであり、本発明を限定するものではない。
【００３７】
本発明は、例えば、大規模集積回路（ＬＳＩ）に用いられる、低電圧トランジスタおよび高電圧トランジスタを有する半導体デバイス、および、その半導体デバイスの低電圧トランジスタおよび高電圧トランジスタを形成する方法を提供する。この方法において、好ましくは、少なくとも１つの低電圧トランジスタが、高電圧トランジスタとともに形成されたＬＳＩにおいて、高電圧トランジスタの低濃度不純物（ＬＤＤ）注入が行われる。次いで、低電圧トランジスタの低濃度不純物の注入に際しての保護的な機能を有する酸化物膜が、熱酸化または熱化学気相蒸着（ＣＶＤ）などの適切な酸化プロセスを用いて形成される。その後、低電圧トランジスタの低濃度不純物（ＬＤＤ）注入が行われる。
【００３８】
本発明方法を用いることによって、高電圧トランジスタの低濃度不純物（ＬＤＤ）領域において、深い接合が得られる。なぜなら、低濃度不純物（ＬＤＤ）の注入後、酸化プロセス（熱酸化／熱ＣＶＤ）が適用され、任意の不純物が拡散されることになるからである。さらに、高電圧トランジスタのＬＤＤ接合が滑らかであって深いために、ドレイン領域近傍での任意のホットキャリアの生成が抑制される。滑らかなＬＤＤ接合は、ドレイン領域近傍の電界密度を緩和させる。また、深いＬＤＤ接合は、ゲート絶縁膜との境界のチャネル領域に電流の集中を防ぐ。これにより、トランジスタ特性が、実質的に低下するおそれがない構造が得られる。
【００３９】
さらに、熱プロセスの酸化が、低電圧トランジスタのＬＤＤ領域に適用されないので、低電圧トランジスタのＬＤＤ領域は浅く、ショートチャネル効果の発生が困難になる。この方法を用いることによって、低電圧トランジスタおよび高電圧トランジスタの両方の特性が最適化される。すなわち、高電圧トランジスタのＬＤＤ接合は深く滑らかであるので、良好なホットキャリア耐性が得られる。しかも、低電圧トランジスタのＬＤＤ接合が浅く、高濃度ドープなので、良好なショートチャネル耐性および高性能が確保される。
【００４０】
図２は、１つのチップ上に少なくとも１つの高電圧トランジスタと、少なくとも１つの低電圧トランジスタを有する半導体デバイス１０を示す断面図である。この半導体デバイス１０は、本発明の好適な実施形態に従って形成された例示的な半導体デバイスである。
【００４１】
半導体デバイス１０は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ１２および１４と、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ１６および１８とを有している。ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６は、所定の低い電圧、例えば、約１．８ボルトの動作電圧（閾値電圧：０．２〜１．０Ｖ）で駆動する低電圧トランジスタである。対照的に、ＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８は、高い電圧、例えば、約３．３ボルトの動作電圧（閾値電圧：０．４〜１．５Ｖ）で駆動する高電圧トランジスタである。
【００４２】
低い動作電圧で駆動されるＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６は、半導体デバイス１０内の信号を交換する回路、例えば、ロジック回路に用いられる。低電圧ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６は、それぞれ、薄膜ゲート酸化物膜（ゲート絶縁膜）２０および２２をそれぞれ有する。
【００４３】
対照的に、高電圧ＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８は、通常は、半導体デバイス１０と外部回路との間のインターフェースの一部として用いられる。高電圧ＭＯＳトランジスタ１４および１８は、それぞれ、厚い膜であるゲート酸化物膜（ゲート絶縁膜）２４および２６をそれぞれ有する。
【００４４】
ＮＭＯＳトランジスタ１２におけるゲート絶縁膜２０の直下には、ｐ型チャネル領域２８が形成され、ＮＭＯＳトランジスタ１４におけるゲート絶縁膜２４の直下には、ｐ型チャネル領域３０が形成されている。ＮＭＯＳトランジスタ１２のチャネル領域２８の両側には、ｎ型ＬＤＤ（低濃度不純物）領域３２がそれぞれ形成され、各ｎ型ＬＤＤ領域３２の両側に、ｎ型ソース領域およびｎ型ドレイン領域の一方の領域（以下、ソース領域およびｎ型ドレイン領域のいずれか一方を、ソース領域／ドレイン領域とする）３６がそれぞれ形成されている。同様に、ＮＭＯＳトランジスタ１４のチャネル領域３０の両側に、ｎ型ＬＤＤ領域３４が形成されるとともに、ｎ型ＬＤＤ領域３４の両側にｎ型ソース／ドレイン領域３８がそれぞれ形成されている。各ＬＤＤ領域３２および３４は、不純物の濃度が、ソース／ドレイン領域３６および３８の不純物の濃度よりも低くなるように形成されている。
【００４５】
ＰＭＯＳトランジスタ１６におけるゲート絶縁膜２２の直下には、ｎ型チャネル領域４０が形成されており、ＰＭＯＳトランジスタ１８におけるゲート絶縁膜２６の直下には、ｎ型チャネル領域４２が形成されている。チャネル領域４０の両側には、ｐ型ＬＤＤ領域４４がそれぞれ形成されており、各ｐ型ＬＤＤ領域４４の両側に、ｐ型ソース／ドレイン領域４８がそれぞれ形成されている。チャネル領域４２の両側には、ｐ型ＬＤＤ領域４６がそれぞれ形成されており、各ｐ型ＬＤＤ領域４６の両側にｐ型ソース／ドレイン領域５０がそれぞれ形成されている。ＬＤＤ領域４４および４６は、不純物濃度が、ソース／ドレイン領域４８および５０の不純物濃度よりも低くなるように形成されている。
【００４６】
図２には、ＮＭＯＳトランジスタ１２におけるＬＤＤ領域３２の接合の断面の深度Ｐａが示されている。同様に、ＮＭＯＳトランジスタ１４におけるＬＤＤ領域３４の接合の断面の深度Ｐｂ、ＰＭＯＳトランジスタ１６におけるＬＤＤ領域４４の接合の断面の深度Ｐｃ、ＰＭＯＳトランジスタ１８におけるＬＤＤ領域４６の接合の断面の深度Ｐｄが、それぞれ示されている。
【００４７】
図２に示すように、本発明による半導体デバイス１０において、高電圧トランジスタであるＮＭＯＳトランジスタ１４のＬＤＤ領域３４における接合の断面の深度Ｐｂは、低電圧トランジスタであるＮＭＯＳトランジスタ１２における接合の断面の深度Ｐａよりも深くなっており（Ｐａ＜Ｐｂ）、同様に、ＰＭＯＳトランジスタ１８のＬＤＤ領域４６における接合の断面の深度Ｐｄは、低電圧トランジスタであるＰＭＯＳトランジスタ１６における接合の断面の深度Ｐｃよりも深くなっている（Ｐｃ＜Ｐｄ）。
【００４８】
図３は、本発明の半導体デバイス１０の製造方法を示すフローチャートである。図３を参照すると、ステップＳ３０において、半導体基板１１上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いて、素子分離部（図２の５２参照）を形成する。また、このステップＳ３０では、フォトレジストによって形成されたマスクを用いて、例えば、ｐ型不純物をＮＭＯＳトランジスタ１２および１４のＮＭＯＳ領域に、また、ｎ型不純物をＰＭＯＳトランジスタ１６および１８のＰＭＯＳ領域に、それぞれ注入することによって、各トランジスタの閾値電圧値を調節するウェルを形成する。これによって、図２のＮＭＯＳトランジスタ１２および１４におけるｐ型チャネル２８および３０、ならびに、ＰＭＯＳトランジスタ１６および１８におけるｎ型チャネル領域４０および４２がそれぞれ形成される。
【００４９】
なお、他のさらなるマスクを用いて不純物を注入することによって、低電圧トランジスタであるＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６、ならびに高電圧トランジスタであるＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８の閾値電圧値をそれぞれ調節することも可能である。
【００５０】
次に、ステップＳ３１において、シリコン酸化物膜によってゲート絶縁膜を形成する。この場合、高電圧トランジスタであるＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８のゲート絶縁膜２４および２６が、低電圧トランジスタであるＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１６のゲート絶縁膜２０および２２よりも厚くなるように、高電圧トランジスタであるＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１８に対してのみ、ゲート酸化物膜が設けられる。ゲート酸化物の形成は、公知のマスキング技術等を用いて行うことができる。
【００５１】
その後、ステップＳ３２において、各トランジスタ用のゲート電極としてポリＳｉが堆積され、ポリＳｉを所望の形状に加工することによって、各トランジスタ用のゲート電極５４、５６、５８、６０（図２参照）をそれぞれゲート絶縁膜２０、２４、２２、２６上に形成する。
【００５２】
その後、ステップＳ３３において、ｎ型不純物のドーパント、例えばリンが、例えば、約２０ｋｅＶのエネルギー、約６×１０１３／ｃｍ２のドープ量で、高電圧ＮＭＯＳトランジスタ１４のＬＤＤ領域３４のみに、また、ｐ型不純物のドーパント、例えばＢＦ２が、例えば、約２０ｋｅＶのエネルギー、約６×１０１３／ｃｍ２ドープ量で、高電圧ＰＭＯＳトランジスタ１８のＬＤＤ領域４６のみに注入される。
【００５３】
次いで、ステップＳ３４において、酸化プロセスが実施される。このステップＳ３４では、トランジスタ１２、１４、１６、および１８、ならびにシリコン基板１１表面のそれぞれの上のポリＳｉ表面に対して、約８００〜１１００℃の温度の酸化プロセスによって、厚さが約３〜７ｎｍの酸化物膜が形成される。このステップＳ３４の酸化プロセスは、ドーパント（ステップＳ３３において既に注入されている）の酸化による熱拡散が、図２に示すように、より深いＬＤＤ領域の接合を形成することができるので、高電圧トランジスタにとっては特に有効である。
【００５４】
さらに、酸化プロセスにおけるドーパントの熱拡散は、各高電圧トランジスタ内でｎ型領域とｐ型領域との間を円滑な接合とすることができ、このことによって、各高電圧トランジスタの信頼性が高められる。得られる円滑な接合は、ドレイン領域の近傍の電界密度を緩和し、これにより、ホットキャリアの生成が抑制される。
【００５５】
その後、ステップＳ３５において、低電圧ＮＭＯＳトランジスタ１２のＬＤＤ領域３２に、ｎ型不純物のドーパント、例えばヒ素が、約５ｋｅＶのエネルギー、約１×１０１５／ｃｍ２のドープ量で注入されるとともに、その低電圧ＮＭＯＳトランジスタ１２のポケット領域３３に、ｐ型不純物のドーパント、例えばボロンが、約１５ｋｅＶのエネルギー、約３×１０１３／ｃｍ２のドープ量で、２０度の傾きをもって注入される。
【００５６】
さらには、低電圧ＰＭＯＳトランジスタ１６のＬＤＤ領域４４に、ｐ型不純物のドーパント、例えばボロンが、約２ｋｅＶのエネルギー、約３×１０１４／ｃｍ２のドープ量で注入されるとともに、その低電圧ＰＭＯＳトランジスタ１６のポケット領域４５に、ｎ型不純物のドーパント、例えばリンが、約４５ｋｅＶのエネルギー、約５×１０１３／ｃｍ２のドープ量で、２５度の傾きで注入される。
【００５７】
次いで、ゲートスペーサー（図示せず）を形成した後、ＮＭＯＳトランジスタ１２および１６、ＰＭＯＳトランジスタ１４および１８のそれぞれのソース領域およびドレイン領域３６、３８、４８、および５０用のソースおよびドレイン注入が行われ（ステップＳ３６）、その後、ケイ化物層間膜を形成する（ステップＳ３７）。最終的に、配線形成プロセス（ステップＳ３８）が行われて、各トランジスタを半導体デバイス１０の表面に接続する配線（図２の６２参照）が、各トランジスタ毎にそれぞれ形成する。
【００５８】
上述したように、本発明の半導体デバイスの製造方法によって、信頼性がそれぞれ高められた高電圧トランジスタおよび低電圧トランジスタの両方を有する半導体デバイスが製造される。特に、高電圧トランジスタの信頼性、低電圧トランジスタの性能が低下するおそれがない。さらに、高電圧トランジスタのＬＤＤドーピングの後の酸化が、より深いＬＤＤ領域の接合を形成する拡散を可能にし、また、低電圧トランジスタは、酸化膜が保護膜として機能することによって、比較的浅いＬＤＤ接合の深さを維持するために、性能および信頼性を最適化することが可能になる。
【００５９】
従って、本発明において、酸化のような熱プロセスは、高電圧トランジスタ用の低濃度不純物（ＬＤＤ）の注入ステップと、低電圧トランジスタ用の低濃度不純物（ＬＤＤ）の注入ステップとの間に行われる。その結果、高電圧トランジスタのＬＤＤ領域内の不純物は、熱拡散を経験し、そのことにより、ＬＤＤ／チャネルまたはＬＤＤ／ドレイン領域、ＬＤＤ／ソース領域での接合が滑らかになり、ドレイン領域の近傍の電界密度が緩和される。低電圧トランジスタに関しては、熱プロセスが行われないので、ＬＤＤ領域の構造は、接合の深さが浅く、良好なトランジスタ性能が維持される。
【００６０】
以上のように本発明が説明されたが、同様のことが多くの点で異なり得ることが明らかである。上記の方法は、いくつかの部分、フローチャート、またはブロックを含むとして説明されてきたが、半導体デバイスを製造する方法が、特定用途向け集積回路、ソフトウェア駆動プロセッサ回路、または別の部品を含む他の構成によって実施され得ることが理解されるべきである。このような変形例は、本発明の精神および範囲から逸脱するとみなされるべきではなく、当業者にとって明らかであるこのような改変例は、全て、添付の特許請求の範囲の範囲内に含まれるものである。
【００６１】
【発明の効果】
本発明の半導体デバイスの製造方法および半導体デバイスは、このように、高電圧トランジスタ用の低濃度不純物の注入ステップと、低電圧トランジスタ用の低濃度不純物の注入ステップとの間に、高電圧トランジスタの熱酸化が行われるために、高電圧トランジスタのＬＤＤ領域は、隣接する領域との接合が滑らかになり、ドレイン領域の近傍の電界密度が緩和される。しかも、低電圧トランジスタは、熱プロセスが行われないので、ＬＤＤ領域の構造は、接合の深さが浅く、良好なトランジスタ性能が維持される。
【図面の簡単な説明】
【図１】従来の半導体デバイスを形成する一般的な方法を示す図である。
【図２】本発明の好適な実施形態を用いて形成された例示的な半導体デバイスを示す図である。
【図３】本発明の半導体デバイスの製造方法を示す図である。
【符号の説明】
１０ 半導体デバイス
１２、１４ ＮＭＯＳトランジスタ
１６、１８ ＰＭＯＳトランジスタ
２０、２２、２４、２６ ゲート絶縁膜
２８、３０ ｐ型チャネル領域
３２、３４、 ＬＤＤ領域
３６、３８ ソース／ドレイン領域
４０、４２ ｎ型チャネル領域
４４、４６ ＬＤＤ領域
４８、５０ ソース／ドレイン領域
Claims (20)
- 半導体デバイスを製造する方法であって、
基板を提供する工程と、
該基板の上に、動作電圧が異なる少なくとも２つのトランジスタのチャネルを形成する工程と、
該基板の各チャネル上にゲート絶縁膜およびゲート電極を形成する工程と、
動作電圧が高いトランジスタの領域に低濃度不純物の注入を行う工程と、
酸化プロセスを行う工程と、
該酸化プロセスの後に、動作電圧が低いトランジスタの領域に低濃度不純物の注入を行う工程と
を包含する、半導体デバイスの製造方法。 - 前記各トランジスタが、ゲート絶縁膜およびゲート電極、ソース領域、ドレイン領域、および該ゲート絶縁膜の直下に位置するチャネルを有する、請求項１に記載の方法。
- 前記動作電圧が高いトランジスタの前記ゲート絶縁膜が、前記動作電圧が低いトランジスタの前記ゲート絶縁膜より厚くなっている、請求項２に記載の方法。
- 前記各トランジスタが、前記低濃度不純物の注入によって形成された低濃度不純物領域を有し、前記酸化プロセスによって、前記動作電圧が高いトランジスタ内の低濃度不純物領域が熱拡散されて該低濃度不純物領域の接合深度が深くなっている、請求項１に記載の方法。
- 前記各トランジスタが、前記低濃度不純物の注入によって形成された低濃度不純物領域を有し、前記酸化プロセスによって、前記動作電圧が高いトランジスタ内の低濃度不純物領域が熱拡散されて、該低濃度不純物領域と、隣接するｎ型不純物またはｐ型不純物領域との間の接合が滑らかになっている、請求項２に記載の方法。
- 前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、または、高電圧および低電圧のいずれかのＰＭＯＳトランジスタと、高電圧および低電圧のいずれかのＮＭＯＳトランジスタとである、請求項１に記載の方法。
- 前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタであり、マスクを用いて、ｐ型不純物を該ＮＭＯＳトランジスタのＮＭＯＳ領域に注入するとともに、ｎ型不純物を該ＰＭＯＳトランジスタのＰＭＯＳ領域に注入して、各トランジスタ内にチャネルを形成することによって、前記各トランジスタの閾値電圧値が調節される、請求項６に記載の方法。
- 前記ｐ型不純物が、ボロンまたはインジウムの少なくとも１つであり、ｎ型不純物が、リン、ヒ素、またはアンチモンの少なくとも１つである、請求項７に記載の方法。
- 前記ゲート電極が、ポリＳｉまたはアモルファスＳｉである、請求項１に記載の方法。
- 前記酸化プロセスが、約８００〜１０００℃の温度で実施される、請求項１に記載の方法。
- 基板と、
該基板上に設けられた、異なる閾値電圧を有する少なくとも２つのトランジスタとを有するで半導体デバイスであって、
前記各トランジスタは、それぞれ前記低濃度不純物の注入によって形成された低濃度不純物領域を有し、閾値電圧が高いトランジスタの低濃度不純物領域は、低濃度不純物の注入が実施された後に、注入された低濃度不純物のドーパントを熱的に拡散させる酸化プロセスが実施されることによって形成され、閾値電圧が低いトランジスタの低濃度不純物領域は、該酸化プロセスの後の低濃度不純物の注入によって形成されている、半導体デバイス。 - 前記各トランジスタが、ゲート絶縁膜およびゲート電極、ソース領域およびドレイン領域、および該ゲート絶縁膜の直下に位置するチャネルをさらに有する、請求項１１に記載の半導体デバイス。
- 前記閾値電圧が高いトランジスタのゲート絶縁膜が、前記閾値電圧が低いトランジスタのゲート絶縁膜より厚くなっている、請求項１２に記載の半導体デバイス。
- 前記閾値電圧が高いトランジスタ内の低濃度不純物領域は、前記酸化プロセスによる熱拡散によって、該低濃度不純物領域の接合深度が深くなっている、請求項１１に記載の半導体デバイス。
- 前記閾値電圧が高いトランジスタ内の低濃度不純物領域は、前記酸化プロセスによる熱拡散によって、前記低濃度不純物領域と、隣接するｎ型不純物またはｐ型不純物領域との間の接合が滑らかになっている、請求項１４に記載の半導体デバイス。
- 前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、または、高電圧および低電圧のいずれかのＰＭＯＳトランジスタと高電圧および低電圧のいずれかのＮＭＯＳトランジスタとである、請求項１１に記載の半導体デバイス。
- 前記２つのトランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタであり、前記トランジスタの閾値電圧値が、マスクを用いて、ｐ型不純物をＮＭＯＳトランジスタのＮＭＯＳ領域に注入するとともに、ｎ型不純物をＰＭＯＳトランジスタのＰＭＯＳ領域に注入して、各トランジスタ内にチャネルを形成することによって調節される、請求項１６に記載の半導体デバイス。
- 前記ｐ型不純物が、ボロンまたはインジウムのうち少なくとも１つであり、ｎ型不純物が、リン、ヒ素、またはアンチモンのうち少なくとも１つである、請求項１７に記載の半導体デバイス。
- 前記ゲート電極が、ポリＳｉまたはアモルファスＳｉである、請求項１２に記載の半導体デバイス。
- 前記酸化プロセスが、約８００〜１０００℃の温度で実施される、請求項１１に記載の半導体デバイス。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/214,148 US6879007B2 (en) | 2002-08-08 | 2002-08-08 | Low volt/high volt transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004072073A true JP2004072073A (ja) | 2004-03-04 |
Family
ID=31494619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003139673A Pending JP2004072073A (ja) | 2002-08-08 | 2003-05-16 | 半導体デバイスの製造方法および半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6879007B2 (ja) |
| JP (1) | JP2004072073A (ja) |
| TW (1) | TWI232546B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051022A (ja) * | 2003-07-28 | 2005-02-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6882029B1 (en) * | 2003-11-27 | 2005-04-19 | United Microelectronics Corp. | Junction varactor with high Q factor and wide tuning range |
| KR100602085B1 (ko) * | 2003-12-31 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조 방법 |
| US20060040438A1 (en) * | 2004-08-17 | 2006-02-23 | Jiong-Ping Lu | Method for improving the thermal stability of silicide |
| US7253114B2 (en) * | 2005-03-16 | 2007-08-07 | Taiwan Semiconductor Manufacturing Company | Self-aligned method for defining a semiconductor gate oxide in high voltage device area |
| JP2006310602A (ja) | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7067365B1 (en) * | 2005-05-26 | 2006-06-27 | United Microelectronics Corp. | High-voltage metal-oxide-semiconductor devices and method of making the same |
| KR100690924B1 (ko) * | 2005-12-21 | 2007-03-09 | 삼성전자주식회사 | 반도체 집적 회로 장치와 그 제조 방법 |
| US7800179B2 (en) * | 2009-02-04 | 2010-09-21 | Fairchild Semiconductor Corporation | High speed, low power consumption, isolated analog CMOS unit |
| US8247280B2 (en) | 2009-10-20 | 2012-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration of low and high voltage CMOS devices |
| US9209098B2 (en) | 2011-05-19 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | HVMOS reliability evaluation using bulk resistances as indices |
| US8962434B2 (en) * | 2012-07-10 | 2015-02-24 | International Business Machines Corporation | Field effect transistors with varying threshold voltages |
| US9041148B2 (en) | 2013-06-13 | 2015-05-26 | Qualcomm Incorporated | Metal-insulator-metal capacitor structures |
| CN104143535A (zh) * | 2014-08-11 | 2014-11-12 | 矽力杰半导体技术(杭州)有限公司 | Cmos结构的制造方法 |
| CN106033716A (zh) * | 2015-03-17 | 2016-10-19 | 上海和辉光电有限公司 | Ltps组件的制造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237193A (en) * | 1988-06-24 | 1993-08-17 | Siliconix Incorporated | Lightly doped drain MOSFET with reduced on-resistance |
| US5472887A (en) * | 1993-11-09 | 1995-12-05 | Texas Instruments Incorporated | Method of fabricating semiconductor device having high-and low-voltage MOS transistors |
| US5595922A (en) * | 1994-10-28 | 1997-01-21 | Texas Instruments | Process for thickening selective gate oxide regions |
| JPH08191107A (ja) * | 1995-01-11 | 1996-07-23 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR970013402A (ko) * | 1995-08-28 | 1997-03-29 | 김광호 | 플래쉬 메모리장치 및 그 제조방법 |
| JP3386101B2 (ja) | 1996-08-29 | 2003-03-17 | シャープ株式会社 | 半導体装置の製造方法 |
| US5953599A (en) * | 1997-06-12 | 1999-09-14 | National Semiconductor Corporation | Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide |
| FR2779574B1 (fr) * | 1998-06-03 | 2003-01-31 | Sgs Thomson Microelectronics | Procede de fabrication de transistors haute et basse tension |
| US6376879B2 (en) * | 1998-06-08 | 2002-04-23 | Kabushiki Kaisha Toshiba | Semiconductor device having MISFETs |
| JP3144385B2 (ja) | 1998-07-15 | 2001-03-12 | 日本電気株式会社 | 半導体装置とその製造方法 |
| US6277682B1 (en) * | 1998-08-25 | 2001-08-21 | Texas Instruments Incorporated | Source drain implant process for mixed voltage CMOS devices |
| JP2000068389A (ja) | 1998-08-25 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4068746B2 (ja) * | 1998-12-25 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6468849B1 (en) * | 1999-06-11 | 2002-10-22 | Texas Instruments Incorporated | Methods and devices for optimized digital and analog CMOS transistor performance in deep submicron technology |
| US6468860B1 (en) * | 2000-08-11 | 2002-10-22 | Bae Systems Information And Electronic Systems Integration, Inc. | Integrated circuit capable of operating at two different power supply voltages |
| US6541321B1 (en) * | 2002-05-14 | 2003-04-01 | Advanced Micro Devices, Inc. | Method of making transistors with gate insulation layers of differing thickness |
-
2002
- 2002-08-08 US US10/214,148 patent/US6879007B2/en not_active Expired - Fee Related
-
2003
- 2003-05-16 JP JP2003139673A patent/JP2004072073A/ja active Pending
- 2003-06-19 TW TW092116661A patent/TWI232546B/zh not_active IP Right Cessation
-
2005
- 2005-03-04 US US11/071,105 patent/US20050164439A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US6879007B2 (en) | 2005-04-12 |
| TW200402847A (en) | 2004-02-16 |
| US20050164439A1 (en) | 2005-07-28 |
| US20040026750A1 (en) | 2004-02-12 |
| TWI232546B (en) | 2005-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100442457B1 (ko) | 반도체장치의 제조방법 | |
| US20050164439A1 (en) | Low volt/high volt transistor | |
| US5661046A (en) | Method of fabricating BiCMOS device | |
| US5427964A (en) | Insulated gate field effect transistor and method for fabricating | |
| KR100223992B1 (ko) | 상보형 mos 전계효과 트랜지스터 및 그 제조방법 | |
| JPH10335480A (ja) | 半導体装置およびその製造方法 | |
| JP4458442B2 (ja) | Ｃｍｏｓトランジスタ及びその製造方法 | |
| KR100279390B1 (ko) | Bicmos 반도체소자의 제조방법 | |
| US20070132018A1 (en) | Semiconductor device and method for producing the same | |
| JP2000196079A (ja) | Ｍｏｓ半導体の製造方法 | |
| JP2000077613A (ja) | 半導体装置の製造方法 | |
| JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
| KR0178551B1 (ko) | 반도체 집적 회로 제조 방법 | |
| JP4818499B2 (ja) | 半導体装置の製造方法 | |
| JPH10135349A (ja) | Ｃｍｏｓ型半導体装置及びその製造方法 | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP2000150885A (ja) | Ｍｏｓトランジスタの閾値電圧設定方法および半導体装置 | |
| KR100840659B1 (ko) | 디이모스 소자의 제조 방법 | |
| JP3871376B2 (ja) | Ｍｉｓ半導体装置の製造方法 | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| JP3778810B2 (ja) | 半導体装置の製造方法 | |
| JP2743828B2 (ja) | 半導体装置及びその製造方法 | |
| JPS63302562A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3247498B2 (ja) | 半導体装置の製造方法 | |
| JPH1056171A (ja) | Ｍｉｓ半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081023 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090612 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090805 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090826 |