JP2005051022A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2005051022A JP2005051022A JP2003281036A JP2003281036A JP2005051022A JP 2005051022 A JP2005051022 A JP 2005051022A JP 2003281036 A JP2003281036 A JP 2003281036A JP 2003281036 A JP2003281036 A JP 2003281036A JP 2005051022 A JP2005051022 A JP 2005051022A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- layer
- region
- semiconductor device
- high breakdown
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
【課題】 高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に設けられた半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、半導体層10と、前記半導体層10の高耐圧トランジスタ形成領域10HVを画定するための第1の素子分離領域110と、前記半導体層10の低電圧駆動トランジスタ形成領域10LVを画定するための第2の素子分離領域210と、前記高耐圧トランジスタ形成領域10HVに形成された高耐圧トランジスタ100P,Nと、前記低電圧駆動トランジスタ形成領域10LVに形成された低電圧駆動トランジスタ200P,Nと、前記高耐圧トランジスタ100P,Nの電界緩和のためのオフセット絶縁層20bと、を含み、前記高耐圧トランジスタ100P,Nは、CVD法により形成されたゲート絶縁層60を有する。
【選択図】 図1
【解決手段】 本発明の半導体装置は、半導体層10と、前記半導体層10の高耐圧トランジスタ形成領域10HVを画定するための第1の素子分離領域110と、前記半導体層10の低電圧駆動トランジスタ形成領域10LVを画定するための第2の素子分離領域210と、前記高耐圧トランジスタ形成領域10HVに形成された高耐圧トランジスタ100P,Nと、前記低電圧駆動トランジスタ形成領域10LVに形成された低電圧駆動トランジスタ200P,Nと、前記高耐圧トランジスタ100P,Nの電界緩和のためのオフセット絶縁層20bと、を含み、前記高耐圧トランジスタ100P,Nは、CVD法により形成されたゲート絶縁層60を有する。
【選択図】 図1
Description
本発明は、ゲート耐圧、ドレイン耐圧の異なるMOSトランジスタ(Metal Oxide Semiconductor)を、同一半導体層上に備える半導体装置およびその製造方法に関する。
現在、高耐圧化が図られた電界効果トランジスタとして、LOCOS(Local Oxidation Of Silicon)オフセット構造を有する電界効果トランジスタがある。LOCOSオフセット構造を有する電界効果トランジスタは、ゲート絶縁層と、ドレイン領域との間に、LOCOS層が設けられ、そのLOCOS層の下にオフセット不純物層が形成されたトランジスタである。
また、近年の各種電子機器の軽量化・小型化に伴ない、該電子機器に搭載されるICの縮小化の要請がある。特に、液晶表示装置を搭載した電子機器では、その駆動用ICに対し、低電圧動作用のトランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板(同一チップ)に混載し、ICのチップ面積を縮小化する技術が強く望まれている。前述した電界緩和のためのLOCOS層を設けた高耐圧トランジスタと、低電圧駆動トランジスタとを同一の基板上に形成する場合、たとえば、素子分離のためのLOCOS層と、電界緩和のためのLOCOS層を同一の工程で形成することにより、このような態様の半導体装置の製造を行なうことができる。
しかし、近年の微細化の要請により、素子分離領域の形成方法は、LOCOS法からSTI(Shallow Trench Isolation)法に移行しつつあり、高耐圧トランジスタの電界緩和のためのLOCOS層をトレンチ絶縁層で代用する方法が提案されている。このようにオフセットLOCOS層をトレンチ絶縁層で代用し高耐圧トランジスタのために厚い膜厚のゲート絶縁層の形成を行なう場合、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚を有するゲート絶縁層を形成できないことがある。
本発明の目的は、高耐圧トランジスタと低耐圧トランジスタとが同一基板に形成された半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
(1)本発明の半導体装置は、半導体層と、
前記半導体層の高耐圧トランジスタ形成領域を画定するための第1の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に形成された低電圧駆動トランジスタと、
前記高耐圧トランジスタの電界緩和のためのオフセット絶縁層と、を含み、
前記高耐圧トランジスタは、CVD法により形成されたゲート絶縁層を有する。
前記半導体層の高耐圧トランジスタ形成領域を画定するための第1の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に形成された低電圧駆動トランジスタと、
前記高耐圧トランジスタの電界緩和のためのオフセット絶縁層と、を含み、
前記高耐圧トランジスタは、CVD法により形成されたゲート絶縁層を有する。
本発明の半導体装置によれば、高耐圧トランジスタのゲート絶縁層は、CVD法により形成された膜であるため、均一な膜厚のゲート絶縁層を有する半導体装置を提供することができる。通常、ゲート絶縁層は、熱酸化法で形成されることが多い。たとえば、トレンチ絶縁層からなるオフセット絶縁層の上方に熱酸化法によりゲート絶縁層を形成する場合、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚のゲート絶縁層を形成することができない場合がある。しかし、本実施の形態の半導体装置によれば、CVD法により形成されたゲート絶縁層を有するため、そのような問題が回避され、信頼性の向上した半導体装置を提供することができる。
本発明は、たとえば、下記の態様をとることができる。
(A)本発明の半導体装置において、前記高耐圧トランジスタの前記ゲート絶縁層の膜厚は、100〜160nmであることができる。
(B)本発明の半導体装置のおいて、前記オフセット絶縁層は、トレンチ絶縁層であることができる。
(2)本発明の半導体装置の製造方法によれば、半導体層に高耐圧トランジスタ形成領域を画定するための第1の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域を形成する工程と、
前記高耐圧トランジスタの電界緩和のためにオフセット絶縁層を形成する工程と、 前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタのゲート絶縁層は、CVD法により形成される。
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域を形成する工程と、
前記高耐圧トランジスタの電界緩和のためにオフセット絶縁層を形成する工程と、 前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタのゲート絶縁層は、CVD法により形成される。
本発明の半導体装置の製造方法によれば、高耐圧トランジスタのゲート絶縁層は、CVD法により形成される。そのため、均一な膜厚を有するゲート絶縁層を形成することができる。高耐圧トランジスタのゲート絶縁層では、その膜厚が100nmを超えることがあり、このように膜厚の大きいゲート絶縁層を熱酸化法で形成する場合には次のような問題が生じることがある。高耐圧トランジスタのオフセット絶縁層をトレンチ絶縁層により形成し、そのトレンチ絶縁層の上方に熱酸化法により膜厚の厚いゲート絶縁層を形成すると、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚のゲート絶縁層を形成することができないことがある。しかし、本発明の半導体装置の製造方法によれば、CVD法によりゲート絶縁層を形成するため、そのような問題が回避され、信頼性の向上した半導体装置を製造することができる。
本発明は、たとえば下記の態様をとることができる。
(A)本発明の半導体装置の製造方法において、前記オフセット絶縁層の形成は、トレンチ素子分離法により行なわれることができる。
(B)本発明の半導体装置の製造方法において、前記第1および2の素子分離領域とオフセット絶縁層の形成は、同一の工程で行なわれることができる。
次に、本発明の実施の形態の一例について説明する。
1.半導体装置
図1は、本実施の形態の半導体装置を模式的に示す断面図である。
図1は、本実施の形態の半導体装置を模式的に示す断面図である。
本実施の形態の半導体装置は、半導体層である半導体基板10上に、高耐圧トランジスタ100P,Nと低電圧駆動トランジスタ200P,Nとが混載されている。半導体基板10内には、高耐圧トランジスタ領域10HVと、低電圧駆動トランジスタ領域10LVとが設けられている。高耐圧トランジスタ領域10HVは、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとを有する。低電圧駆動トランジスタ領域10LVは、Pチャネル低電圧駆動トランジスタ領域10LVpと、Nチャネル低電圧駆動トランジスタ領域10LVnとを有する。Pチャネル高耐圧トランジスタ領域10HVpには、Pチャネル高耐圧トランジスタ100Pが形成され、Nチャネル高耐圧トランジスタ領域10HVnには、Nチャネル高耐圧トランジスタ100Nが形成されている。同様に、Pチャネル低電圧駆動トランジスタ領域10LVpには、Pチャネル低電圧駆動トランジスタ200Pが形成され、Nチャネル低電圧駆動トランジスタ領域10LVnには、Nチャネル低電圧駆動トランジスタ200Nが形成されている。
すなわち、同一基板(同一チップ)上に、Pチャネル高耐圧トランジスタ100PとNチャネル高耐圧トランジスタ100NとPチャネル低電圧駆動トランジスタ200PとNチャネル低電圧駆動トランジスタ200Nとが混載されている。尚、図1には4つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。
1.1 高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域10HVについて説明する。高耐圧トランジスタ領域10HVには、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとが設けられる。隣り合う高耐圧トランジスタ領域の間には、第1の素子分離領域110が設けられている。すなわち、隣り合うPチャネル高耐圧トランジスタ100Pと、Nチャネル高耐圧トランジスタ100Nとの間には、第1の素子分離領域110が設けられている。第1の素子分離領域110は、トレンチ絶縁層20aからなる。
まず、高耐圧トランジスタ領域10HVについて説明する。高耐圧トランジスタ領域10HVには、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとが設けられる。隣り合う高耐圧トランジスタ領域の間には、第1の素子分離領域110が設けられている。すなわち、隣り合うPチャネル高耐圧トランジスタ100Pと、Nチャネル高耐圧トランジスタ100Nとの間には、第1の素子分離領域110が設けられている。第1の素子分離領域110は、トレンチ絶縁層20aからなる。
次に、Pチャネル高耐圧トランジスタ100PおよびNチャネル高耐圧トランジスタ100Nの構成について説明する。
Pチャネル高耐圧トランジスタ100Pは、ゲート絶縁層60と、トレンチ絶縁層からなるオフセット絶縁層20bと、ゲート電極70と、P型の低濃度不純物層50と、サイドウォール絶縁層72と、P型の高濃度不純物層52とを有する。
ゲート絶縁層60は、CVD法により形成された膜であり、チャネル領域となるN型のウェル30の上方と、オフセット絶縁層20bの上方とを覆うように形成されている。ゲート電極70は、ゲート絶縁層60上に形成されている。P型の低濃度不純物層50は、オフセット領域となる。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。P型の高濃度不純物層52は、サイドウォール絶縁層72の外側に設けられている。P型の高濃度不純物層52は、ソース領域またはドレイン領域(以下「ソース/ドレイン領域」という)となる。
Nチャネル高耐圧トランジスタ100Nは、ゲート絶縁層60と、トレンチ絶縁層からなるオフセット絶縁層20bと、ゲート電極70と、N型の低濃度不純物層40と、サイドウォール絶縁層72と、N型の高濃度不純物層42とを有する。
ゲート絶縁層60は、CVD法により形成された膜であり、チャネル領域となるP型のウェル32の上方と、オフセット絶縁層20bの上方とを覆うように設けられている。ゲート電極70は、ゲート絶縁層60上に形成されている。N型の低濃度不純物層40は、オフセット領域となる。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。N型の高濃度不純物層42は、サイドウォール絶縁層72の外側に設けられている。N型の高濃度不純物層42は、ソース/ドレイン領域となる。
1.2 低電圧駆動トランジスタ領域
次に、低電圧駆動トランジスタ領域10LVについて説明する。低電圧駆動トランジスタ領域10LVには、Pチャネル低電圧駆動トランジスタ領域10LVpと、Nチャネル低電圧駆動トランジスタ領域10LVnとが設けられる。隣り合う低電圧駆動トランジスタ領域の間には、第2の素子分離領域210が設けられている。すなわち、隣り合うPチャネル低電圧駆動トランジスタ200Pと、Nチャネル低電圧駆動トランジスタ200Nとの間には、第2の素子分離領域210が設けられている。第2の素子分離領域210は、第1の素子分離領域110と同様に、トレンチ絶縁層20aからなる。
次に、低電圧駆動トランジスタ領域10LVについて説明する。低電圧駆動トランジスタ領域10LVには、Pチャネル低電圧駆動トランジスタ領域10LVpと、Nチャネル低電圧駆動トランジスタ領域10LVnとが設けられる。隣り合う低電圧駆動トランジスタ領域の間には、第2の素子分離領域210が設けられている。すなわち、隣り合うPチャネル低電圧駆動トランジスタ200Pと、Nチャネル低電圧駆動トランジスタ200Nとの間には、第2の素子分離領域210が設けられている。第2の素子分離領域210は、第1の素子分離領域110と同様に、トレンチ絶縁層20aからなる。
次に、各トランジスタの構成について説明する。
Nチャネル低電圧駆動トランジスタ200Nは、ゲート絶縁層62と、ゲート電極70と、サイドウォール絶縁層72と、N型の低濃度不純物層41と、N型の高濃度不純物層42とを有する。
ゲート絶縁層62は、チャネル領域となるP型のウェル36上に設けられている。ゲート電極70は、ゲート絶縁層62上に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。N型の低濃度不純物層41と、N型の高濃度不純物層42とで,LDD構造を有するソース/ドレイン領域を構成する。
Pチャネル低電圧駆動トランジスタ200Pは、ゲート絶縁層62と、ゲート電極70と、サイドウォ−ル絶縁層72と、P型の低濃度不純物層51と、P型の高濃度不純物層52とを有する。
ゲート絶縁層62は、チャネル領域となるN型のウェル34上に設けられている。ゲート電極70は、ゲート絶縁層62上に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。P型の低濃度不純物層51と、P型の高濃度不純物層52とで、LDD構造を有するソース/ドレイン領域を構成する。
本実施の形態の半導体装置の利点は以下の通りである。
本実施の形態にかかる半導体装置によれば、高耐圧トランジスタ100P,Nのゲート絶縁層60は、CVD法により形成された膜であるため、均一な膜厚のゲート絶縁層60を有する半導体装置を提供することができる。通常、ゲート絶縁層60は、熱酸化法で形成されることが多い。たとえば、トレンチ絶縁層からなるオフセット絶縁層の上方に熱酸化法によりゲート絶縁層を形成する場合、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚のゲート絶縁層を形成することができない場合がある。しかし、本実施の形態の半導体装置によれば、CVD法により形成されたゲート絶縁層60を有するため、そのような問題が回避され、信頼性の向上した半導体装置を提供することができる。
2.半導体装置の製造方法
次に、半導体装置の製造方法について、図2〜19を参照しながら説明する。図2〜19は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
次に、半導体装置の製造方法について、図2〜19を参照しながら説明する。図2〜19は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
(1)まず、高耐圧トランジスタ形成領域10HVを画定するための第1の素子分離領域110と、低電圧駆動トランジスタ形成領域10LVを画定するための第2の素子分離領域210と、高耐圧トランジスタのためのオフセット絶縁層との形成を行なう。
図3に示すように、半導体基板10上に、公知のリソグラフィおよびエッチング技術を用いて所定のパターンを有するパッド酸化膜12、ストッパ層14およびレジスト層R1を形成する。ストッパ層14としては、窒化シリコン膜を用いることができる。レジスト層R1は、第1の素子分離領域110、第2の素子分離領域210および高耐圧トランジスタの電界緩和のためのオフセット絶縁層が形成される領域の上方に開口を有している。ついで、レジスト層R1、ストッパ層およびパッド酸化膜12をマスクとして、半導体基板10をエッチングする。これにより、トレンチ16,18が形成される。
(2)次に、トレンチ16,18の表面にトレンチ酸化膜(図示せず)を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜の膜厚は、たとえば、30〜50nmである。ついで、図3に示すように、トレンチ16,18を埋め込むように、絶縁層22aを全面に堆積する。絶縁層22aの堆積は、一般的な絶縁層の形成方法により行なうことができる。
(3)次に、図4に示すように、ストッパ層14が露出するまで絶縁層22aを除去する。絶縁層22aの除去は、たとえば、CMP法などにより行なうことができる。これにより、トレンチ16には、トレンチ絶縁層20aが埋め込まれる。同様に、トレンチ18にも絶縁層が埋め込まれ、オフセット絶縁層20bが形成されることとなる。ついで、ストッパ層14を熱燐酸により除去し、パッド酸化膜12をフッ酸により除去する。以上の工程(1)〜(3)により、第1の素子分離領域110、第2の素子分離領域210およびオフセット絶縁層20bが形成される。
(4)次に、図5に示すように、高耐圧トランジスタ領域10HVにおいて、N型のウェル30の形成を行なう。まず、半導体基板10の全面に犠牲酸化膜24を形成する。犠牲酸化膜24としては、たとえば、酸化シリコン膜を形成する。ついで、高耐圧トランジスタ領域10HVと、低電圧駆動トランジスタ領域10LVの全面に窒化シリコン膜26を形成する。ついで、所定のパターンを有するレジスト層R2を形成し、レジスト層R2をマスクとして、リン、砒素などのN型不純物を1回もしくは複数回にわたって半導体基板10に注入することにより、半導体基板10内にN型のウェル30を形成する。その後、レジスト層R2をたとえばアッシングにより除去し、半導体基板10を熱処理することにより不純物を拡散させる。 (5)次に、図6に示すように、高耐圧トランジスタ領域10HVにおいて、P型のウェル32の形成を行なう。まず、所定のパターンを有するレジスト層R3を形成する。レジスト層R3をマスクとして、P型の不純物イオンを1回もしくは複数回にわたって半導体基板10に注入することによりP型のウェル32が形成される。その後、レジスト層R3をアッシングにより除去し、半導体基板10を熱処理することにより不純物を拡散させる。
(6)次に、図7に示すように、高耐圧トランジスタ領域10HVにおいて、ソース/ドレイン領域のオフセット領域のための不純物層を形成する。
まず、所定の領域を覆うレジスト層R4を形成する。レジスト層R4をマスクとして、半導体基板10にP型不純物を導入することにより、不純物層40aを形成する。その後、レジスト層R4を除去する。
(7)次に、図8に示すように、所定の領域を覆うレジスト層R5を形成する。レジスト層R5をマスクとして、P型の不純物を半導体基板10に導入する。これにより、Pチャネル高耐圧トランジスタ領域10HVpにソース/ドレイン領域のオフセット領域のための不純物層50aが形成される。
(8)次に、図9に示すように、公知の技術により熱処理を施すことにより不純物層を拡散させる。以上の(6)〜(8)の工程により、高耐圧トランジスタ100P,Nのオフセット領域となる低濃度不純物層40,50が形成される。
(9)次に、図10に示すように、高耐圧トランジスタ100P,Nのゲート絶縁層60を形成する領域以外を覆うパターンを有する保護膜28を形成する。保護膜28の形成は、窒化シリコン膜26の上に、後の工程でゲート絶縁層60が形成される領域に開口を有するレジスト層(図示せず)を形成し、このレジスト層をマスクとして、窒化シリコン膜26をパターニングすることにより行なわれる。
(10)次に、高耐圧トランジスタ形成領域10HVにおいて、必要に応じて、チャネルドーピングを行なう。図11に示すように、Pチャネル高耐圧トランジスタ領域10HVp以外を覆うように、レジスト層R6を形成する。このレジスト層R6をマスクとして、たとえば、ボロンなどのP型の不純物を注入することにより、高耐圧トランジスタ100Pのためのチャネルドーピングが行なわれる。その後、レジスト層R6をアッシングにより除去する。
(11)次に、Nチャネル高耐圧トランジスタ100Pのチャネルドープを行なう。図12に示すように、Nチャネル高耐圧トランジスタ領域10HVn以外を覆うように、レジスト層R7を形成する。このレジスト層R7をマスクとして、たとえば、リンなどのN型の不純物を注入することにより、高耐圧トランジスタ100Nのためのチャネルドーピングが行なわれる。その後、レジスト層R7をアッシングにより除去する。
(12)次に、上記(9)の工程で形成した保護膜28に覆われていない、すなわち、露出している犠牲酸化膜24をフッ酸により除去する。
次に、図13に示すように、半導体基板10の全面に、高耐圧トランジスタのゲート絶縁層60となる絶縁層60aを形成する。絶縁層60aは、たとえば、CVD法により形成される。特に、高温CVD法により絶縁層60aを形成することが好ましい。高温CVD法では、成膜速度が、0.1〜4nm/minであり、通常のCVD法により形成する場合と比して緻密で特性の良好な膜を形成することができる。絶縁層60aの膜厚は、たとえば、100〜160nmとすることができる。また、絶縁層60aを形成する前に、半導体基板10の上に酸化膜(図示せず)を形成することができる。この酸化膜は、たとえば、熱酸化法により形成されることができ、その膜厚は、10〜30nmである。このように、絶縁層60aの形成前に酸化膜の形成を行なう利点としては、次のことが挙げられる。(a)酸化膜の形成により、各種の不純物注入や熱処理により荒れた半導体基板10の表面を良好にすることができる。そのため、良好な表面状態を有する酸化膜の上に絶縁層60aを形成することで、より緻密で膜質が向上したゲート絶縁層60を形成することができる。(b)半導体基板10の上に、直接CVD法により絶縁層の形成を行なうと、半導体基板10にダメージを与えてしまうことがある。しかし、酸化膜をあらかじめ形成しておくことにより、半導体基板10にダメージを与えることを防ぐことができる。(c)VD法による酸化膜単膜では、熱酸化膜に匹敵する耐圧や漏れ電流特性を得ることが難しいが、熱酸化膜をあらかじめ形成しておきCVD膜との積層構造とすることでこれらを補完し良好な特性を得ることができる。
(13)次に、図14に示すように、絶縁層60aをパターニングすることにより、ゲート絶縁層60を形成する。絶縁層60aのパターニングでは、まず、ゲート絶縁層60のパターンを有するレジスト層R8を形成する。このレジスト層R8をマスクとして、絶縁層60aを除去することにより、ゲート絶縁層60が形成される。絶縁層60aを除去する際に、レジスト層R8は、オフセット絶縁層20bを覆うようなパターンを有する。これは、オフセット絶縁層20bの一部が露出している状態で、絶縁層60aの除去を行なうことにより、絶縁層60aのエッチングと共に、オフセット絶縁層20bが一部エッチングされてしまうことを防ぐためである。
(14)次に、図15に示すように、保護膜28を除去する。そして、レジスト層R8をたとえば、アッシングにより除去する。
(15)次に、図16に示すように、低電圧駆動トランジスタ領域10LVにおいて、ウェルの形成を行なう。まず、Pチャネル低電圧駆動トランジスタ形成領域10LVp以外を覆うようにレジスト層R9を形成する。ついで、このレジスト層R9をマスクとして、リン、砒素などのN型不純物を1回もしくは複数回にわたって注入することによより、N型のウェル34が形成される。ついで、レジスト層R9を除去する。
(16)次に、図17に示すように、Nチャネル低電圧駆動トランジスタ形成領域10LVn以外を覆うようにレジスト層R10を形成する。ついで、このレジスト層R10をマスクとして、ボロンなどのP型不純物を1回もしくは複数回にわたって注入することにより、P型のウェル36が形成される。ついで、レジスト層R10を除去する。この後、必要に応じて、チャネルドープを行なってもよい。
(17)次に、図18に示すように、低電圧駆動トランジスタ200P,Nのためのゲート絶縁層62を形成する。ゲート絶縁層62は、たとえば、熱酸化法により形成される。ゲート絶縁層62の膜厚は、たとえば、35Åとすることができる。ゲート絶縁層62は、高耐圧トランジスタ領域10HVにおいても形成される。
ついで、図18に示すように、高耐圧トランジスタ領域10HVと、低電圧駆動トランジスタ領域10LVとの全面に、導電層70aを形成する。導電層70aとしては、たとえば、ポリシリコン層を形成する。導電層70aの材質として、ポリシリコン層を形成する場合は、導電層70aにおいてNチャネル高耐圧トランジスタ100Nと、Nチャネル低電圧駆動トランジスタ200Nのゲート電極となる領域にn型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
(18)次に、所定のパターンを有するレジスト層(図示せず)を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図19に示すように、ゲート電極70が形成される。
(19)次に、低電圧駆動トランジスタ領域10LVにおいて、各トランジスタ200P,Nのための低濃度不純物層41,51(図1参照)を形成する。低濃度不純物層41,51は、公知のリソグラフィおよびエッチング技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
ついで、全面に絶縁層(図示せず)を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極70の側面にサイドウォール絶縁層72(図1参照)が形成される。ついで、Pチャネル高耐圧トランジスタ領域10HVpおよびPチャネル低電圧駆動トランジスタ領域10LVpの所定の領域に、P型の不純物を導入することにより、図1に示すように、サイドウォール絶縁層72の外側にソース/ドレイン領域となるP型の高濃度不純物層52が形成される。
ついで、Nチャネル高耐圧トランジスタ領域10HVnおよびNチャネル低電圧駆動トランジスタ領域10LVnの所定の領域に、N型の不純物を導入することにより、ソース/ドレイン領域となるN型の高濃度不純物層42が形成される。
本実施の形態の半導体装置の利点は、以下の通りである。
(A)本実施の形態の半導体装置の製造方法によれば、高耐圧トランジスタ100P,Nのゲート絶縁層60は、CVD法により形成されている。そのため、均一な膜厚を有するゲート絶縁層60を形成することができる。高耐圧トランジスタ100P,Nのゲート絶縁層60は、その膜厚が100nmを超えることがあり、このように膜厚の大きいゲート絶縁層60を熱酸化法で形成する場合には次のような問題が生じることがある。高耐圧トランジスタのオフセット絶縁層をトレンチ絶縁層により形成し、そのトレンチ絶縁層の上方に熱酸化法により膜厚の厚いゲート絶縁層を形成すると、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚のゲート絶縁層を形成することができないことがあるのである。しかし、本発明の半導体装置の製造方法によれば、CVD法によりゲート絶縁層を形成するため、そのような問題が回避され、信頼性の向上した半導体装置を製造することができる。
(B)本実施の形態の半導体装置によれば、第1の素子分離領域110、第2の素子分離領域210および高耐圧トランジスタ100P,Nのオフセット絶縁層20bの形成を同一の工程で行なうことができる。そのため、工程数の削減を図ることができる。その結果、コストや製造に費やす時間が短縮された半導体装置の製造方法を提供することができる。
なお、本発明は上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。本実施の形態では、バルク状の半導体基板を用いた例について説明したが、SOI基板を用いてもよい。
10…半導体基板、 10HV…高耐圧トランジスタ形成領域、 10LV…低電圧駆動トランジスタ形成領域 12…パッド酸化膜、 14…ストッパ層、 26…窒化シリコン膜、16,18…トレンチ、 20a…トレンチ絶縁層、 20b…オフセット絶縁層、 24…犠牲酸化膜、 26…窒化シリコン膜、 28…保護膜、 30,34…N型のウェル、 32,36…P型のウェル、 40,41…N型の低濃度不純物層、 42…N型の高濃度不純物層、 50,51…P型の低濃度不純物層、 52…P型の高濃度不純物層、 60,62…ゲート絶縁層、 70…ゲート電極、 72…サイドウォール絶縁層、 100P…Pチャネル高耐圧トランジスタ、 100N…Nチャネル高耐圧トランジスタ、 200P…Pチャネル低電圧駆動トランジスタ、 200N…Nチャネル低電圧駆動トランジスタ、 110…第1の素子分離領域、 210…第2の素子分離領域
Claims (6)
- 半導体層と、
前記半導体層の高耐圧トランジスタ形成領域を画定するための第1の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に形成された低電圧駆動トランジスタと、
前記高耐圧トランジスタの電界緩和のためのオフセット絶縁層と、を含み、
前記高耐圧トランジスタは、CVD法により形成されたゲート絶縁層を有する、半導体装置。 - 請求項1において、
前記高耐圧トランジスの前記ゲート絶縁層の膜厚は、100〜160nmである、半導体装置。 - 請求項1または2において、
前記オフセット絶縁層は、トレンチ絶縁層である、半導体装置。 - 半導体層に高耐圧トランジスタ形成領域を画定するための第1の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域を形成する工程と、
前記高耐圧トランジスタの電界緩和のためのオフセット絶縁層を形成する工程と、 前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタのゲート絶縁層は、CVD法により形成される、半導体装置の製造方法。 - 請求項4において、
前記オフセット絶縁層の形成は、トレンチ素子分離法により行なわれる、半導体装置の製造方法。 - 請求項4または5において、
前記第1および2の素子分離領域とオフセット絶縁層の形成は、同一の工程で行なわれる、半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003281036A JP2005051022A (ja) | 2003-07-28 | 2003-07-28 | 半導体装置およびその製造方法 |
US10/899,298 US20050045983A1 (en) | 2003-07-28 | 2004-07-26 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003281036A JP2005051022A (ja) | 2003-07-28 | 2003-07-28 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005051022A true JP2005051022A (ja) | 2005-02-24 |
Family
ID=34213269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003281036A Withdrawn JP2005051022A (ja) | 2003-07-28 | 2003-07-28 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050045983A1 (ja) |
JP (1) | JP2005051022A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006253499A (ja) * | 2005-03-11 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2008193093A (ja) * | 2007-02-02 | 2008-08-21 | Samsung Electronics Co Ltd | 高電圧トランジスタ及びその製造方法 |
JP2010062182A (ja) * | 2008-09-01 | 2010-03-18 | Renesas Technology Corp | 半導体集積回路装置 |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004311891A (ja) * | 2003-04-10 | 2004-11-04 | Seiko Instruments Inc | 半導体装置 |
US9153645B2 (en) | 2005-05-17 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
US8324660B2 (en) | 2005-05-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
US20070267722A1 (en) * | 2006-05-17 | 2007-11-22 | Amberwave Systems Corporation | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
WO2007014294A2 (en) * | 2005-07-26 | 2007-02-01 | Amberwave Systems Corporation | Solutions integrated circuit integration of alternative active area materials |
US7638842B2 (en) * | 2005-09-07 | 2009-12-29 | Amberwave Systems Corporation | Lattice-mismatched semiconductor structures on insulators |
US20070054467A1 (en) * | 2005-09-07 | 2007-03-08 | Amberwave Systems Corporation | Methods for integrating lattice-mismatched semiconductor structure on insulators |
KR100734302B1 (ko) * | 2006-01-12 | 2007-07-02 | 삼성전자주식회사 | 집적도를 향상시킬 수 있는 반도체 집적 회로 소자 및 그제조방법 |
WO2007112066A2 (en) | 2006-03-24 | 2007-10-04 | Amberwave Systems Corporation | Lattice-mismatched semiconductor structures and related methods for device fabrication |
US8173551B2 (en) | 2006-09-07 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Defect reduction using aspect ratio trapping |
WO2008036256A1 (en) * | 2006-09-18 | 2008-03-27 | Amberwave Systems Corporation | Aspect ratio trapping for mixed signal applications |
US7875958B2 (en) | 2006-09-27 | 2011-01-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures |
US7799592B2 (en) * | 2006-09-27 | 2010-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tri-gate field-effect transistors formed by aspect ratio trapping |
US20080187018A1 (en) * | 2006-10-19 | 2008-08-07 | Amberwave Systems Corporation | Distributed feedback lasers formed via aspect ratio trapping |
US7825328B2 (en) | 2007-04-09 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nitride-based multi-junction solar cell modules and methods for making the same |
US8237151B2 (en) | 2009-01-09 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diode-based devices and methods for making the same |
US9508890B2 (en) * | 2007-04-09 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photovoltaics on silicon |
US8304805B2 (en) | 2009-01-09 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor diodes fabricated by aspect ratio trapping with coalesced films |
US8329541B2 (en) | 2007-06-15 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | InP-based transistor fabrication |
WO2009035746A2 (en) | 2007-09-07 | 2009-03-19 | Amberwave Systems Corporation | Multi-junction solar cells |
US8183667B2 (en) | 2008-06-03 | 2012-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial growth of crystalline material |
US8274097B2 (en) | 2008-07-01 | 2012-09-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of edge effects from aspect ratio trapping |
US8981427B2 (en) | 2008-07-15 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polishing of small composite semiconductor materials |
US20100072515A1 (en) | 2008-09-19 | 2010-03-25 | Amberwave Systems Corporation | Fabrication and structures of crystalline material |
WO2010033813A2 (en) | 2008-09-19 | 2010-03-25 | Amberwave System Corporation | Formation of devices by epitaxial layer overgrowth |
US8253211B2 (en) | 2008-09-24 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor sensor structures with reduced dislocation defect densities |
WO2010114956A1 (en) | 2009-04-02 | 2010-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices formed from a non-polar plane of a crystalline material and method of making the same |
CN102569363B (zh) * | 2012-02-15 | 2016-03-23 | 清华大学 | 一种耐高压隧穿晶体管及其制备方法 |
KR101910128B1 (ko) * | 2012-05-30 | 2018-10-23 | 에스케이하이닉스 주식회사 | 핀 구조를 갖는 반도체 장치 및 그 제조 방법 |
FR3011678B1 (fr) * | 2013-10-07 | 2017-01-27 | St Microelectronics Crolles 2 Sas | Procede de relaxation des contraites mecaniques transversales dans la region active d'un transistor mos, et circuit integre correspondant |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000286346A (ja) * | 1999-01-27 | 2000-10-13 | Seiko Epson Corp | 半導体装置およびその製造方法 |
US6155699A (en) * | 1999-03-15 | 2000-12-05 | Agilent Technologies, Inc. | Efficient phosphor-conversion led structure |
US6879007B2 (en) * | 2002-08-08 | 2005-04-12 | Sharp Kabushiki Kaisha | Low volt/high volt transistor |
JP2004260073A (ja) * | 2003-02-27 | 2004-09-16 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP4138601B2 (ja) * | 2003-07-14 | 2008-08-27 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2005116744A (ja) * | 2003-10-07 | 2005-04-28 | Seiko Epson Corp | 半導体装置およびその製造方法 |
-
2003
- 2003-07-28 JP JP2003281036A patent/JP2005051022A/ja not_active Withdrawn
-
2004
- 2004-07-26 US US10/899,298 patent/US20050045983A1/en not_active Abandoned
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006253499A (ja) * | 2005-03-11 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2008193093A (ja) * | 2007-02-02 | 2008-08-21 | Samsung Electronics Co Ltd | 高電圧トランジスタ及びその製造方法 |
JP2010062182A (ja) * | 2008-09-01 | 2010-03-18 | Renesas Technology Corp | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
US20050045983A1 (en) | 2005-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2005051022A (ja) | 半導体装置およびその製造方法 | |
US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
US8877606B2 (en) | Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation | |
US7851317B2 (en) | Method for fabricating high voltage drift in semiconductor device | |
US20070262384A1 (en) | Semiconductor device and method of manufacturing the same | |
JP4138601B2 (ja) | 半導体装置の製造方法 | |
US8049283B2 (en) | Semiconductor device with deep trench structure | |
JP2004311891A (ja) | 半導体装置 | |
JP2005116744A (ja) | 半導体装置およびその製造方法 | |
US7687363B2 (en) | Method for manufacturing semiconductor device | |
JP4579512B2 (ja) | 半導体装置およびその製造方法 | |
JP2005116974A (ja) | 半導体装置の製造方法 | |
JP2005051148A (ja) | 半導体装置の製造方法 | |
US7655526B2 (en) | Method for manufacturing semiconductor device | |
JP4407794B2 (ja) | 半導体装置の製造方法 | |
JP4141095B2 (ja) | 半導体装置とその製造方法 | |
JP2006024953A (ja) | 半導体装置およびその製造方法 | |
JP5517691B2 (ja) | 半導体装置およびその製造方法 | |
US6541348B1 (en) | Semiconductor device and manufacturing method thereof | |
JP2005136170A (ja) | 半導体装置の製造方法 | |
JP2005136169A (ja) | 半導体装置およびその製造方法 | |
JP2005159003A (ja) | 半導体装置の製造方法 | |
KR101077056B1 (ko) | 바이폴라 정션 트랜지스터의 제조방법 | |
JP4930725B2 (ja) | 半導体装置 | |
JP5071652B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051205 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051207 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051221 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060203 |