CN102569363B - 一种耐高压隧穿晶体管及其制备方法 - Google Patents
一种耐高压隧穿晶体管及其制备方法 Download PDFInfo
- Publication number
- CN102569363B CN102569363B CN201210034358.7A CN201210034358A CN102569363B CN 102569363 B CN102569363 B CN 102569363B CN 201210034358 A CN201210034358 A CN 201210034358A CN 102569363 B CN102569363 B CN 102569363B
- Authority
- CN
- China
- Prior art keywords
- metal level
- grid
- buried regions
- drain region
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005641 tunneling Effects 0.000 title claims abstract description 39
- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims description 76
- 239000002184 metal Substances 0.000 claims description 76
- 238000002161 passivation Methods 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 17
- 239000003989 dielectric material Substances 0.000 claims description 11
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000001259 photo etching Methods 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009711 regulatory function Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
Abstract
本发明提供一种耐高压隧穿晶体管及其制备方法，该隧穿晶体管包括：半导体衬底；沟道区，形成在所述半导体衬底中，所述沟道区包括一个或多个STI；第一埋层和第二埋层，形成在所述半导体衬底中且分别位于所述沟道区两侧，所述第一埋层为第一类型非重掺杂，所述第二埋层为第二类型非重掺杂；源区和漏区，形成在所述半导体衬底中且分别位于所述第一埋层和第二埋层上，所述源区为第一类型重掺杂，所述漏区为第二类型重掺杂；栅介质和栅极，所述栅介质形成在所述沟道区的浅沟槽隔离STI之上，所述栅极形成在所述栅介质之上。通过在衬底的有源区设置STI，以增大沟道表面积，其效果相当于增大沟道长度，从而增强隧穿晶体管的耐高电压能力。
Description
技术领域
本发明涉及半导体设计及制造技术领域，特别涉及一种具有高击穿电压的隧穿晶体管及其制备方法。
背景技术
对于MOSFET(金属氧化物半导体场效应晶体管)集成电路，关态泄露电流随着集成电路尺寸的缩小而迅速上升，为降低泄露电流，从而进一步降低器件的功耗，提高器件的耐压能力，与MOSFET具有不同工作原理的隧穿晶体管(TFET)得到了广泛的应用。目前，常规隧穿晶体管的漏极和源极位于半导体衬底的同一个平面，这种结构的隧穿晶体管耐高压能力差，导通电阻大，功耗高。因此，如何提高隧穿晶体管的耐压能力，降低功耗是隧穿晶体管研制过程中亟需解决的技术问题。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是解决了现有的隧穿晶体管耐高压能力差、导通电阻大、功耗高的缺点。
为达到上述目的，本发明一方面提供一种耐高压隧穿晶体管，包括：半导体衬底；沟道区，形成在所述半导体衬底中，所述沟道区包括一个或多个STI(浅沟槽隔离)；第一埋层和第二埋层，形成在所述半导体衬底中且分别位于所述沟道区两侧，所述第一埋层为第一类型非重掺杂，所述第二埋层为第二类型非重掺杂；源区和漏区，形成在所述半导体衬底中且分别位于所述第一埋层和第二埋层上，所述源区为第一类型重掺杂，所述漏区为第二类型重掺杂；栅介质和栅极，所述栅介质形成在所述沟道区的浅沟槽隔离STI之上，所述栅极形成在所述栅介质之上。
在本发明的一个实施例中，所述沟道区的STI内填充有介质材料，例如氧化硅、氮化硅等，所述介质材料对所述沟道区产生应力，以增强沟道区载流子的迁移率，减小沟道的导通电阻。
在本发明的一个实施例中，所述半导体衬底为轻掺杂或本征，能够降低器件的导通电阻，减小大电流下的功耗。
在本发明的一个实施例中，所述源区上形成有源区金属层，所述漏区上形成有漏区金属层。
在本发明的一个实施例中，所述源区金属层和漏区金属层的材料为金属半导体合金。
在本发明的一个实施例中，在所述栅介质和栅极的侧壁上形成有隔离层。
在本发明的一个实施例中，所述源区金属层、漏区金属层和栅极之上形成有钝化层，所述钝化层上具有贯通至所述源区金属层、漏区金属层和栅极的引线孔。
在本发明的一个实施例中，所述钝化层之上形成有引线金属层，所述引线金属层通过所述引线孔与所述源区金属层、漏区金属层和栅极连接。
本发明另一方面提供一种耐高压隧穿晶体管的制备方法，包括以下步骤：S1：提供半导体衬底；S2：在所述半导体衬底中形成一个或多个沟槽；S3：在每个所述沟槽中填充介质材料以形成STI；S4：在所述一个或多个STI之上形成栅堆叠，所述栅堆叠包括栅介质和位于所述栅介质之上的栅极，所述栅堆叠覆盖的所述半导体衬底的区域为沟道区；S5：对所述沟道区的一个外侧进行第一类型非重掺杂以形成第一埋层；S6：对所述沟道区的另一个外侧进行第二类型非重掺杂以形成第二埋层；S7：对所述第一埋层的表面区域进行第一类型重掺杂以形成源区；S8：对所述第二埋层的表面区域进行第二类型重掺杂以形成漏区。
在本发明的一个实施例中，步骤S3中填充的介质材料对所述沟道区产生应力，以增强沟道区载流子的迁移率，减小沟道的导通电阻。所填充的介质材料包括氧化硅、氮化硅等。
在本发明的一个实施例中，在步骤S6之后包括：在栅堆叠侧壁上形成隔离层。
在本发明的一个实施例中，在步骤S8之后包括以下步骤：S9：在所述源区上形成源区金属层，在所述漏区上形成漏区金属层。
在本发明的一个实施例中，在步骤S9之后包括以下步骤：S10：在所述源区金属层、漏区金属层和栅极之上形成钝化层，在所述钝化层上形成贯通至所述源区金属层、漏区金属层和栅极的引线孔；S11：在所述钝化层之上形成引线金属层，所述引线金属层通过所述引线孔与所述源区金属层、漏区金属层和栅极连接。
本发明提供一种耐高压隧穿晶体管及其制备方法，通过在衬底的有源区设置STI，以增大沟道表面积，其效果相当于增大沟道长度，从而增强隧穿晶体管的耐高电压能力。另外，通过在隧穿晶体管的源区和漏区附近形成的掺杂类型相反的非重掺杂区域，提高器件在关态下的耐击穿能力，并且在开态时由于有栅压的作用，表面会形成电子积累或电子反型，故这两个区域不会影响开态特性。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明实施例的耐高压隧穿晶体管的结构示意图；
图2-11为本发明实施例的耐高压隧穿晶体管的制备方法各步骤的结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
图1是本发明实施例的耐高压隧穿晶体管的结构示意图。需说明的是，本发明的耐高压隧穿晶体管可以运用于n型和p型隧穿晶体管，为简便起见，本发明各实施例仅以n型隧穿晶体管为例进行描述，对于p型隧穿晶体管可以参照本发明实施例的n型隧穿晶体管相应改变掺杂类型即可，在此不再赘述。
如图1所示，该耐高压隧穿晶体管包括半导体衬底1，半导体衬底1可以是制备隧穿晶体管的任何半导体衬底，具体可以是但不限于硅、锗硅、锗、砷化镓等半导体材料。在本实施例中，半导体衬底1为n型轻掺杂或本征，能够降低器件的导通电阻，减小大电流下的功耗。
半导体衬底1中形成有沟道区2，沟道区2包括一个或多个STI3，通过在衬底的有源区设置STI，以增大沟道表面积，其效果相当于增大沟道长度，从而增强器件漏端的耐高电压能力。在本发明优选的实施例中，沟道区中的STI3内填充有能够对沟道区产生应力的介质材料，例如氧化硅、氮化硅等。通过在STI3中引入应力材料，可以对n型TFET的沟道区产生张应力，对p型TFET的沟道区产生压应力，以增强沟道区载流子的迁移率，减小沟道区的导通电阻。
在半导体衬底1中、沟道区2的两侧形成有源区7和漏区8，其中，源区7为p型重掺杂，漏区8为n型重掺杂。在半导体衬底1中、沟道区2的两侧靠近源区7和漏区8的位置分别形成有第一埋层60和第二埋层62，在本实施例中，第一埋层60为p型非重掺杂，第二埋层62为n型非重掺杂。通过在隧穿晶体管的源区和漏区附近形成的掺杂类型相反的非重掺杂区域，提高器件在关态下的耐击穿能力，在开态时由于有栅压的作用，表面会形成电子积累或电子反型，这两个区域不会影响开态特性。
在沟道区的STI3之上形成有栅介质4，栅介质4可以是制备晶体管中使用的任何栅介质材料，可以为但不限于高K介质，二氧化硅或具有功函数调节功能的材料，在本实施例中，栅介质4采用能够调节衬底的功函数的功函数调谐层，对于n型衬底，功函数调谐层可以为但不限于HfO2，对于p型衬底，功函数调谐层可以为但不限于Al的化合物。在栅介质4之上形成有栅极5，在本实施例中，栅极5可以为但不限于多晶硅栅极或金属栅极。
在本发明实施例中，在半导体衬底1中，不同的有源区之间形成有隔离沟槽14。源区7上形成有源区金属层70，漏区8上形成有漏区金属层80。源区金属层70和漏区金属层80的材料可以为金属半导体合金或者金属硅化物。栅介质4和栅极5的侧壁上形成有隔离层9，即侧墙。源区金属层70、漏区金属层80和栅极5之上形成有钝化层10，钝化层10上具有贯通至源区金属层70、漏区金属层80和栅极5的引线孔12。钝化层10之上形成有引线金属层13，引线金属层13通过所引线孔12与源区金属层70、漏区金属层80和栅极5连接。
下面结合附图2-11具体描述本发明实施例的n型隧穿晶体管的制备方法，该方法包括以下步骤：
步骤S1：提供半导体衬底1。半导体衬底1可以是制备隧穿晶体管的任何半导体衬底，具体可以是但不限于硅、锗硅、锗、砷化镓等半导体材料。在本实施例中，半导体衬底1为n型轻掺杂或本征，能够降低器件的导通电阻，减小大电流下的功耗。
步骤S2：在半导体衬底1中形成一个或多个沟槽。具体地，可以刻蚀半导体衬底1以形成多个沟槽，如图2所示。
步骤S3：在每个沟槽中填充介质材料以形成STI。在本实施例中，在每个沟槽中填充介质材料，例如氧化硅、氮化硅等，该介质材料一方面起隔离作用，另一方面可以对沟道区引入应力，以增强沟道区载流子的迁移率，减小沟道的导通电阻。填充介质材料的方法可以采用常规的介质淀积方法，例如化学气相淀积(CVD)、物理气相淀积(PVD)、脉冲激光淀积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他方法，然后进行退火，以形成STI。在本实施例中，有源区内的STI和传统的用于隔离不同有源区的STI可以在此步骤中同时形成，即，位于中间的STI为形成在有源区内的STI3，位于两侧的STI为用于隔离不同有源区的隔离沟槽14，如图3所示。
步骤S4：在一个或多个STI3之上形成栅堆叠，栅堆叠包括栅介质4和位于栅介质4之上的栅极5，该栅堆叠覆盖的半导体衬底1的区域为沟道区2。形成栅堆叠的步骤实质上也是定义沟道区的步骤。需指出的是，为简明起见，本发明实施例的附图仅在有源区示出一个STI3作为示例。具体地，在半导体衬底1上淀积栅介质层材料，经过涂布光刻胶、光刻、刻蚀、去胶，形成栅介质4，如图4所示。在本实施例中，栅介质4的材料可以为但不限于二氧化硅或高K介质材料氧化铪。在栅介质4上淀积栅极材料，在本实施例中，栅极材料可以为但不限于多晶硅栅极或金属栅极，然后涂布光刻胶、光刻、刻蚀、去胶，形成栅极5，如图5所示。
步骤S5：对沟道区2的一个外侧进行第一类型非重掺杂以形成第一埋层60。具体地，在器件表面通过光刻形成图案化的掩膜，该掩膜以栅极5为边界线遮蔽沟道区2的一侧(即靠近漏区的区域)，然后对另一侧(即靠近源区的区域)进行离子注入，注入类型为p型，然后退火，形成第一埋层60，第一埋层60为非重掺杂，如图6所示。
步骤S6：对沟道区2的另一个外侧进行第二类型非重掺杂以形成第二埋层62。具体地，在器件表面通过光刻形成图案化的掩膜，该掩膜以栅极5为边界线遮蔽沟道区2的一侧(即靠近源区的区域)，然后对另一侧(即靠近漏区的区域)进行离子注入，注入类型为n型，然后退火，形成第二埋层62，第二埋层62为非重掺杂，如图7所示。
在本实施例中，在步骤S6之后还包括：在栅堆叠侧壁上形成隔离层9，即侧墙。具体地，可以淀积保护介质，干法刻蚀，以在栅堆叠侧壁上形成隔离层9，保护介质可以为二氧化硅或者氮氧化硅，如图8所示。。
步骤S7：对第一埋层60的表面区域进行第一类型重掺杂以形成源区7。具体地，在器件表面通过光刻形成图案化的掩膜，该掩膜以栅极5为边界线遮蔽第二埋层62的表面区域，对第一埋层60的表面区域进行离子注入，注入类型为p型，然后退火，形成源区7，源区7为重掺杂，如图9所示。
步骤S8：对第二埋层62的表面区域进行第二类型重掺杂以形成漏区8。具体地，在器件表面通过光刻形成图案化的掩膜，该掩膜以栅极5为边界线遮蔽第一埋层60的表面区域，对第二埋层62的表面区域进行离子注入，注入类型为n型，然后退火，形成漏区8，漏区8为重掺杂，如图10所示。
在本发明实施例中，在步骤S8之后还包括：步骤S9：在源区7上形成源区金属层70，在漏区8上形成漏区金属层80。源区金属层70和漏区金属层80分别与源区7和漏区8形成欧姆接触，其材料可以为但不限于金属硅化物或金属半导体合金，如图11所示。步骤S10：在源区金属层70、漏区金属层80和栅极5之上形成钝化层10，然后光刻，刻蚀，在钝化层10上形成贯通至源区金属层70、漏区金属层80和栅极5的引线孔12。步骤S11：在钝化层10之上形成引线金属层13，该引线金属层13通过引线孔12与源区金属层70、漏区金属层80和栅极5连接，如图1所示。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
本发明提供一种耐高压隧穿晶体管及其制备方法，通过在衬底的有源区设置STI，以增大沟道表面积，其效果相当于增大沟道长度，从而增强隧穿晶体管的耐高电压能力。另外，通过在隧穿晶体管的源区和漏区附近形成的掺杂类型相反的非重掺杂区域，提高器件在关态下的耐击穿能力，并且在开态时由于有栅压的作用，表面会形成电子积累或电子反型，故这两个区域不会影响开态特性。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
Claims (6)
1.一种耐高压隧穿晶体管，其特征在于，包括：
半导体衬底；
沟道区，形成在所述半导体衬底中，所述沟道区包括多个浅沟槽隔离STI，其中，所述浅沟槽隔离STI内填充有介质材料，所述介质材料对所述沟道区产生应力；
第一埋层和第二埋层，形成在所述半导体衬底中且分别位于所述沟道区两侧，所述第一埋层为第一类型非重掺杂，所述第二埋层为第二类型非重掺杂；
源区和漏区，形成在所述半导体衬底中且分别位于所述第一埋层和第二埋层上，所述源区为第一类型重掺杂，所述漏区为第二类型重掺杂；
栅介质和栅极，所述栅介质形成在所述沟道区的浅沟槽隔离STI之上，所述栅极形成在所述栅介质之上，其中，所述源区上形成有源区金属层，所述漏区上形成有漏区金属层，所述源区金属层和漏区金属层的材料为金属半导体合金，所述源区金属层、漏区金属层和栅极之上形成有钝化层，所述钝化层上具有贯通至所述源区金属层、漏区金属层和栅极的引线孔。
2.如权利要求1所述的耐高压隧穿晶体管，其特征在于，所述半导体衬底为轻掺杂或本征。
3.如权利要求1所述的耐高压隧穿晶体管，其特征在于，在所述栅介质和栅极的侧壁上形成有隔离层。
4.如权利要求1所述的耐高压隧穿晶体管，其特征在于，所述钝化层之上形成有引线金属层，所述引线金属层通过所述引线孔与所述源区金属层、漏区金属层和栅极连接。
5.一种耐高压隧穿晶体管的制备方法，其特征在于，包括以下步骤：
S1：提供半导体衬底；
S2：在所述半导体衬底中形成多个沟槽；
S3：在每个所述沟槽中填充介质材料以形成浅沟槽隔离STI；
S4：在一个或多个浅沟槽隔离STI之上形成栅堆叠，所述栅堆叠包括栅介质和位于所述栅介质之上的栅极，所述栅堆叠覆盖的所述半导体衬底的区域为沟道区，其中，步骤S3填充的介质材料对所述沟道区产生应力；
S5：对所述沟道区的一个外侧进行第一类型非重掺杂以形成第一埋层；
S6：对所述沟道区的另一个外侧进行第二类型非重掺杂以形成第二埋层；
S7：对所述第一埋层的表面区域进行第一类型重掺杂以形成源区；
S8：对所述第二埋层的表面区域进行第二类型重掺杂以形成漏区；
还包括：
S9：在所述源区上形成源区金属层，在所述漏区上形成漏区金属层；
S10：在所述源区金属层、漏区金属层和栅极之上形成钝化层，在所述钝化层上形成贯通至所述源区金属层、漏区金属层和栅极的引线孔；
S11：在所述钝化层之上形成引线金属层，所述引线金属层通过所述引线孔与所述源区金属层、漏区金属层和栅极连接。
6.如权利要求5所述的耐高压隧穿晶体管的制备方法，其特征在于，在步骤S6之后包括：在栅堆叠侧壁上形成隔离层。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210034358.7A CN102569363B (zh) | 2012-02-15 | 2012-02-15 | 一种耐高压隧穿晶体管及其制备方法 |
| US13/641,116 US9059268B2 (en) | 2012-02-15 | 2012-08-21 | Tunneling field effect transistor and method for fabricating the same |
| PCT/CN2012/080408 WO2013120344A1 (zh) | 2012-02-15 | 2012-08-21 | 隧穿场效应晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210034358.7A CN102569363B (zh) | 2012-02-15 | 2012-02-15 | 一种耐高压隧穿晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102569363A CN102569363A (zh) | 2012-07-11 |
| CN102569363B true CN102569363B (zh) | 2016-03-23 |
Family
ID=46414345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210034358.7A Active CN102569363B (zh) | 2012-02-15 | 2012-02-15 | 一种耐高压隧穿晶体管及其制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102569363B (zh) |
| WO (1) | WO2013120344A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102569363B (zh) * | 2012-02-15 | 2016-03-23 | 清华大学 | 一种耐高压隧穿晶体管及其制备方法 |
| FR3011678B1 (fr) * | 2013-10-07 | 2017-01-27 | St Microelectronics Crolles 2 Sas | Procede de relaxation des contraites mecaniques transversales dans la region active d'un transistor mos, et circuit integre correspondant |
| WO2018094711A1 (zh) * | 2016-11-26 | 2018-05-31 | 华为技术有限公司 | 隧穿场效应晶体管及其制作方法 |
| CN108470713A (zh) * | 2018-03-29 | 2018-08-31 | 上海华力集成电路制造有限公司 | 接触孔的制造方法 |
| CN110739313B (zh) * | 2018-07-19 | 2022-07-19 | 合肥晶合集成电路股份有限公司 | 一种非易失性存储器单元、阵列及制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1387263A (zh) * | 2002-06-28 | 2002-12-25 | 清华大学 | 快闪存储单元及其制造方法 |
| CN101236986A (zh) * | 2007-02-02 | 2008-08-06 | 三星电子株式会社 | 高压晶体管及其制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051022A (ja) * | 2003-07-28 | 2005-02-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| WO2005124874A1 (en) * | 2004-06-15 | 2005-12-29 | Koninklijke Philips Electronics N.V. | Non-volatile memory with erase gate on isolation zones |
| US20060091490A1 (en) * | 2004-11-03 | 2006-05-04 | Hung-Wei Chen | Self-aligned gated p-i-n diode for ultra-fast switching |
| US7834345B2 (en) * | 2008-09-05 | 2010-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tunnel field-effect transistors with superlattice channels |
| US8405121B2 (en) * | 2009-02-12 | 2013-03-26 | Infineon Technologies Ag | Semiconductor devices |
| US9577079B2 (en) * | 2009-12-17 | 2017-02-21 | Infineon Technologies Ag | Tunnel field effect transistors |
| CN102569363B (zh) * | 2012-02-15 | 2016-03-23 | 清华大学 | 一种耐高压隧穿晶体管及其制备方法 |
-
2012
- 2012-02-15 CN CN201210034358.7A patent/CN102569363B/zh active Active
- 2012-08-21 WO PCT/CN2012/080408 patent/WO2013120344A1/zh active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1387263A (zh) * | 2002-06-28 | 2002-12-25 | 清华大学 | 快闪存储单元及其制造方法 |
| CN101236986A (zh) * | 2007-02-02 | 2008-08-06 | 三星电子株式会社 | 高压晶体管及其制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| 《隧穿晶体管及其在存储器中的应用》;臧松干;《复旦大学硕士学位论文》;20120115;5-7 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102569363A (zh) | 2012-07-11 |
| WO2013120344A1 (zh) | 2013-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9293376B2 (en) | Apparatus and method for power MOS transistor | |
| CN105304715B (zh) | FinFET及其制造方法 | |
| CN103887342B (zh) | 沟槽mosfet及其制作方法 | |
| US9159786B2 (en) | Dual gate lateral MOSFET | |
| US9583625B2 (en) | Fin structures and multi-Vt scheme based on tapered fin and method to form | |
| US9876106B2 (en) | Trench power transistor structure and manufacturing method thereof | |
| US20140159144A1 (en) | Trench gate mosfet and method of forming the same | |
| CN102569363B (zh) | 一种耐高压隧穿晶体管及其制备方法 | |
| CN104517847B (zh) | 无结晶体管及其形成方法 | |
| CN102593180B (zh) | 具有异质栅介质的隧穿晶体管及其形成方法 | |
| TWI488309B (zh) | 溝渠式閘極金氧半場效電晶體及其製造方法 | |
| US20200273956A1 (en) | Transistor Device with a Field Electrode that Includes Two Layers | |
| US9324817B2 (en) | Method for forming a transistor device having a field electrode | |
| CN102610647B (zh) | 具有异质栅介质的隧穿晶体管及其形成方法 | |
| US10290712B1 (en) | LDMOS finFET structures with shallow trench isolation inside the fin | |
| CN104425520A (zh) | 半导体器件及形成方法 | |
| CN102544104A (zh) | 一种耐高压的隧穿晶体管及其制备方法 | |
| CN105489498A (zh) | 超结半导体器件及其制造方法 | |
| US9059268B2 (en) | Tunneling field effect transistor and method for fabricating the same | |
| US9450085B2 (en) | Semiconductor device and method for producing a semiconductor device | |
| CN104332406A (zh) | 半导体器件及其制造方法 | |
| US9048312B2 (en) | Semiconductor device and method for forming the same | |
| TWI517402B (zh) | 半導體裝置及其製造方法 | |
| CN112993013A (zh) | 一种碳化硅闸沟槽式功率半导体器件及其制作方法 | |
| US20150145026A1 (en) | Semiconductor device and method for forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |