CN112993013A - 一种碳化硅闸沟槽式功率半导体器件及其制作方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，具体公开了一种碳化硅闸沟槽式功率半导体器件，其中，包括：基底和外延层；形成在外延层上表面的介电质层和铝金属层；形成在外延层本体外侧的闸极氧化层和闸极多晶硅层；依次形成在外延层本体内的P‑掺杂区、N+掺杂区和P+掺杂区，P+掺杂区和N+掺杂区均位于P‑掺杂区内，N+掺杂区的横截面形成朝向外延层的上表面的折弯状，P+掺杂区包覆N+掺杂区平行于外延层上表面的部分区域；P+掺杂区铝金属层接触，N+掺杂区分别与闸极氧化层、铝金属层以及介电质层接触，P‑掺杂区与闸极氧化层接触。本发明还公开了一种碳化硅闸沟槽式功率半导体器件的制作方法。本发明提供的碳化硅闸沟槽式功率半导体器件能够增强器件的雪崩崩溃能力。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种碳化硅闸沟槽式功率半导体器件及一种碳化硅闸沟槽式功率半导体器件的制作方法。
背景技术
对功率金属氧化物半导体（MOSFET）器件而言，如何在应用时降低器件的导通损失（Conductive Loss）及切换损失（Switching Loss）一直是追求的重点，近年来为了解决这个问题，第三代半导体碳化硅（SiC）及氮化镓（GaN）陆续被开发出来，以应付目前产品耐高压、高电流及高速应用的需求。对于半导体产品其耐高压、高电流等特性具体体现在器件的雪崩崩溃能力上。
因此，对于半导体器件，如何能够提升其雪崩崩溃能力成为本领域技术人员亟待解决的技术问题。
发明内容
本发明提供了一种碳化硅闸沟槽式功率半导体器件及一种碳化硅闸沟槽式功率半导体器件的制作方法，解决相关技术中存在的器件雪崩崩溃能力差的问题。
作为本发明的第一个方面，提供一种碳化硅闸沟槽式功率半导体器件，其中，包括：
基底和外延层；
形成在所述外延层上表面的介电质层和铝金属层，所述介电质层环绕所述铝金属层设置，且所述铝金属层分别包覆所述介电质层的上表面和内侧面；
形成在所述外延层本体外侧的闸极氧化层和闸极多晶硅层，所述闸极氧化层位于所述闸极多晶硅层和所述外延层之间，所述闸极氧化层和所述闸极多晶硅层环绕所述外延层的侧面设置；
依次形成在所述外延层本体内的P-掺杂区、N+掺杂区和P+掺杂区，所述P+掺杂区和N+掺杂区均位于所述P-掺杂区内，所述N+掺杂区的横截面形成朝向所述外延层的上表面的折弯状，所述P+掺杂区包覆所述N+掺杂区平行于所述外延层上表面的部分区域；
所述P+掺杂区与所述外延层上表面上的所述铝金属层接触，所述N+掺杂区分别与所述闸极氧化层、部分所述铝金属层以及部分所述介电质层接触，所述P-掺杂区与所述闸极氧化层接触。
进一步地，所述N+掺杂区包括与所述外延层上表面平行的第一N+区和与所述外延层上表面垂直的第二N+区，所述P+掺杂区包覆所述第一N+区的部分区域。
进一步地，所述P+掺杂区的横截面宽度不小于与所述外延层上表面接触的铝金属层的宽度，且不大于横截面上两个第二N+区之间的距离。
进一步地，所述P+掺杂区的深度不大于所述第二N+区的深度。
进一步地，所述外延层的制作材料包括碳化硅，且所述碳化硅的浓度在2.5*1015cm-3~8.0*1015cm-3之间。
进一步地，所述P-掺杂区的制作材料和所述P+掺杂区的制作材料均包括铝，所述P-掺杂区内的铝的浓度在1.0*1012cm-2~8.0*1014cm-2之间，所述P+掺杂区内的铝的浓度在1.0*1014cm-2~8.0*1015cm-2之间，所述N+掺杂区的制作材料包括磷，所述磷的浓度在1.0*1014cm-2~8.0*1015cm-2之间。
进一步地，所述闸极氧化层的厚度在0.02μm ~ 0.05μm之间，所述闸极多晶硅层的浓度在1.0*1014cm-2~6.0*1014cm-2之间。
作为本发明的另一个方面，提供一种碳化硅闸沟槽式功率半导体器件的制作方法，用于制作前文所述的碳化硅闸沟槽式功率半导体器件，其中，包括：
提供基底；
在所述基底上形成外延层；
在所述外延层上表面进行第一次光刻形成位于所述外延层内的P-掺杂区；
在所述外延层上表面沉积第一次氧化硅后进行第二次光刻形成N+掺杂区中的第一N+区；
在所述外延层表面沉积第二次氧化硅，进行离子刻蚀后形成氧化硅侧壁残余层；
在所述外延层内进行第二次磷掺杂得到N+掺杂区中的第二N+区，所述N+掺杂区包括第一N+区和第二N+区，所述N+掺杂区的横截面形成朝向所述外延层的上表面的折弯状；
在所述外延层上表面以湿刻蚀方式将氧化硅去除形成平面；
在所述外延层上表面进行光刻形成位于所述外延层内的P+掺杂区，所述P+掺杂区包覆所述第一N+区的部分区域；
在所述外延层的侧面经由沟槽刻蚀后再氧化形成闸极氧化层后注入闸极多晶硅层；
在所述外延层的上表面留下经光刻后沉积的部分介电质层；
在所述外延层上表面以及所述介电质层上表面形成铝金属层。
本发明提供的碳化硅闸沟槽式功率半导体器件，通过将N+掺杂区设置成朝向外延层上表面的折弯状，与图1中现有技术的N+掺杂区相比，相对增加了P+掺杂区对N+掺杂区的包覆性，从而可以提高器件的雪崩崩溃能力。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。
图1为现有技术的功率半导体器件结构示意图。
图2为本发明提供的碳化硅闸沟槽式功率半导体器件的结构示意图。
图3为本发明提供的碳化硅闸沟槽式功率半导体器件制作过程中形成P-掺杂区后的结构示意图。
图4为本发明提供的碳化硅闸沟槽式功率半导体器件制作过程中形成第一N+掺杂区后的结构示意图。
图5为本发明提供的碳化硅闸沟槽式功率半导体器件制作过程中沉积氧化硅Y后的结构示意图。
图6为本发明提供的碳化硅闸沟槽式功率半导体器件制作过程中形成氧化硅侧壁残余层后的结构示意图。
图7为本发明提供的碳化硅闸沟槽式功率半导体器件制作过程中形成第二N+掺杂区后的结构示意图。
图8为本发明提供的碳化硅闸沟槽式功率半导体器件制作过程中形成P+掺杂区域、闸极氧化层和闸极多晶硅层后的结构示意图。
图9为本发明提供的碳化硅闸沟槽式功率半导体器件制作过程中形成部分介电质后的结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实施例中提供了一种碳化硅闸沟槽式功率半导体器件，图2是根据本发明实施例提供的碳化硅闸沟槽式功率半导体器件的结构示意图，如图2所示，包括：
基底（图中未显示）和外延层1；
形成在所述外延层1上表面的介电质层7和铝金属层8，所述介电质层7环绕所述铝金属层8设置，且所述铝金属层8分别包覆所述介电质层7的上表面和内侧面；
形成在所述外延层1本体外侧的闸极氧化层5和闸极多晶硅层6，所述闸极氧化层5位于所述闸极多晶硅层6和所述外延层1之间，所述闸极氧化层5和所述闸极多晶硅层6环绕所述外延层1的侧面设置；
依次形成在所述外延层1本体内的P-掺杂区2、N+掺杂区3和P+掺杂区4，所述P+掺杂区4和N+掺杂区3均位于所述P-掺杂区2内，所述N+掺杂区3的横截面形成朝向所述外延层1的上表面的折弯状，所述P+掺杂区4包覆所述N+掺杂区3平行于所述外延层1上表面的部分区域；
所述P+掺杂区4与所述外延层1上表面上的所述铝金属层8接触，所述N+掺杂区3分别与所述闸极氧化层5、部分所述铝金属层8以及部分所述介电质层7接触，所述P-掺杂区2与所述闸极氧化层5接触。
本发明实施例提供的碳化硅闸沟槽式功率半导体器件，通过将N+掺杂区设置成朝向外延层上表面的折弯状，与图1中现有技术的N+掺杂区相比，相对增加了P+掺杂区对N+掺杂区的包覆性，从而可以提高器件的雪崩崩溃能力。
具体地，如图2所示，所述N+掺杂区3包括与所述外延层1上表面平行的第一N+区31和与所述外延层1上表面垂直的第二N+区32，所述P+掺杂区4包覆所述第一N+区31的部分区域。
如图2所示，可以理解的是，为了能够增加P+掺杂区对N+掺杂区3的包覆性，在本发明实施例中，通过将N+掺杂区3设置成折弯状，也就是设置成图2所示的横折弯状结构，该结构与图1所示的现有技术相比，明显增加了P+掺杂区的包覆性，且由于设置成图2所示的折弯状后，P+掺杂区的宽度可以适当加宽，也不会使得P+掺杂区与闸极氧化层5距离B很近，因而可以更进一步增加P+掺杂区的包覆性。
此处需要说明的是，由于现有技术中图1所示的结构，为了维持基本的雪崩能力，P+掺杂区需包覆N+掺杂区，即P+掺杂区的深度会低于N+掺杂区，对P+掺杂区的宽度不能继续加宽是因为，加宽后P+掺杂区与闸极氧化层距离C变小，会对器件的临界电压产生影响，而在本发明实施例中，由于P+掺杂区4的深度不大于第二N+区32，且第二N+区32的存在会起到隔离作用，因而即使P+掺杂区的宽度增加，也不会对器件的临界电压产生影响。另外，本发明实施例的改进之处还不会影响到通道距离A的变化，因而也不会影响到器件的其他特性。
具体地，在本发明实施例中，所述P+掺杂区4的横截面宽度不小于与所述外延层1上表面接触的铝金属层8的宽度，且不大于横截面上两个第二N+区32之间的距离。
具体地，所述外延层1的制作材料包括碳化硅，且所述碳化硅的浓度在2.5*1015cm-3~8.0*1015cm-3之间，其崩溃电压约在1200V到1700V之间。
具体地，所述P-掺杂区的制作材料和所述P+掺杂区的制作材料均包括铝，所述P-掺杂区内的铝的浓度在1.0*1012cm-2~8.0*1014cm-2之间，所述P+掺杂区内的铝的浓度在1.0*1014cm-2~8.0*1015cm-2之间，所述N+掺杂区的制作材料包括磷，所述磷的浓度在1.0*1014cm-2~8.0*1015cm-2之间。
需要说明的是，在所述P-掺杂区2内，以铝分2~4次掺杂而成，能量在150KeV ~500KeV之间；在所述P+掺杂区4内，同样以铝分2~4次掺杂而成，能量在40KeV ~ 60KeV之间，且掺杂角度为7度；在所述N+掺杂区3内，以磷分1~3次掺杂而成，能量在40KeV ~ 150KeV之间。
具体地，所述闸极氧化层的厚度在0.02μm ~ 0.05μm之间，所述闸极多晶硅层的浓度在1.0*1014cm-2~6.0*1014cm-2之间。
作为本发明的另一实施例，提供一种碳化硅闸沟槽式功率半导体器件的制作方法，用于制作前文所述的碳化硅闸沟槽式功率半导体器件，其中，如图2至图9所示，包括：
提供基底（图中未显示）；
在所述基底上形成外延层1；
在所述外延层1上表面进行第一次光刻形成位于所述外延层1内的P-掺杂区2，如图3所示；
在所述外延层1上表面沉积第一次氧化硅X后进行第二次光刻形成第一N+区31，如图4所示结构，在形成第一N+区时需要留下厚度约为1.0μm~2.5μm的氧化硅；
在所述外延层1表面沉积第二次氧化硅Y，如图5所示，第二次氧化硅Y的厚度约为1.0μm~2.0μm，进行离子刻蚀后形成氧化硅侧壁残余层（Spacer Layer），如图6所示；
在所述外延层1内进行第二次磷掺杂得到N+掺杂区3中的第二N+区32，所述N+掺杂区3包括第一N+区31和第二N+区32，所述N+掺杂区3的横截面形成朝向所述外延层的上表面的折弯状，如图7所示；
在所述外延层1上表面以湿刻蚀方式将氧化硅去除形成平面；
在所述外延层1上表面进行光刻形成位于所述外延层内的P+掺杂区4，所述P+掺杂区4包覆所述第一N+区31的部分区域，如图8所示；
在所述外延层1的侧面经由沟槽刻蚀后再氧化形成闸极氧化层5后注入闸极多晶硅层6；
如图8所示，将外延层1上表面的氮化硅刻蚀后，以干氧化方式形成闸极氧化层5，并注入多晶硅形成闸极多晶硅层6。
在所述外延层1的上表面留下经光刻后沉积的部分介电质层7，如图9所示；
在所述外延层1上表面以及所述介电质层7上表面形成铝金属层8，如图2所示。
综上，本发明实施例提供的碳化硅闸沟槽式功率半导体器件的制作方法，通过将N+掺杂区设置成朝向外延层上表面的折弯状，与图1中现有技术的N+掺杂区相比，减小了整体N+掺杂的区域，相对增加了P+掺杂区对N+掺杂区的包覆性，从而可以提高器件的雪崩崩溃能力，且不会改变器件的其他特性。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (8)
1.一种碳化硅闸沟槽式功率半导体器件，其特征在于，包括：
基底和外延层；
形成在所述外延层上表面的介电质层和铝金属层，所述介电质层环绕所述铝金属层设置，且所述铝金属层分别包覆所述介电质层的上表面和内侧面；
形成在所述外延层本体外侧的闸极氧化层和闸极多晶硅层，所述闸极氧化层位于所述闸极多晶硅层和所述外延层之间，所述闸极氧化层和所述闸极多晶硅层环绕所述外延层的侧面设置；
依次形成在所述外延层本体内的P-掺杂区、N+掺杂区和P+掺杂区，所述P+掺杂区和N+掺杂区均位于所述P-掺杂区内，所述N+掺杂区的横截面形成朝向所述外延层的上表面的折弯状，所述P+掺杂区包覆所述N+掺杂区平行于所述外延层上表面的部分区域；
所述P+掺杂区与所述外延层上表面上的所述铝金属层接触，所述N+掺杂区分别与所述闸极氧化层、部分所述铝金属层以及部分所述介电质层接触，所述P-掺杂区与所述闸极氧化层接触。
2.根据权利要求1所述的碳化硅闸沟槽式功率半导体器件，其特征在于，所述N+掺杂区包括与所述外延层上表面平行的第一N+区和与所述外延层上表面垂直的第二N+区，所述P+掺杂区包覆所述第一N+区的部分区域。
3.根据权利要求2所述的碳化硅闸沟槽式功率半导体器件，其特征在于，所述P+掺杂区的横截面宽度不小于与所述外延层上表面接触的铝金属层的宽度，且不大于横截面上两个第二N+区之间的距离。
4.根据权利要求2所述的碳化硅闸沟槽式功率半导体器件，其特征在于，所述P+掺杂区的深度不大于所述第二N+区的深度。
5.根据权利要求1所述的碳化硅闸沟槽式功率半导体器件，其特征在于，所述外延层的制作材料包括碳化硅，且所述碳化硅的浓度在2.5*1015cm-3~8.0*1015cm-3之间。
6.根据权利要求1所述的碳化硅闸沟槽式功率半导体器件，其特征在于，所述P-掺杂区的制作材料和所述P+掺杂区的制作材料均包括铝，所述P-掺杂区内的铝的浓度在1.0*1012cm-2~8.0*1014cm-2之间，所述P+掺杂区内的铝的浓度在1.0*1014cm-2~8.0*1015cm-2之间，所述N+掺杂区的制作材料包括磷，所述磷的浓度在1.0*1014cm-2~8.0*1015cm-2之间。
7.根据权利要求1所述的碳化硅闸沟槽式功率半导体器件，其特征在于，所述闸极氧化层的厚度在0.02μm ~ 0.05μm之间，所述闸极多晶硅层的浓度在1.0*1014cm-2~6.0*1014cm-2之间。
8.一种碳化硅闸沟槽式功率半导体器件的制作方法，用于制作权利要求1至7中任意一项所述的碳化硅闸沟槽式功率半导体器件，其特征在于，包括：
提供基底；
在所述基底上形成外延层；
在所述外延层上表面进行第一次光刻形成位于所述外延层内的P-掺杂区；
在所述外延层上表面沉积第一次氧化硅后进行第二次光刻形成N+掺杂区中的第一N+区；
在所述外延层表面沉积第二次氧化硅，进行离子刻蚀后形成氧化硅侧壁残余层；
在所述外延层内进行第二次磷掺杂得到N+掺杂区中的第二N+区，所述N+掺杂区包括第一N+区和第二N+区，所述N+掺杂区的横截面形成朝向所述外延层的上表面的折弯状；
在所述外延层上表面以湿刻蚀方式将氧化硅去除形成平面；
在所述外延层上表面进行光刻形成位于所述外延层内的P+掺杂区，所述P+掺杂区包覆所述第一N+区的部分区域；
在所述外延层的侧面经由沟槽刻蚀后再氧化形成闸极氧化层后注入闸极多晶硅层；
在所述外延层的上表面留下经光刻后沉积的部分介电质层；
在所述外延层上表面以及所述介电质层上表面形成铝金属层。
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|---|---|---|---|---|
| CN114784099A (zh) * | 2022-06-21 | 2022-07-22 | 南京融芯微电子有限公司 | 一种mosfet电流路径优化结构及其制备方法 |
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2021
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