CN110993683A - 一种功率半导体器件及其制作方法 - Google Patents
一种功率半导体器件及其制作方法 Download PDFInfo
- Publication number
- CN110993683A CN110993683A CN201911305486.9A CN201911305486A CN110993683A CN 110993683 A CN110993683 A CN 110993683A CN 201911305486 A CN201911305486 A CN 201911305486A CN 110993683 A CN110993683 A CN 110993683A
- Authority
- CN
- China
- Prior art keywords
- type
- semiconductor device
- metal
- region
- power semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 125
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 210000000746 body region Anatomy 0.000 claims abstract description 32
- 230000001413 cellular effect Effects 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 12
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 15
- 230000005684 electric field Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及半导体技术领域，具体公开了一种功率半导体器件，包括半导体基板，半导体基板被划分为元胞区和终端保护区，元胞区位于半导体基板的中心区，其中，半导体基板包括第一导电类型衬底和第一导电类型外延层；位于元胞区的第二导电类型体区内设置有第一类沟槽；位于终端保护区的第二导电类型体区内设置有至少一根第二类沟槽；第二类沟槽的上方设置有金属场板，金属场板位于终端保护区内，且从靠近元胞区的第二类沟槽开始并沿着远离元胞区的方向延伸，金属场板至少覆盖一根第二类沟槽。本发明还公开了一种功率半导体器件的制作方法。本发明提供的功率半导体器件能够提高功率半导体器件的耐压，提高功率半导体器件的可靠性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种功率半导体器件及功率半导体器件的制作方法。
背景技术
如图11所示，为传统沟槽MOSFET结构的结构示意图。如图11所示，沟槽MOSFET结构包括元胞区和终端保护区，元胞区位于器件的中心区。图13显示了器件承受耐压时的击穿点，所示击穿点位于最靠近元胞区的第二类沟槽的靠近元胞区的一侧，该击穿点极其靠近栅氧层，并且该位置电场极高，这种击穿情形容易导致栅氧层的损伤，导致器件耐压下降。
发明内容
本发明提供了一种功率半导体器件及功率半导体器件的制作方法，解决相关技术中存在的器件耐压下降的问题。
作为本发明的第一个方面，提供一种功率半导体器件，包括半导体基板，所述半导体基板被划分为元胞区和终端保护区，所述元胞区位于所述半导体基板的中心区，所述终端保护区位于所述元胞区的外圈且环绕所述元胞区设置，其中，所述半导体基板包括第一导电类型衬底和位于所述第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的表面设置有第二导电类型体区；
位于所述元胞区的所述第二导电类型体区内设置有第一类沟槽，所述第一类沟槽的沟槽底部伸入所述第一类导电类型外延层内；
位于所述终端保护区的所述第二导电类型体区内设置有至少一根第二类沟槽，所述第二类沟槽的沟槽底部伸入所述第一导电类型外延层内；
所述第二类沟槽的上方设置有金属场板，所述金属场板位于所述终端保护区内，且从靠近所述元胞区的所述第二类沟槽开始并沿着远离所述元胞区的方向延伸，所述金属场板至少覆盖一根所述第二类沟槽。
进一步地，所述终端保护区内设置栅极金属，所述栅极金属与所述金属场板同层设置，所述金属场板连接源极电位。
进一步地，所述终端保护区内设置栅极金属，所述栅极金属与所述金属场板同层设置，所述金属场板连接栅极金属，且所述金属场板与所述栅极金属连接为一体。
进一步地，所述第一类沟槽和所述第二类沟槽的侧壁和底壁均形成有栅氧层，所述第一类沟槽和所述第二类沟槽的内部均设置导电多晶硅，所述第一类沟槽内的所述导电多晶硅连接栅极电位，所述第二类沟槽内的所述导电多晶硅浮空设置。
进一步地，位于所述元胞区的所述第二导电类型体区的表面设置有第一导电类型源区，位于所述元胞区以及所述终端保护区的所述第二导电类型体区的表面均设置有绝缘介质层，位于所述元胞区的绝缘介质层表面设置有源极金属，位于所述终端保护区的绝缘介质层表面设置有所述金属场板；
所述源极金属通过所述绝缘介质层上的通孔与所述第二导电类型体区以及所述第一导电类型源区接触；
位于终端保护区上的所述源极金属通过所述绝缘介质层上的通孔与所述第二导电类型体区接触。
进一步地，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。
作为本发明的另一个方面，提供一种功率半导体器件的制作方法，其中，包括：
提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；
在所述第一导电类型外延层上选择性刻蚀沟槽，形成第一类沟槽和第二类沟槽；
热生长形成栅氧层；
在所述栅氧层上淀积导电多晶硅，并刻蚀保留所述第一类沟槽和所述第二类沟槽内的导电多晶硅；
注入第二导电类型杂质并热退火，形成第二导电类型体区；
选择性注入第一导电类型杂质并激活，形成第一导电类型源区；
淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，并注入第二导电类型杂质；
淀积金属并选择性刻蚀金属，形成源极金属和金属场板。
进一步地，所述金属场板连接源极电位，并形成栅极金属；或者，
所述金属场板连接栅极金属，且所述金属场板与所述栅极金属连接为一体。
通过上述功率半导体器件，在第二类沟槽的上方设置金属场板，该金属场板能够明显抑制第二类沟槽内的浮空多晶硅的电势的变化，从而降低第二类沟槽侧壁的电场，防止击穿点出现在沟槽侧壁，进而能够提高功率半导体器件的耐压，提高功率半导体器件的可靠性。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为本发明提供的功率半导体器件的形成外延层的结构示意图。
图2为本发明提供的功率半导体器件的形成第一类沟槽和第二类沟槽的结构示意图。
图3为本发明提供的功率半导体器件的形成栅氧层的结构示意图。
图4为本发明提供的功率半导体器件的淀积导电多晶硅后的结构示意图。
图5为本发明提供的功率半导体器件的刻蚀导电多晶硅，形成所述第一类沟槽和第二类沟槽内的导电多晶硅的结构示意图。
图6为本发明提供的功率半导体器件的注入第二导电类型杂质并热退火，形成第二导电类型体区的结构示意图。
图7为本发明提供的功率半导体器件的选择性注入第一导电类型杂质并激活，形成第一导电类型源区的结构示意图。
图8为本发明提供的功率半导体器件的淀积绝缘介质层的结构示意图。
图9为本发明提供的功率半导体器件的在绝缘介质层上选择性刻蚀出通孔，并注入第二导电类型杂质的结构示意图。
图10为发明提供的功率半导体器件的淀积金属并选择性刻蚀金属，形成源极金属、栅极金属和金属场板的结构示意图。
图11为传统功率器件的结构示意图。
图12为本发明提供的功率半导体器件的在击穿时的击穿点位置示意图。
图13为传统功率器件在击穿时的击穿点位置示意图。
图14为本发明提供的功率半导体器件的栅极金属用作金属场板的结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实施例中提供了一种功率半导体器件，图10和图14是根据本发明实施例提供的功率半导体器件的结构示意图，如图10和图14所示，包括：
包括半导体基板，所述半导体基板被划分为元胞区01和终端保护区02，所述元胞区01位于所述半导体基板的中心区，所述终端保护区02位于所述元胞区01的外圈且环绕所述元胞区01设置，其中，所述半导体基板包括第一导电类型衬底1和位于所述第一导电类型衬底1上的第一导电类型外延层2，所述第一导电类型外延层2的表面设置有第二导电类型体区3；
位于所述元胞区01的所述第二导电类型体区3内设置有第一类沟槽4，所述第一类沟槽4的沟槽底部伸入所述第一类导电类型外延层2内；
位于所述终端保护区02的所述第二导电类型体区3内设置有至少一根第二类沟槽5，所述第二类沟槽5的沟槽底部伸入所述第一导电类型外延层2内；
所述第二类沟槽5的上方设置有金属场板12，所述金属场板12位于所述终端保护区02内，且从靠近所述元胞区01的所述第二类沟槽5开始并沿着远离所述元胞区01的方向延伸，所述金属场板12至少覆盖一根所述第二类沟槽5。
通过上述功率半导体器件，在第二类沟槽的上方设置金属场板，该金属场板能够明显抑制第二类沟槽内的浮空多晶硅的电势的变化，从而降低第二类沟槽侧壁的电场，防止击穿点出现在沟槽侧壁，进而能够提高功率半导体器件的耐压，提高功率半导体器件的可靠性。
作为金属场板12的一种具体地实施方式，如图10所示，所述终端保护区02内设置栅极金属11，所述栅极金属11与所述金属场板12同层设置，所述金属场板12连接源极电位。
由图10可以看出，在终端保护区02内，第二类沟槽5上方设有金属场板12，所述金属场板12覆盖了从最靠近元胞区01的第二类沟槽5开始的至少一根第二类沟槽5。
通过将金属场板12连接源极电位，能够在提高功率半导体器件的耐压的同时具有高稳定性的优势。
作为金属场板12的另一种具体地实施方式，如图14所示，所述终端保护区02内设置栅极金属11，所述栅极金属11与所述金属场板12同层设置，所述金属场板12连接栅极金属11，且所述金属场板12与所述栅极金属11连接为一体。
由图14可以看出，在终端保护区02内，第二类沟槽5上方设有栅极金属11，所述栅极金属11覆盖了从最靠近元胞区01的第二类沟槽5开始的至少一根第二类沟槽5。
通过将栅极金属11直接覆盖在第二类沟槽5的上方，实现金属场板，可以在工艺上可以方便的提高功率半导体器件的耐压。
具体地，如图10和图14所示，所述第一类沟槽4和所述第二类沟槽5的侧壁和底壁均形成有栅氧层6，所述第一类沟槽4和所述第二类沟槽5的内部均设置导电多晶硅7，所述第一类沟槽4内的所述导电多晶硅7连接栅极电位，所述第二类沟槽5内的所述导电多晶硅7浮空设置。
应当理解的是，此处“浮空设置”的含义为不连接任何电位，即第二类沟槽5内的导电多晶硅不连接任何电位。
具体地，位于所述元胞区01的所述第二导电类型体区3的表面设置有第一导电类型源区8，位于所述元胞区01以及所述终端保护区02的所述第二导电类型体区3的表面均设置有绝缘介质层9，位于所述元胞区01的绝缘介质层9表面设置有源极金属10，位于所述终端保护区02的绝缘介质层9表面设置有所述金属场板12；
所述源极金属10通过所述绝缘介质层9上的通孔与所述第二导电类型体区3以及所述第一导电类型源区8接触；
位于终端保护区02上的所述源极金属10通过所述绝缘介质层9上的通孔与所述第二导电类型体区3接触。
优选地，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。
需要说明的是，本发明实施例均以功率半导体器件为N型功率半导体器件为例进行说明的。
下面结合图10对本发明实施例提供的功率半导体器件的一种实施方式结构进行整体说明。
功率半导体器件包括半导体基板，所述半导体基板被划分为元胞区01和终端保护区02，所述元胞区01位于所述半导体基板的中心区，所述终端保护区02位于所述元胞区01的外圈且环绕所述元胞区01设置，所述半导体基板包括N型衬底1和位于所述N型衬底上的N型外延层2，所述N型外延层2的表面设置有P型体区3，位于所述N型外延层2的表面均设置有绝缘介质层9；
位于所述元胞区01的所述P型体区3内设置有第一类沟槽4，所述第一类沟槽4的沟槽底部伸入所述N型外延层2内，位于所述终端保护区02的所述P型体区3内设置有至少一根第二类沟槽5，所述第二类沟槽5的沟槽底部伸入所述N型外延层2内，所述第一类沟槽4和所述第二类沟槽5的底壁和侧壁上均形成有栅氧层6，所述第一类沟槽4和所述第二类沟槽5内均设置有导电多晶硅7，所述第一类沟槽4内的导电多晶硅7连接栅极电位，所述第二类沟槽5内的导电多晶硅7浮空设置。
位于所述元胞区01的所述P体区3的表面设置有N型源区8，位于所述元胞区01的绝缘介质层9表面设置有源极金属10，所述源极金属10通过所述绝缘介质层9上的通孔与所述P型体区3以及所述N型源区8接触，位于所述元胞区01与终端保护区02之间的区域，所述源极金属10通过所述绝缘介质层9上的通孔与所述P型体区3接触，并且在所述源极金属10外侧设有栅极金属11。其中，在终端保护区02内，第二类沟槽5上方设有金属场板12，所述金属场板12覆盖了从最靠近元胞区01的第二类沟槽5开始的至少一根第二类沟槽5。所述金属场板12接源极电位。
下面结合图14对本发明实施例提供的功率半导体器件的另一种实施方式结构进行整体说明。
功率半导体器件包括半导体基板，所述半导体基板被划分为元胞区01和终端保护区02，所述元胞区01位于所述半导体基板的中心区，所述终端保护区02位于所述元胞区01的外圈且环绕所述元胞区01设置，所述半导体基板包括N型衬底1和位于所述N型衬底上的N型外延层2，所述N型外延层2的表面设置有P型体区3，位于所述N型外延层2的表面均设置有绝缘介质层9；
位于所述元胞区01的所述P型体区3内设置有第一类沟槽4，所述第一类沟槽4的沟槽底部伸入所述N型外延层2内，位于所述终端保护区02的所述P型体区3内设置有至少一根第二类沟槽5，所述第二类沟槽5的沟槽底部伸入所述N型外延层2内，所述第一类沟槽4和所述第二类沟槽5的底壁和侧壁上均形成有栅氧层6，所述第一类沟槽4和所述第二类沟槽5内均设置有导电多晶硅7，所述第一类沟槽4内的导电多晶硅7连接栅极电位，所述第二类沟槽5内的导电多晶硅7浮空设置。
位于所述元胞区01的所述P体区3的表面设置有N型源区8，位于所述元胞区01的绝缘介质层9表面设置有源极金属10，所述源极金属10通过所述绝缘介质层9上的通孔与所述P型体区3以及所述N型源区8接触，位于所述元胞区01与终端保护区02之间的区域，所述源极金属10通过所述绝缘介质层9上的通孔与所述P型体区3接触，并且在所述源极金属10外侧设有栅极金属11。其中，在终端保护区02内，第二类沟槽5上方设有栅极金属11，所述栅极金属11覆盖了从最靠近元胞区01的第二类沟槽5开始的至少一根第二类沟槽5。
图12为本发明实施例的功率半导体器件在击穿时的击穿点的位置示意图，图13为现有技术的功率半导体器件在击穿时的击穿点的位置示意图，由图12和图13对比可以发现，在终端保护区02内设置的金属场板12，在器件耐压时，能够有效抑制浮空设置的导电多晶硅7的电势，使得沟槽5侧壁的电场强度明显下降，最终能够使得击穿点转移进入元胞区01，提升器件的可靠性，提高器件耐压。
作为本发明的另一实施例，提供一种功率半导体器件的制作方法，其中，如图1至图10以及图14所示，包括：
提供第一导电类型衬底1，在所述第一导电类型衬底1上生长第一导电类型外延层2；
在所述第一导电类型外延层2上选择性刻蚀沟槽，形成第一类沟槽4和第二类沟槽5；
热生长形成栅氧层6；
在所述栅氧层6上淀积导电多晶硅7，并刻蚀保留所述第一类沟槽4和所述第二类沟槽5内的导电多晶硅7；
注入第二导电类型杂质并热退火，形成第二导电类型体区3；
选择性注入第一导电类型杂质并激活，形成第一导电类型源区8；
淀积绝缘介质层9，然后在绝缘介质层9上选择性刻蚀出通孔，并注入第二导电类型杂质；
淀积金属并选择性刻蚀金属，形成源极金属10和金属场板12。
通过上述功率半导体器件的制作方法制作得到的功率半导体器件，在第二类沟槽的上方设置金属场板，该金属场板能够明显抑制第二类沟槽内的浮空多晶硅的电势的变化，从而降低第二类沟槽侧壁的电场，防止击穿点出现在沟槽侧壁，进而能够提高功率半导体器件的耐压，提高功率半导体器件的可靠性。本发明实施例提供的功率半导体器件的制作方法还具有工艺简单，易于实现的优势。
具体地，如图10所示，所述金属场板12连接源极电位，并形成栅极金属11；或者，如图14所示，所述金属场板12连接栅极金属11，且所述金属场板12与所述栅极金属11连接为一体。
下面以第一导电类型为N型，第二导电类型为P型为例对本发明实时提供的功率半导体器件的制作方法进行详细描述。
提供N型衬底1，在所述N型衬底1上生长N型外延层2；
在所述N型外延层2上选择性刻蚀沟槽，形成第一类沟槽4和第二类沟槽5；
热生长形成栅氧层6；
淀积导电多晶硅；
刻蚀导电多晶硅，形成所述第一类沟槽4和第二类沟槽5内的导电多晶硅7；
注入P型杂质并热退火，形成P型体区3；
选择性注入N型杂质并激活，形成N型源区8；
淀积绝缘介质层9；
在绝缘介质层9上选择性刻蚀出通孔，并注入P型杂质；
淀积金属并选择性刻蚀金属，形成源极金属10、栅极金属11。
需要说明的是，图1至图10以及图14均以功率半导体器件为N型功率器件为例进行示意的，其中第一导电类型为N型，第二导电类型为P型。
应当理解的是，图1至图10仅示意了制作得到图10所示的功率半导体器件，针对图14所示的功率半导体器件的制作与图1至图9所示相同，区别仅在于在形成金属场板时，通过直接增加栅极金属的面积即可。
本实施例提供的功率半导体器件的制作方法与现有产品工艺完全兼容，不需要额外增加光刻板，即不需要增加成本即可解决现有技术中心的耐压可靠性问题。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (8)
1.一种功率半导体器件，包括半导体基板，所述半导体基板被划分为元胞区和终端保护区，所述元胞区位于所述半导体基板的中心区，所述终端保护区位于所述元胞区的外圈且环绕所述元胞区设置，其特征在于，所述半导体基板包括第一导电类型衬底和位于所述第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的表面设置有第二导电类型体区；
位于所述元胞区的所述第二导电类型体区内设置有第一类沟槽，所述第一类沟槽的沟槽底部伸入所述第一类导电类型外延层内；
位于所述终端保护区的所述第二导电类型体区内设置有至少一根第二类沟槽，所述第二类沟槽的沟槽底部伸入所述第一导电类型外延层内；
所述第二类沟槽的上方设置有金属场板，所述金属场板位于所述终端保护区内，且从靠近所述元胞区的所述第二类沟槽开始并沿着远离所述元胞区的方向延伸，所述金属场板至少覆盖一根所述第二类沟槽。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述终端保护区内设置栅极金属，所述栅极金属与所述金属场板同层设置，所述金属场板连接源极电位。
3.根据权利要求1所述的功率半导体器件，其特征在于，所述终端保护区内设置栅极金属，所述栅极金属与所述金属场板同层设置，所述金属场板连接栅极金属，且所述金属场板与所述栅极金属连接为一体。
4.根据权利要求1至3中任意一项所述的功率半导体器件，其特征在于，所述第一类沟槽和所述第二类沟槽的侧壁和底壁均形成有栅氧层，所述第一类沟槽和所述第二类沟槽的内部均设置导电多晶硅，所述第一类沟槽内的所述导电多晶硅连接栅极电位，所述第二类沟槽内的所述导电多晶硅浮空设置。
5.根据权利要求1至3中任意一项所述的功率半导体器件，其特征在于，位于所述元胞区的所述第二导电类型体区的表面设置有第一导电类型源区，位于所述元胞区以及所述终端保护区的所述第二导电类型体区的表面均设置有绝缘介质层，位于所述元胞区的绝缘介质层表面设置有源极金属，位于所述终端保护区的绝缘介质层表面设置有所述金属场板；
所述源极金属通过所述绝缘介质层上的通孔与所述第二导电类型体区以及所述第一导电类型源区接触；
位于终端保护区上的所述源极金属通过所述绝缘介质层上的通孔与所述第二导电类型体区接触。
6.根据权利要求1至3中任意一项所述的功率半导体器件，其特征在于，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。
7.一种功率半导体器件的制作方法，其特征在于，包括：
提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；
在所述第一导电类型外延层上选择性刻蚀沟槽，形成第一类沟槽和第二类沟槽；
热生长形成栅氧层；
在所述栅氧层上淀积导电多晶硅，并刻蚀保留所述第一类沟槽和所述第二类沟槽内的导电多晶硅；
注入第二导电类型杂质并热退火，形成第二导电类型体区；
选择性注入第一导电类型杂质并激活，形成第一导电类型源区；
淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，并注入第二导电类型杂质；
淀积金属并选择性刻蚀金属，形成源极金属和金属场板。
8.根据权利要求7所述的功率半导体器件的制作方法，其特征在于，所述金属场板连接源极电位，并形成栅极金属；或者，
所述金属场板连接栅极金属，且所述金属场板与所述栅极金属连接为一体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911305486.9A CN110993683A (zh) | 2019-12-18 | 2019-12-18 | 一种功率半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911305486.9A CN110993683A (zh) | 2019-12-18 | 2019-12-18 | 一种功率半导体器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110993683A true CN110993683A (zh) | 2020-04-10 |
Family
ID=70095001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911305486.9A Pending CN110993683A (zh) | 2019-12-18 | 2019-12-18 | 一种功率半导体器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110993683A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112086517A (zh) * | 2020-10-29 | 2020-12-15 | 珠海迈巨微电子有限责任公司 | 一种槽栅功率半导体器件及其制备方法 |
| CN112382614A (zh) * | 2020-11-13 | 2021-02-19 | 中芯集成电路制造(绍兴)有限公司 | 功率半导体器件及其制造方法 |
-
2019
- 2019-12-18 CN CN201911305486.9A patent/CN110993683A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112086517A (zh) * | 2020-10-29 | 2020-12-15 | 珠海迈巨微电子有限责任公司 | 一种槽栅功率半导体器件及其制备方法 |
| CN112382614A (zh) * | 2020-11-13 | 2021-02-19 | 中芯集成电路制造(绍兴)有限公司 | 功率半导体器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10008579B2 (en) | MOSFET with integrated schottky diode | |
| TWI593108B (zh) | 帶有保護遮罩氧化物的分裂柵溝槽功率金屬氧化物半導體場效應電晶體 | |
| CN104157688B (zh) | 具有槽屏蔽电极结构的半导体器件 | |
| CN101740622B (zh) | 用于半导体器件的屏蔽电极结构和方法 | |
| US7655975B2 (en) | Power trench transistor | |
| CN101740612B (zh) | 用于具有槽屏蔽电极的半导体器件的接触结构和方法 | |
| US20190280119A1 (en) | Super junction power transistor and preparation method thereof | |
| US20070004116A1 (en) | Trenched MOSFET termination with tungsten plug structures | |
| CN105304692B (zh) | 用于在沟槽功率mosfet中优化端接设计的不对称多晶硅栅极的制备方法 | |
| JP2016537809A (ja) | 高エネルギードーパント注入技術を用いた半導体構造 | |
| TWI684276B (zh) | 溝渠式功率電晶體及其製作方法 | |
| WO2008021204A2 (en) | Termination design for deep source electrode mosfet | |
| JP2015079894A (ja) | 半導体装置及び半導体装置の製造方法 | |
| CN102544107A (zh) | 一种改进型终端结构的功率mos器件及其制造方法 | |
| CN110379848B (zh) | 一种具有截止环结构的功率半导体器件及其制作方法 | |
| CN110993683A (zh) | 一种功率半导体器件及其制作方法 | |
| CN211265483U (zh) | 一种功率半导体器件 | |
| CN106935645B (zh) | 具有底部栅极的金氧半场效晶体管功率元件 | |
| CN111564493B (zh) | 沟渠式功率电晶体及其制作方法 | |
| CN210156381U (zh) | 一种具有截止环结构的功率半导体器件 | |
| CN210272375U (zh) | 具有截止环结构的功率半导体器件 | |
| CN210272369U (zh) | 一种功率半导体器件 | |
| US20150162443A1 (en) | Semiconductor power devices and methods of manufacturing the same | |
| CN110544725B (zh) | 具有截止环结构的功率半导体器件及其制作方法 | |
| US20230268432A1 (en) | Manufacturing method of a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |