CN112086517A - 一种槽栅功率半导体器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种槽栅功率半导体器件，包括元胞区、栅极引出部分和终端区，所述元胞区和所述栅极引出部分具有多个间隔设置的沟槽，所述沟槽包括连续设置的沟槽前端和沟槽末端，所述沟槽末端的形状为水滴状，并且每个所述沟槽末端的宽度比沟槽前端的宽度宽。所述沟槽分为栅电极部分和栅极引出部分，所述栅极引出部分将栅极和外部相连，沟槽末端的形状为水滴状，并且沟槽末端的宽度比沟槽前端的宽度宽，增大了曲率半径，从而避免了更薄的绝缘层产生，抑制了泄漏电流的发生。

Description

一种槽栅功率半导体器件及其制备方法
技术领域
本发明属于半导体技术领域，具体涉及一种槽栅功率半导体器件及其制备方法。
背景技术
随着近年来功率半导体的快速发展，现如今的电子设备已经有着更低的功率耗散、更强大的功能和更快的速度。随之而来的就是对半导体器件提出了更高的要求，电子设备中常用于负载开关和DC-DC变换器的半导体器件就需要具有较小的导通电阻，而沟槽型MOS又是降低导通电阻的一种有效的方法，增加了单位面积的密度。沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，广泛应用于各类电源管理及开关转换，有着广阔的发展和应用前景。
然而垂直沟槽栅半导体器件可以通过将沟道排成一个个管状图案，使得每个沟槽之间的间距更小，进而提高晶体管的密度。对于这类沟槽栅MOS器件，沟槽末端的形状就会影响器件的性能，槽末端对器件的击穿电压和泄露电流均有着不小的影响。因此，针对以上问题，有必要改善沟槽栅MOS器件，以解决槽末端的泄漏电流的问题。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种槽栅功率半导体器件及其制备方法，来解决现有的沟槽栅MOS器件的泄漏电流问题和不足之处。
为解决上述技术问题，本发明实施例提供一种槽栅功率半导体器件，包括元胞区、栅极引出部分和终端区，所述元胞区和所述栅极引出部分具有多个间隔设置的沟槽，所述沟槽包括连续设置的沟槽前端21和沟槽末端22，所述沟槽末端22的形状为水滴状，并且每个所述沟槽末端22的宽度比沟槽前端21的宽度宽。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，所述元胞区的元胞结构包括由下至上依次层叠设置的第一导电类型衬底11、第一导电类型漏极漂移区45、栅氧化层42、介质层41和金属电极12，所述第一导电类型漏极漂移区45的上层间隔设置多个沟槽前端21，所述沟槽前端21之间的所述第一导电类型漏极漂移区45的上层具有第二导电类型体区44，所述第二导电类型体区44的上层具有第一导电类型源区46，所述栅氧化层42位于所述沟槽前端21的侧壁和底部，且位于所述第一导电类型源区46上，所述栅氧化层42上具有多晶硅43，且所述多晶硅43位于所述沟槽前端21中。
进一步的，所述栅极引出部分的元胞结构包括由下至上依次层叠设置的第一导电类型衬底11、第一导电类型漏极漂移区45、栅氧化层42、介质层41和金属电极12，所述第一导电类型漏极漂移区45的上层交替间隔设置多个沟槽前端21和沟槽末端22，所述沟槽前端21和沟槽末端22之间的所述第一导电类型漏极漂移区45的上层具有第二导电类型体区44，所述栅氧化层42位于所述沟槽前端21和沟槽末端22的侧壁和底部，且位于所述第二导电类型体区44上，所述栅氧化层42上具有所述多晶硅43，且所述多晶硅43位于所述沟槽前端21和沟槽末端22中。
进一步的，沿所述沟槽纵向切割的元胞结构包括由下至上依次层叠设置的第一导电类型衬底11、第一导电类型漏极漂移区45、介质层41和金属电极12，所述沟槽位于所述第一导电类型漏极漂移区45上层的一侧，所述第一导电类型漏极漂移区45上层的另一侧具有间隔设置的第二导电类型体区44，所述介质层41位于所述第一导电类型漏极漂移区45的所述另一侧上，所述沟槽的侧壁和底部，以及部分所述介质层41上具有栅氧化层42，所述栅氧化层42上具有所述多晶硅43，所述介质层41还位于部分所述多晶硅43上，所述金属电极12位于部分所述介质层41及部分所述多晶硅43上。
进一步的，所述沟槽末端的形状替换为圆角T形。
进一步的，所述沟槽末端的形状替换为六边形或八边形。
进一步的，所述沟槽末端的形状替换为球形。
为解决上述技术问题，本发明实施例提供一种上述槽栅功率半导体器件的制备方法，包括以下步骤：
步骤1，采用外延工艺，在第一导电类型衬底11上形成第一导电类型漏极漂移区45；
步骤2，采用热生长或者淀积工艺，在所述第一导电类型漏极漂移区45上形成硬掩模介质层41；
步骤3，采用光刻或者刻蚀工艺刻蚀形成沟槽前端21和沟槽末端22；
步骤4，采用牺牲氧工艺，在沟槽前端21和沟槽末端22的内壁形成栅氧化层42；
步骤5，采用淀积工艺，在所述栅氧化层42上形成多晶硅43，然后回刻部分所述多晶硅43；
步骤6，采用离子注入工艺形成第二导电类型体区44和第一导电类型源区46；
步骤7，采用淀积工艺依次形成介质层41和金属电极12。
本发明的有益效果是：本发明的一种槽栅功率半导体器件中，每个沟槽末端的宽度比沟槽前端的宽度宽，通过蚀刻形成沟槽时，抑制蚀刻剂在沟槽末端的集中，增大了曲率半径，避免了场的集中，因此，可以防止沟槽的末端被高速率蚀刻，从而达到所需要的沟槽末端的宽度。对于常规的沟槽形成过后，对沟槽表面进行热氧化时，一般在沟槽末端难以进行热氧化，这将导致很薄的绝缘层，而基于本发明的结构就可以避免这一缺点，进而可以抑制泄漏电流的产生。
附图说明
图1为本发明实施例1的一种槽栅功率半导体器件的沟槽末端的版图结构；
图2为图1AA’处的元胞区的剖面图；
图3为图1BB’处的栅极引出部分的剖面图；
图4为图1CC’处的沿沟槽纵向切割的剖面图；
图5为本发明实施例2的一种槽栅功率半导体器件的沟槽末端的版图结构；
图6为本发明实施例3的一种槽栅功率半导体器件的沟槽末端的版图结构；
图7为本发明实施例4的一种槽栅功率半导体器件一种槽栅功率半导体器件的沟槽末端的版图结构；
图8为本发明实施例5的一种槽栅功率半导体器件的沟槽末端的版图结构；
图9(a)、9(b)-图16(a)、16(b)为本发明实施例1的一种槽栅功率半导体器件的工艺制造步骤剖面图，其中(a)为元胞区的剖面图，(b)为栅极引出部分的剖面图。
附图中，各标号所代表的部件列表如下：
11为第一导电类型衬底，12为金属电极，21为沟槽前端，22为沟槽末端，31为光刻胶，41为介质层，42为栅氧化层，43多晶硅，44为第二导电类型体区，45为第一导电类型漏极漂移区，46为第一导电类型源区，m1为元胞区，m2为栅极引出部分，m3为终端区。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明实施例1提供的一种槽栅功率半导体器件，包括元胞区、栅极引出部分和终端区，所述元胞区和所述栅极引出部分具有多个间隔设置的沟槽，所述沟槽包括连续设置的沟槽前端21和沟槽末端22，所述沟槽末端22的形状为水滴状，如图1所示，并且每个所述沟槽末端22的宽度比沟槽前端21的宽度宽。
可选地，如图2所示，所述元胞区的元胞结构包括由下至上依次层叠设置的第一导电类型衬底11、第一导电类型漏极漂移区45、栅氧化层42、介质层41和金属电极12，所述第一导电类型漏极漂移区45的上层间隔设置多个沟槽前端21，所述沟槽前端21之间的所述第一导电类型漏极漂移区45的上层具有第二导电类型体区44，所述第二导电类型体区44的上层具有第一导电类型源区46，所述栅氧化层42位于所述沟槽前端21的侧壁和底部，且位于所述第一导电类型源区46上，所述栅氧化层42上具有多晶硅43，且所述多晶硅43位于所述沟槽前端21中。
可选地，如图3所示，所述栅极引出部分的元胞结构包括由下至上依次层叠设置的第一导电类型衬底11、第一导电类型漏极漂移区45、栅氧化层42、介质层41和金属电极12，所述第一导电类型漏极漂移区45的上层交替间隔设置多个沟槽前端21和沟槽末端22，所述沟槽前端21和沟槽末端22之间的所述第一导电类型漏极漂移区45的上层具有第二导电类型体区44，所述栅氧化层42位于所述沟槽前端21和沟槽末端22的侧壁和底部，且位于所述第二导电类型体区44上，所述栅氧化层42上具有所述多晶硅43，且所述多晶硅43位于所述沟槽前端21和沟槽末端22中。
可选地，如图4所示，沿所述沟槽纵向切割的元胞结构包括由下至上依次层叠设置的第一导电类型衬底11、第一导电类型漏极漂移区45、介质层41和金属电极12，所述沟槽位于所述第一导电类型漏极漂移区45上层的一侧，所述第一导电类型漏极漂移区45上层的另一侧具有间隔设置的第二导电类型体区44，所述介质层41位于所述第一导电类型漏极漂移区45的所述另一侧上，所述沟槽的侧壁和底部，以及部分所述介质层41上具有栅氧化层42，所述栅氧化层42上具有所述多晶硅43，所述介质层41还位于部分所述多晶硅43上，所述金属电极12位于部分所述介质层41及部分所述多晶硅43上。
本发明实施例2提供的一种槽栅功率半导体器件，是在实施例1的基础上，将所述沟槽末端的形状替换为圆角T形，如图5所示。
本发明实施例3提供的一种槽栅功率半导体器件，是在实施例1的基础上，所述沟槽末端的形状替换为六边形，如图6所示。
本发明实施例4提供的一种槽栅功率半导体器件，是在实施例1的基础上，所述沟槽末端的形状替换为八边形，如图7所示。
本发明实施例5提供的一种槽栅功率半导体器件，是在实施例1的基础上，所述沟槽末端的形状替换为球形，如图8所示。
本发明实施例5提供的一种槽栅功率半导体器件的制备方法，包括以下步骤：
步骤1，采用外延工艺，在第一导电类型衬底11上形成第一导电类型漏极漂移区45；
步骤2，采用热生长或者淀积工艺，在所述第一导电类型漏极漂移区45上形成硬掩模介质层41，如图9(a)、9(b)所示；
步骤3，进行光刻或刻蚀前的准备，淀积光刻胶31，如图10(a)、10(b)所示，采用光刻或者刻蚀工艺刻蚀形成沟槽前端21和沟槽末端22，如图11(a)、11(b)所示；
步骤4，采用牺牲氧工艺，在沟槽前端21和沟槽末端22的内壁形成栅氧化层42，如图12(a)、12(b)所示；
步骤5，采用淀积工艺，在所述栅氧化层42上形成多晶硅43，然后回刻部分所述多晶硅43，如图13(a)、13(b)所示；
步骤6，采用离子注入工艺形成第二导电类型体区44和第一导电类型源区46,如图14(a)、14(b)所示；
步骤7，采用淀积工艺依次形成介质层41和金属电极12，如图15(a)、15(b)、16(a)、16(b)所示。
本发明的一种槽栅功率半导体器件，每个所述沟槽末端22的宽度比沟槽前端21的宽度宽，增大了曲率半径，从而避免了更薄的绝缘层产生，抑制了泄漏电流的发生。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种槽栅功率半导体器件，其特征在于，包括元胞区、栅极引出部分和终端区，所述元胞区和所述栅极引出部分具有多个间隔设置的沟槽，所述沟槽包括连续设置的沟槽前端(21)和沟槽末端(22)，所述沟槽末端(22)的形状为水滴状，并且每个所述沟槽末端(22)的宽度比沟槽前端(21)的宽度宽。
2.根据权利要求1所述的一种槽栅功率半导体器件，其特征在于，所述元胞区的元胞结构包括由下至上依次层叠设置的第一导电类型衬底(11)、第一导电类型漏极漂移区(45)、栅氧化层(42)、介质层(41)和金属电极(12)，所述第一导电类型漏极漂移区(45)的上层间隔设置多个沟槽前端(21)，所述沟槽前端(21)之间的所述第一导电类型漏极漂移区(45)的上层具有第二导电类型体区(44)，所述第二导电类型体区(44)的上层具有第一导电类型源区(46)，所述栅氧化层(42)位于所述沟槽前端(21)的侧壁和底部，且位于所述第一导电类型源区(46)上，所述栅氧化层(42)上具有多晶硅(43)，且所述多晶硅(43)位于所述沟槽前端(21)中。
3.根据权利要求1所述的一种槽栅功率半导体器件，其特征在于，所述栅极引出部分的元胞结构包括由下至上依次层叠设置的第一导电类型衬底(11)、第一导电类型漏极漂移区(45)、栅氧化层(42)、介质层(41)和金属电极(12)，所述第一导电类型漏极漂移区(45)的上层交替间隔设置多个沟槽前端(21)和沟槽末端(22)，所述沟槽前端(21)和沟槽末端(22)之间的所述第一导电类型漏极漂移区(45)的上层具有第二导电类型体区(44)，所述栅氧化层(42)位于所述沟槽前端(21)和沟槽末端(22)的侧壁和底部，且位于所述第二导电类型体区(44)上，所述栅氧化层(42)上具有所述多晶硅(43)，且所述多晶硅(43)位于所述沟槽前端(21)和沟槽末端(22)中。
4.根据权利要求1所述的一种槽栅功率半导体器件，其特征在于，沿所述沟槽纵向切割的元胞结构包括由下至上依次层叠设置的第一导电类型衬底(11)、第一导电类型漏极漂移区(45)、介质层(41)和金属电极(12)，所述沟槽位于所述第一导电类型漏极漂移区(45)上层的一侧，所述第一导电类型漏极漂移区(45)上层的另一侧具有间隔设置的第二导电类型体区(44)，所述介质层(41)位于所述第一导电类型漏极漂移区(45)的所述另一侧上，所述沟槽的侧壁和底部，以及部分所述介质层(41)上具有栅氧化层(42)，所述栅氧化层(42)上具有所述多晶硅(43)，所述介质层(41)还位于部分所述多晶硅(43)上，所述金属电极(12)位于部分所述介质层(41)及部分所述多晶硅(43)上。
5.根据权利要求1-4任一项所述的一种槽栅功率半导体器件，其特征在于，所述沟槽末端的形状替换为圆角T形。
6.根据权利要求1-4任一项所述的一种槽栅功率半导体器件，其特征在于，所述沟槽末端的形状替换为六边形或八边形。
7.根据权利要求1-4任一项所述的一种槽栅功率半导体器件，其特征在于，所述沟槽末端的形状替换为球形。
8.一种权利要求1至7任一项所述的一种槽栅功率半导体器件的制备方法，包括以下步骤：
步骤1，采用外延工艺，在第一导电类型衬底(11)上形成第一导电类型漏极漂移区(45)；
步骤2，采用热生长或者淀积工艺，在所述第一导电类型漏极漂移区(45)上形成硬掩模介质层(41)；
步骤3，采用光刻或者刻蚀工艺刻蚀形成沟槽前端(21)和沟槽末端(22)；
步骤4，采用牺牲氧工艺，在沟槽前端(21)和沟槽末端(22)的内壁形成栅氧化层(42)；
步骤5，采用淀积工艺，在所述栅氧化层(42)上形成多晶硅(43)，然后回刻部分所述多晶硅(43)；
步骤6，采用离子注入工艺形成第二导电类型体区(44)和第一导电类型源区(46)；
步骤7，采用淀积工艺依次形成介质层(41)和金属电极(12)。
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