CN114530504B - 一种高阈值电压SiC MOSFET器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 238000003780 insertion Methods 0.000 claims abstract description 94
- 230000037431 insertion Effects 0.000 claims abstract description 94
- 238000000034 method Methods 0.000 claims description 99
- 238000002955 isolation Methods 0.000 claims description 83
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 70
- 229920005591 polysilicon Polymers 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 49
- 239000012535 impurity Substances 0.000 claims description 46
- 230000000873 masking effect Effects 0.000 claims description 32
- 230000008569 process Effects 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 24
- 238000005229 chemical vapour deposition Methods 0.000 claims description 20
- 229910052782 aluminium Inorganic materials 0.000 claims description 17
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 15
- 238000007738 vacuum evaporation Methods 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- -1 aluminum ions Chemical class 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 10
- 239000007924 injection Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000001771 vacuum deposition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000005224 laser annealing Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000002161 passivation Methods 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims description 4
- 239000007787 solid Substances 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000006872 improvement Effects 0.000 abstract description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 92
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 83
- 238000005468 ion implantation Methods 0.000 description 7
- 230000009286 beneficial effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种高阈值电压SiC MOSFET器件及其制造方法，应用于半导体器件技术领域，所述器件包括n型衬底、n型缓冲层、n型漂移区、i型插入层、p+源区、p阱区、p结区、n+源区、栅氧化层、多晶硅栅、隔离介质层、p+源区欧姆接触层、n+源区欧姆接触层、栅电极、p+源电极、n+源电极、漏极欧姆接触层和漏电极。本发明实现在不牺牲电阻与电容的情况下提高SiC MOSFET器件的阈值电压：通过设置i型插入层，提高了SiC MOSFET器件的阈值电压和降低了沟道电阻；通过设置p+源区，降低了SiC MOSFET器件的正向与反向导通电阻，减小了SiC MOSFET器件的栅漏电容。
Description
技术领域
本发明属于半导体器件技术领域，尤其涉及一种高阈值电压SiC MOSFET器件及其制造方法。
背景技术
由于碳化硅（SiC）材料具有禁带宽度大、热导率高、临界雪崩击穿电场强度高、饱和载流子漂移速度大、热稳定性好等特点，使用SiC材料制造的金属氧化物半导体场效应晶体管（MOSFET）能够具有阻断电压高、导通电阻低以及开关速度快等优点。因此在中高电压市场领域，SiC MOSFET已成为硅（Si）IGBT的强劲竞争对手。然而，由于SiC MOSFET阈值电压低于传统Si MOSFET，在实际应用中存在误触发风险高与抗阈值电压降低能力差的问题。上述问题造成了SiC MOSFET器件在电路中使用的成本和功耗的增加，同时降低了系统的寿命和可靠性。由于低阈值电压的SiC MOSFET器件存在误触发风险高的问题，而现有技术中往往需要以牺牲即增大电阻与电容作为代价来实现SiC MOSFET器件阈值电压的提高，因此如何在不牺牲电阻与电容的情况下提高SiC MOSFET器件的阈值电压成为一个亟待解决的问题。
发明内容
发明目的：针对现有技术中存在的问题，本发明公开了一种高阈值电压SiCMOSFET器件及其制造方法，实现在不牺牲电阻与电容的情况下提高SiC MOSFET器件的阈值电压。
技术方案：为实现上述技术目的，本发明采用以下技术方案：
一种高阈值电压SiC MOSFET器件，包括n型衬底、依次设置于n型衬底上方的n型缓冲层和n型漂移区和i型插入层以及依次设置于n型衬底下方的漏极欧姆接触层和漏电极；
所述i型插入层上方设有若干p+源区，位于p+源区外侧的i型插入层中嵌有若干p阱区，p阱区中嵌有n+源区，n+源区为空心闭合形状，p阱区下表面与i型插入层下表面齐平且低于n+源区下表面，n+源区上表面、位于n+源区外侧的裸露的p阱区上表面与位于p阱区外侧的裸露的i型插入层上表面齐平，且从n+源区上表面沿其内侧侧壁向下开设沟槽，沟槽底面低于n+源区下表面且高于p阱区下表面；
所述p阱区下表面之下为嵌于n型漂移区上表面的p结区，p结区上表面与n型漂移区上表面齐平，p结区下表面高于n型漂移区下表面；
所述p+源区上表面外侧边缘、p+源区侧壁、位于p阱区外侧的裸露的i型插入层上表面、位于n+源区外侧的裸露的p阱区上表面以及n+源区上表面外侧边缘均覆盖有栅氧化层，栅氧化层上表面覆盖有多晶硅栅，多晶硅栅外侧侧壁和上表面外侧边缘以及裸露的栅氧化层外侧侧壁覆盖有第一隔离介质层，多晶硅栅内侧侧壁和上表面内侧边缘以及裸露的栅氧化层内侧侧壁覆盖有第二隔离介质层；
所述位于第二隔离介质层内侧的裸露的p+源区上表面覆盖有p+源区欧姆接触层，裸露的n+源区上表面、位于p阱区和n+源区内侧的沟槽侧壁和底面覆盖有n+源区欧姆接触层；
所述裸露的多晶硅栅上表面、裸露的第一隔离介质层内侧侧壁和上表面内侧边缘、裸露的第二隔离介质层外侧侧壁和上表面外侧边缘覆盖有栅电极；p+源区欧姆接触层上表面、裸露的第二隔离介质层内侧侧壁和上表面内侧边缘覆盖有p+源电极；n+源区欧姆接触层上表面、n+源区欧姆接触层内侧侧壁、裸露的第一隔离介质层外侧侧壁和上表面外侧边缘覆盖有n+源电极；所述p+源电极与n+源电极电学互联。
优选地，所述p阱区为实心闭合形状，位于p阱区和n+源区内侧的沟槽侧壁为n+源区内侧侧壁和裸露的p阱区内侧侧壁，沟槽底面为裸露的p阱区上表面。
优选地，所述n+源区欧姆接触层和与其接触的n+源区上表面、n+源区内侧侧壁、p阱区内侧侧壁、p阱区上表面均呈欧姆接触性质。
优选地，所述p阱区为空心闭合形状，位于p阱区和n+源区内侧的沟槽侧壁为n+源区内侧侧壁和裸露的p阱区内侧侧壁，沟槽底面为裸露的p阱区上表面和位于p阱区内侧的裸露的i型插入层上表面。
优选地，所述n+源区欧姆接触层和与其接触的n+源区上表面、n+源区内侧侧壁、p阱区内侧侧壁、p阱区上表面、i型插入层上表面均呈欧姆接触性质。
优选地，所述n+源区欧姆接触层和与其接触的n+源区上表面、n+源区内侧侧壁、p阱区内侧侧壁、p阱区上表面均呈欧姆接触性质，n+源区欧姆接触层和与其接触的i型插入层上表面呈肖特基接触性质。
优选地，所述n型漂移区的施主杂质浓度处处相同。
优选地，所述n型漂移区的施主杂质浓度自下表面至上表面呈递减分布。
一种高阈值电压SiC MOSFET器件的制造方法，用于制造上述的高阈值电压SiCMOSFET器件，包括如下步骤：
S1、选择n型4H-SiC晶片作为n型衬底；
S2、通过化学气相淀积的方法在n型衬底的硅面依次外延n型缓冲层、n型漂移区、i型插入层和p+源区；
S3、通过等离子体刻蚀的方法刻蚀p+源区；
S4、通过化学气相淀积的方法在p+源区上表面、i型插入层上表面淀积多晶硅掩蔽层，通过光刻刻蚀工艺对多晶硅掩蔽层进行图形化，通过高温离子注入工艺分别向i型插入层和n型漂移区注入铝离子形成p阱区与p结区；
S5、通过氧化工艺氧化多晶硅掩蔽层的方法获得氧化硅掩蔽层；
S6、通过离子注入工艺向p阱区注入氮离子形成n+源区，去除多晶硅掩蔽层与氧化硅掩蔽层，通过高温退火方法进行杂质激活，通过牺牲氧化方法去除表面损伤层；
S7、通过刻蚀的方法在n+源区上表面制作沟槽，沟槽底面低于n+源区下表面，沟槽底面高于p结区上表面；
S8、通过高温氧化与氮钝化工艺方法在p+源区上表面、p+源区侧壁、裸露的i型插入层上表面、裸露的p阱区上表面、n+源区上表面、n+源区侧壁以及裸露的p阱区内侧侧壁表面制备栅氧化层；
S9、通过化学气相淀积的方法在栅氧化层上表面与侧壁制造多晶硅栅；
S10、通过光刻与刻蚀的方法对多晶硅栅与栅氧化层进行图形化；
S11、通过化学气相淀积的方法在上述完成的器件上表面制备隔离介质层，隔离介质层包括第一隔离介质层和第二隔离介质层；
S12、通过光刻与刻蚀的方法对隔离介质层进行图形化；
S13、通过真空蒸镀与剥离的方法制作p+源区欧姆接触层与n+源区欧姆接触层，并通过快速高温退火方法进行热处理；
S14、通过真空蒸镀与湿法腐蚀的方法制作栅电极、p+源电极、n+源电极；
S15、通过真空蒸镀的方法在n型衬底下表面制备漏极欧姆接触层，并通过激光退火进行热处理；
S16、通过真空蒸镀的方法在漏极欧姆接触层下表面制作漏电极。
优选地，所述步骤S14和步骤S15之间还包括步骤：通过化学机械抛光的方法减薄n型衬底。
有益效果：与现有技术相比，本发明具有如下有益效果：
1、本发明实现在不牺牲电阻与电容的情况下提高SiC MOSFET器件的阈值电压，具体的：
通过设置i型插入层，减弱了导电沟道的杂质补偿效应，使沟道杂质浓度升高并降低SiC MOSFET器件中沟道电子的杂质散射，提高了SiC MOSFET器件的阈值电压，降低了SiCMOSFET器件的沟道电阻；
通过设置p+源区，将栅氧化层隔离于高电场之外，使得SiC MOSFET器件可以获得更宽的p阱区间距，同时在反向工作时能够向i型插入层注入空穴，降低了SiC MOSFET器件的正向与反向导通电阻，减小了SiC MOSFET器件的栅漏电容。
2、本发明通过设置n+源区欧姆接触层与i型插入层呈欧姆接触电学性质，降低了SiC MOSFET器件的反向导通特性的门槛电压。
3、本发明通过p+源区与n+源区欧姆接触层的设置组合，减少了SiC MOSFET器件的离子注入次数，简化了SiC MOSFET器件的制造工艺。
4、本发明通过减薄n型衬底，降低衬底层的串联电阻，降低SiC MOSFET器件的导通电阻。
附图说明
图1是本发明实施例一中所述的一种高阈值电压SiC MOSFET器件的垂直剖面的结构示意图；
图2a-图2p是本发明实施例一中所述的一种高阈值电压SiC MOSFET器件的制造方法流程示意图；
图3是本发明实施例二中所述的一种高阈值电压SiC MOSFET器件的垂直剖面的结构示意图；
图4a-图4o是本发明实施例二中所述的一种高阈值电压SiC MOSFET器件的制造方法流程示意图；
图5是本发明实施例二中所述的一种高阈值电压SiC MOSFET器件的特性曲线数值计算结果；
图中，1-n型衬底、2-n型缓冲层、3-n型漂移区、4-i型插入层，5-p+源区、6-p阱区、7-p结区、8-n+源区、9-栅氧化层、10-多晶硅栅、11-第一隔离介质层、12-p+源区欧姆接触层、13-n+源区欧姆接触层、14-栅电极、15-p+源电极、16-n+源电极、17-漏极欧姆接触层、18-漏电极、19-第二隔离介质层、20-多晶硅掩蔽层、21-氧化硅掩蔽层。
具体实施方式
下面结合附图和实施例对本发明进行详细的说明和解释。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本发明的具体实施方式做详细的说明，显然所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明的保护的范围。
实施例一：
如图1所示，本实施例中提出的一种高阈值电压SiC MOSFET器件，在不牺牲电阻与电容特性的条件下提高了SiC MOSFET器件的阈值电压，减少了SiC MOSFET器件的离子注入次数，提升了现有SiC MOSFET器件的性能。
具体的，一种高阈值电压SiC MOSFET器件，包括n型衬底1、n型缓冲层2、n型漂移区3、i型插入层4、p+源区5、p阱区6、p结区7、n+源区8、栅氧化层9、多晶硅栅10、隔离介质层、p+源区欧姆接触层12、n+源区欧姆接触层13、栅电极14、p+源电极15、n+源电极16、漏极欧姆接触层17和漏电极18，其中，隔离介质层包括第一隔离介质层11和第二隔离介质层19。
所述n型衬底1的上方设有n型缓冲层2，n型缓冲层2下表面与n型衬底1上表面齐平，n型缓冲层2各处上表面与下表面之间的高度差值为0.5μm，施主杂质浓度为1.0e18cm-3。
n型缓冲层2的上方设有n型漂移区3，n型漂移区3下表面与n型缓冲层2上表面齐平，n型漂移区3的各处上表面与下表面之间的最大高度差值为10μm，施主杂质浓度为1.0e16 cm-3。
n型漂移区3上方设有i型插入层4，i型插入层4下表面与n型漂移区3上表面齐平，i型插入层4的各处上表面与下表面之间的最大高度差值为0.3μm，施主杂质浓度处处相同，为1.0e15cm-3。
i型插入层4上方设有若干p+源区5，p+源区5分布于i型插入层4上方，p+源区5的各处上表面与下表面之间的高度差值为0.2μm，受主杂质浓度为5.0e18cm-3。
所述位于p+源区5外侧的i型插入层4中嵌有若干p阱区6，所述p阱区6中嵌有n+源区8，n+源区8为空心闭合形状，p阱区6为实心闭合形状，p阱区6下表面与i型插入层4下表面齐平，n+源区8下表面高于p阱区6下表面，n+源区8上表面、位于n+源区8外侧的裸露的p阱区6上表面与位于p阱区6外侧的i型插入层4上表面齐平， p阱区6的各处上表面与下表面之间的最大高度差值为0.3μm，杂质浓度为9.0e16cm-3，n+源区8的各处上表面与下表面之间的高度差值为0.2μm，施主杂质浓度为2.0e18cm-3。同时，从n+源区8上表面沿其内侧侧壁向下开设沟槽，沟槽底面低于n+源区8下表面且高于p阱区6下表面。
p阱区6下表面之下为嵌于n型漂移区3上表面的p结区7，p结区7上表面与n型漂移区3上表面齐平，p结区7下表面高于n型漂移区3下表面，p结区7的各处上表面与下表面之间的高度差值为0.5μm，受主杂质浓度为5.0e17cm-3。
所述p+源区5上表面外侧边缘、p+源区5侧壁、紧邻p+源区5的i型插入层4上表面即位于p阱区6外侧的裸露的i型插入层4上表面、位于n+源区8外侧的裸露的p阱区6上表面以及n+源区8上表面外侧边缘均覆盖有栅氧化层9，栅氧化层9在上述表面上覆盖的厚度为55nm。
所述栅氧化层9上表面覆盖有多晶硅栅10，多晶硅栅10的各处上表面与下表面之间的最大高度差值为500nm，多晶硅栅10侧壁、多晶硅栅10上表面边缘以及栅氧化层9侧壁覆盖有隔离介质层，隔离介质层在上述表面上覆盖的厚度为650nm，其中：多晶硅栅10外侧侧壁、多晶硅栅10上表面外侧边缘以及裸露的栅氧化层9外侧侧壁覆盖有第一隔离介质层11，多晶硅栅10内侧侧壁、多晶硅栅10上表面内侧边缘以及裸露的栅氧化层9内侧侧壁覆盖有第二隔离介质层19。
所述p+源区5上表面中心即位于第二隔离介质层19内侧的裸露的p+源区5上表面覆盖有p+源区欧姆接触层12，p+源区欧姆接触层12为Ti、Ni、Al的组合，p+源区欧姆接触层12在上述表面上覆盖的厚度为200nm。
所述n+源区欧姆接触层13呈凹槽形状覆盖于裸露的n+源区8上表面、位于p阱区6和n+源区8内侧的沟槽侧壁即n+源区8内侧侧壁和裸露的p阱区6内侧侧壁、位于p阱区6和n+源区8内侧的沟槽底面即裸露的p阱区6上表面，n+源区欧姆接触层13与n+源区8上表面、n+源区8内侧侧壁、p阱区6内侧侧壁、p阱区6上表面均呈欧姆接触性质，n+源区欧姆接触层13为Ti、Ni、Al的组合，n+源区欧姆接触层13在上述表面上覆盖的厚度为200nm。
所述裸露的多晶硅栅10上表面、裸露的第一隔离介质层11内侧侧壁、第一隔离介质层11上表面内侧边缘、裸露的第二隔离介质层19外侧侧壁、第二隔离介质层19上表面外侧边缘覆盖有栅电极14，栅电极14的材质为Ti、Al的组合，栅电极14的各处上表面与下表面之间的高度差值范围为4μm~6μm。
所述p+源区欧姆接触层12上表面、裸露的第二隔离介质层19内侧侧壁、第二隔离介质层19上表面内侧边缘覆盖有p+源电极15，p+源电极15的材质为Ti、Al的组合，p+源电极15的各处上表面与下表面之间的高度差值范围为4μm~6μm。
所述n+源区欧姆接触层13上表面、n+源区欧姆接触层13内侧侧壁、裸露的第一隔离介质层11外侧侧壁、第一隔离介质层11上表面外侧边缘覆盖有n+源电极16，n+源电极16的材质为Ti、Al的组合，n+源电极16的各处上表面与下表面之间的高度差值范围为4μm~6μm。
所述p+源电极15与n+源电极16电学互联。
所述n型衬底1的下表面覆盖有漏极欧姆接触层17，漏极欧姆接触层17为Ti、Ni、Al的组合，漏极欧姆接触层17在上述表面上覆盖的厚度为200nm。
所述漏极欧姆接触层17下表面覆盖有漏电极18，漏电极18为Ag，漏电极18在上述表面上覆盖的厚度为1μm。
如图2a-图2p所示，本实施例还提出一种高阈值电压SiC MOSFET器件的制造方法，包括以下步骤：
选择n型偏4°4H-SiC晶片作为n型衬底1，如图2a；
通过化学气相淀积的方法在n型衬底1的硅面依次外延n型缓冲层2、n型漂移区3、i型插入层4和p+源区5，所述n型缓冲层2、n型漂移区3、i型插入层4和p+源区5均为4H-SiC，如图2b；
通过等离子体刻蚀的方法刻蚀p+源区5，如图2c；
通过化学气相淀积的方法在p+源区5上表面、i型插入层4上表面淀积多晶硅掩蔽层20，如图2d；
通过光刻刻蚀工艺对多晶硅掩蔽层20进行图形化，通过高温离子注入工艺分别向i型插入层4和n型漂移区3注入铝离子形成p阱区6与p结区7，如图2e；
通过氧化工艺的方法氧化多晶硅掩蔽层20获得氧化硅掩蔽层21，如图2f；
通过离子注入工艺向p阱区6注入氮离子形成n+源区8，如图2g；
通过刻蚀方法去除多晶硅掩蔽层20与氧化硅掩蔽层21，通过高温退火方法进行杂质激活，通过牺牲氧化方法去除表面损伤层，通过刻蚀的方法在n+源区8上表面制作沟槽，沟槽底面低于n+源区8下表面，沟槽底面高于p结区7上表面，如图2h；
通过高温氧化与氮钝化工艺方法在p+源区5上表面、p+源区5侧壁、裸露的i型插入层4上表面、裸露的p阱区6上表面、n+源区8上表面、n+源区8侧壁以及裸露的p阱区6内侧侧壁表面制备栅氧化层9，如图2i；
通过化学气相淀积的方法在栅氧化层9上表面与侧壁制造多晶硅栅10，如图2j；
通过光刻与刻蚀的方法对多晶硅栅10与栅氧化层9进行图形化，如图2k；
通过化学气相淀积的方法在上述完成的器件上表面制备隔离介质层，如图2l；
通过光刻与刻蚀的方法对隔离介质层进行图形化，如图2m；
通过真空蒸镀与剥离的方法制作p+源区欧姆接触层12与n+源区欧姆接触层13，并通过快速高温退火方法进行热处理，如图2n；
通过真空蒸镀与湿法腐蚀的方法制作栅电极14、p+源电极15、n+源电极16，如图2o；
通过化学机械抛光的方法减薄n型衬底1，通过真空蒸镀的方法在n型衬底1下表面制备漏极欧姆接触层17，通过激光退火进行热处理，通过真空蒸镀的方法在漏极欧姆接触层17下表面制作漏电极18，如图2p。
本实施例中，通过设置i型插入层4，减弱了导电沟道的杂质补偿效应，使沟道杂质浓度升高并降低SiC MOSFET器件中沟道电子的杂质散射，提高了SiC MOSFET器件的阈值电压，降低了SiC MOSFET器件的沟道电阻。
本实施例中，通过设置p+源区5，将栅氧化层9隔离于高电场之外，使得SiC MOSFET器件可以获得更宽的p阱区6间距，同时在反向工作时能够向i型插入层注入空穴，降低了SiC MOSFET器件的正向与反向导通电阻，减小了SiC MOSFET器件的栅漏电容。
本实施例中，通过设置p+源区5与凹槽形状n+源区欧姆接触层13的组合，减少了SiC MOSFET器件的离子注入次数，简化了SiC MOSFET器件的制造工艺。
本实施例中，通过减薄的n型4H-SiC衬底1，降低衬底层的串联电阻，降低SiCMOSFET器件的导通电阻。
实施例二：
如图3所示，本实施例中提出的一种高阈值电压SiC MOSFET器件，在不牺牲电阻与电容特性的条件下提高了SiC MOSFET器件的阈值电压，减少了SiC MOSFET器件的离子注入次数，提升了现有SiC MOSFET器件的性能。
具体的，一种高阈值电压SiC MOSFET器件，包括n型衬底1、n型缓冲层2、n型漂移区3、i型插入层4、p+源区5、p阱区6、p结区7、n+源区8、栅氧化层9、多晶硅栅10、隔离介质层、p+源区欧姆接触层12、n+源区欧姆接触层13、栅电极14、p+源电极15、n+源电极16、漏极欧姆接触层17和漏电极18，其中，隔离介质层包括第一隔离介质层11和第二隔离介质层19。
所述n型衬底1的上方设有n型缓冲层2，n型缓冲层2下表面与n型衬底1上表面齐平，n型缓冲层2的各处上表面与下表面之间的高度差值为0.5μm，施主杂质浓度为1.0e18cm-3。
n型缓冲层2的上方设有n型漂移区3，n型漂移区3下表面与n型缓冲层2上表面齐平，n型漂移区3的各处上表面与下表面之间的最大高度差值为6μm，施主杂质浓度自下表面至上表面呈递减分布，下表面施主杂质浓度为3.0e16 cm-3，上表面施主杂质浓度为1.5e16cm-3。
n型漂移区3上方设有i型插入层4，i型插入层4下表面与n型漂移区3上表面齐平，i型插入层4的各处上表面与下表面之间的最大高度差值为0.3μm，施主杂质浓度为1.0e15cm-3。
i型插入层4上方设有若干p+源区5，p+源区5分布于i型插入层4上方，p+源区5的各处上表面与下表面之间的高度差值为0.5μm，受主杂质浓度为1.0e18cm-3。
所述位于p+源区5外侧的i型插入层4中嵌有若干p阱区6，所述p阱区6中嵌有n+源区8，p阱区6和n+源区8均为空心闭合形状且p阱区6内侧侧壁位于n+源区8内侧侧壁的内侧，p阱区6下表面与i型插入层4下表面齐平，n+源区8下表面高于p阱区6下表面，n+源区8上表面、位于n+源区8外侧的裸露的p阱区6上表面与位于p阱区6外侧的i型插入层4上表面齐平，p阱区6的各处上表面与下表面之间的最大高度差值为0.3μm，杂质浓度为8.0e16cm-3，n+源区8的各处上表面与下表面之间的高度差值为0.2μm，施主杂质浓度为2.0e18cm-3。同时，从n+源区8上表面沿其内侧侧壁向下开设沟槽，沟槽底面低于n+源区8下表面且高于p阱区6下表面。
p阱区6下表面之下为嵌于n型漂移区3上表面的p结区7，p结区7为空心闭合形状，p结区7上表面与n型漂移区3上表面齐平，下表面高于n型漂移区3下表面，p结区7的各处上表面与下表面之间的高度差值为0.5μm，受主杂质浓度为5.0e17cm-3。
所述p+源区5上表面外侧边缘、p+源区5侧壁，紧邻p+源区5的i型插入层4上表面即位于p阱区6外侧的裸露的i型插入层4上表面、位于n+源区8外侧的裸露的p阱区4上表面以及n+源区8上表面外侧边缘均覆盖有栅氧化层9，栅氧化层9在上述表面上覆盖的厚度为55nm。
所述栅氧化层9上表面覆盖有多晶硅栅10，多晶硅栅10的各处上表面与下表面之间的最大高度差值为650nm，多晶硅栅10侧壁、多晶硅栅10上表面边缘以及栅氧化层9侧壁覆盖有隔离介质层，隔离介质层在上述表面上覆盖的厚度为700nm，其中：多晶硅栅10外侧侧壁、多晶硅栅10上表面外侧边缘以及裸露的栅氧化层9外侧侧壁覆盖有第一隔离介质层11，多晶硅栅10内侧侧壁、多晶硅栅10上表面内侧边缘以及裸露的栅氧化层9内侧侧壁覆盖有第二隔离介质层19。
所述p+源区5上表面中心即位于第二隔离介质层19内侧的裸露的p+源区5上表面覆盖有p+源区欧姆接触层12，p+源区欧姆接触层12为Ti、Ni、Al、Ta的组合，p+源区欧姆接触层12在上述表面上覆盖的厚度为200nm。
所述n+源区欧姆接触层13呈凹槽形状覆盖于裸露的n+源区8上表面、位于p阱区6和n+源区8内侧的沟槽侧壁即n+源区8内侧侧壁和裸露的p阱区6内侧侧壁、位于p阱区6和n+源区8内侧的沟槽底面即裸露的p阱区6上表面和p阱区6内侧的裸露的i型插入层4上表面，n+源区欧姆接触层13与n+源区8上表面、n+源区8内侧侧壁、p阱区6内侧侧壁、p阱区6上表面、i型插入层4上表面均呈欧姆接触性质，n+源区欧姆接触层13为Ti、Ni、Al、Ta的组合，n+源区欧姆接触层13在上述表面上覆盖的厚度为200nm。
所述裸露的多晶硅栅10上表面、裸露的第一隔离介质层11内侧侧壁、第一隔离介质层11上表面内侧边缘、裸露的第二隔离介质层19外侧侧壁、第二隔离介质层19上表面外侧边缘覆盖有栅电极14，栅电极14的材质为Ti、Al的组合，栅电极14的各处上表面与下表面之间的高度差值范围为5μm-10μm。
所述p+源区欧姆接触层12上表面、裸露的第二隔离介质层19内侧侧壁、第二隔离介质层19上表面内侧边缘覆盖有p+源电极15，p+源电极15的材质为Ti、Al的组合，p+源电极15的各处上表面与下表面之间的高度差值范围为5μm-10μm。
所述n+源区欧姆接触层13上表面、n+源区欧姆接触层13内侧侧壁、裸露的第一隔离介质层11外侧侧壁、第一隔离介质层11上表面外侧边缘覆盖有n+源电极16，n+源电极16的材质为Ti、Al的组合，n+源电极16的各处上表面与下表面之间的高度差值范围为5μm-10μm。
所述p+源电极15与n+源电极16电学互联。
所述n型衬底1的下表面覆盖有漏极欧姆接触层17，漏极欧姆接触层17为Ti、Ni、Al、W的组合，漏极欧姆接触层17在上述表面上覆盖的厚度为200nm。
所述漏极欧姆接触层17下表面覆盖有漏电极18，漏电极18为Ag，漏电极18在上述表面上覆盖的厚度为2μm。
如图4a-图4o所示，本实施例还提出一种高阈值电压SiC MOSFET器件的制造方法，包括以下步骤：
选择n型偏8°4H-SiC晶片作为n型衬底1，如图4a；
通过化学气相淀积的方法在n型衬底1的硅面依次外延n型缓冲层2、n型漂移区3、i型插入层4和p+源区5，所述n型缓冲层2、n型漂移区3、i型插入层4和p+源区5均为4H-SiC，如图4b；
通过等离子体刻蚀的方法刻蚀p+源区5，如图4c；
通过化学气相淀积的方法在p+源区5上表面、i型插入层4上表面淀积多晶硅掩蔽层20，通过光刻刻蚀工艺对多晶硅掩蔽层20进行图形化，通过高温离子注入工艺分别向i型插入层4和n型漂移区3注入铝离子形成p阱区6与p结区7，如图4d；
通过氧化工艺的方法氧化多晶硅掩蔽层20获得氧化硅掩蔽层21，如图4e；
通过离子注入工艺向p阱区6注入氮离子形成n+源区8，如图4f；
通过刻蚀方法去除多晶硅掩蔽层20与氧化硅掩蔽层21，通过高温退火方法进行杂质激活，通过牺牲氧化方法去除表面损伤层，通过刻蚀的方法在n+源区8上表面制作沟槽，沟槽底面低于n+源区8下表面，沟槽底面高于p结区7上表面，如图4g；
通过高温氧化与氮钝化工艺方法在p+源区5上表面、p+源区5侧壁、裸露的i型插入层4上表面、裸露的p阱区6上表面、n+源区8上表面、n+源区8侧壁以及裸露的p阱区6内侧侧壁表面制备栅氧化层9，如图4h；
通过化学气相淀积的方法在栅氧化层9上表面与侧壁制造多晶硅栅10，如图4i；
通过光刻与刻蚀的方法对多晶硅栅10与栅氧化层9进行图形化，如图4j；
通过化学气相淀积的方法在上述完成的器件上表面制备隔离介质层，如图4k；
通过光刻与刻蚀的方法对隔离介质层进行图形化，如图4l；
通过真空蒸镀与剥离的方法制作p+源区欧姆接触层12与n+源区欧姆接触层13，并通过快速高温退火方法进行热处理，如图4m；
通过真空蒸镀与湿法腐蚀的方法制作栅电极14、p+源电极15、n+源电极16，如图4n；
通过化学机械抛光的方法减薄n型衬底1，减薄后的n型衬底1各处上表面与下表面之间的高度差值为150μm；
通过真空蒸镀的方法在n型衬底1下表面制备漏极欧姆接触层17，通过激光退火进行热处理，通过真空蒸镀的方法在漏极欧姆接触层17下表面制作漏电极18，如图4o。
本实施例中，通过设置i型插入层4，减弱了导电沟道的杂质补偿效应，使沟道杂质浓度升高并降低SiC MOSFET器件中沟道电子的杂质散射，提高了SiC MOSFET器件的阈值电压，降低了SiC MOSFET器件的沟道电阻。
本实施例中，通过设置p+源区5，将栅氧化层9隔离于高电场之外，使得SiC MOSFET器件可以获得更宽的p阱区6间距，同时在反向工作时能够向i型插入层注入空穴，降低了SiC MOSFET器件的正向与反向导通电阻，减小了SiC MOSFET器件的栅漏电容。
本实施例中，通过设置p+源区5与凹槽形状n+源区欧姆接触层13的组合，减少了SiC MOSFET器件的离子注入次数，简化了SiC MOSFET器件的制造工艺。
本实施例中，通过设置n+源区欧姆接触层13与i型插入层4呈欧姆接触电学性质，反向工作时，电流从i型插入层4至n+源区欧姆接触层13之间不再有势垒阻挡，从而降低了SiC MOSFET器件的反向导通特性的门槛电压。
本实施例中，通过减薄的n型4H-SiC衬底1，降低衬底层的串联电阻，降低SiCMOSFET器件的导通电阻。
实施例三：
本实施例中提出的一种高阈值电压SiC MOSFET器件，在不牺牲电阻与电容特性的条件下提高了SiC MOSFET器件的阈值电压，减少了SiC MOSFET器件的离子注入次数，提升了现有SiC MOSFET器件的性能。
具体的，一种高阈值电压SiC MOSFET器件，包括n型衬底1、n型缓冲层2、n型漂移区3、i型插入层4，p+源区5、p阱区6、p结区7、n+源区8、栅氧化层9、多晶硅栅10、隔离介质层、p+源区欧姆接触层12、n+源区欧姆接触层13、栅电极14、p+源电极15、n+源电极16、漏极欧姆接触层17，漏电极18，其中，隔离介质层包括第一隔离介质层11和第二隔离介质层19。
所述n型衬底1的上方设有n型缓冲层2，n型缓冲层2下表面与n型衬底1上表面齐平，n型缓冲层2的各处上表面与下表面之间的高度差值为0.5μm，施主杂质浓度为1.0e18cm-3。
n型缓冲层2的上方设有n型漂移区3，n型漂移区3下表面与n型缓冲层2上表面齐平，n型漂移区3的各处上表面与下表面之间的最大高度差值为30μm，施主杂质浓度自下表面至上表面呈递减分布，下表面施主杂质浓度为8.0e15 cm-3，上表面施主杂质浓度为3e15cm-3。
n型漂移区3上方设有i型插入层4，i型插入层4下表面与n型漂移区3上表面齐平，i型插入层4的各处上表面与下表面之间的最大高度差值为0.1μm，施主杂质浓度为1.0e14cm-3。
i型插入层4上方设有若干p+源区5，p+源区5分布于i型插入层4上方，p+源区5的各处上表面与下表面之间的高度差值为0.5μm，受主杂质浓度为1.0e18cm-3。
所述位于p+源区5外侧的i型插入层4中嵌有若干p阱区6，所述p阱区6中嵌有n+源区8，p阱区6和n+源区8均为空心闭合形状且p阱区6内侧侧壁位于n+源区8内侧侧壁的内侧，p阱区6下表面与i型插入层4下表面齐平，n+源区8下表面高于p阱区6下表面，n+源区8上表面、位于n+源区8外侧的裸露的p阱区6上表面与位于p阱区6外侧的i型插入层4上表面齐平，p阱区的各处上表面与下表面之间的最大高度差值为0.1μm，杂质浓度为9.0e16cm-3，n+源区8的各处上表面与下表面之间的高度差值为0.3μm，施主杂质浓度为2.0e18cm-3。同时，从n+源区8上表面沿其内侧侧壁向下开设沟槽，沟槽底面低于n+源区8下表面且高于p阱区6下表面。
p阱区6下表面之下为嵌于n型漂移区3上表面的p结区7，p结区7为空心闭合形状，p结区7上表面与n型漂移区3上表面齐平，下表面高于n型漂移区3下表面，p结区7的各处上表面与下表面之间的高度差值为0.7μm，受主杂质浓度为5.0e17cm-3。
所述p+源区5上表面外侧边缘、p+源区5侧壁，紧邻p+源区5的i型插入层4上表面即位于p阱区6外侧的裸露的i型插入层4上表面、位于n+源区8外侧的裸露的p阱区4上表面以及n+源区8上表面外侧边缘均覆盖有栅氧化层9，栅氧化层9在上述表面上覆盖的厚度为50nm。
所述栅氧化层9上表面覆盖有多晶硅栅10，多晶硅栅10各处上表面与下表面之间的最大高度差值为500nm，多晶硅栅10侧壁、多晶硅栅10上表面边缘以及栅氧化层9侧壁覆盖有隔离介质层，隔离介质层在上述表面上覆盖的厚度为600nm，其中：多晶硅栅10外侧侧壁、多晶硅栅10上表面外侧边缘以及裸露的栅氧化层9外侧侧壁覆盖有第一隔离介质层11，多晶硅栅10内侧侧壁、多晶硅栅10上表面内侧边缘以及裸露的栅氧化层9内侧侧壁覆盖有第二隔离介质层19。
所述p+源区5上表面中心即位于第二隔离介质层19内侧的裸露的p+源区5上表面覆盖有p+源区欧姆接触层12，p+源区欧姆接触层12为Ti、Ni、Al、Ta的组合，p+源区欧姆接触层12在上述表面上覆盖的厚度为200nm。
所述n+源区欧姆接触层13呈凹槽形状覆盖于裸露的n+源区8上表面、位于p阱区6和n+源区8内侧的沟槽侧壁即n+源区8内侧侧壁和裸露的p阱区6内侧侧壁、位于p阱区6和n+源区8内侧的沟槽底面即裸露的p阱区6上表面和p阱区6内侧的裸露的i型插入层4上表面，n+源区欧姆接触层13与n+源区8上表面、n+源区8内侧侧壁、p阱区6内侧侧壁、p阱区6上表面均呈欧姆接触性质，n+源区欧姆接触层13与p阱区6内侧i型插入层4上表面呈肖特基接触性质，n+源区欧姆接触层13为Ti、Ni、Al、Ta的组合，n+源区欧姆接触层13在上述表面上覆盖的厚度为200nm。
所述裸露的多晶硅栅10上表面、裸露的第一隔离介质层11内侧侧壁、第一隔离介质层11上表面内侧边缘、裸露的第二隔离介质层19外侧侧壁、第二隔离介质层19上表面外侧边缘覆盖有栅电极14，栅电极14的材质为Ti、Al的组合，栅电极14的各处上表面与下表面之间的高度差值范围为5μm-10μm。
所述p+源区欧姆接触层12上表面、裸露的第二隔离介质层19内侧侧壁、第二隔离介质层19上表面内侧边缘覆盖有p+源电极15，p+源电极15的材质为Ti、Al的组合，p+源电极15的各处上表面与下表面之间的高度差值范围为5μm-10μm。
所述n+源区欧姆接触层13上表面、n+源区欧姆接触层13内侧侧壁、裸露的第一隔离介质层11外侧侧壁、第一隔离介质层11上表面外侧边缘覆盖有n+源电极16，n+源电极16的材质为Ti、Al的组合，n+源电极16的各处上表面与下表面之间的高度差值范围为5μm-10μm。
所述p+源电极15与n+源电极16电学互联。
所述n型衬底1的下表面覆盖有漏极欧姆接触层17，漏极欧姆接触层17为Ti、Ni、Al、W的组合，漏极欧姆接触层17在上述表面上覆盖的厚度为200nm。
所述漏极欧姆接触层17下表面覆盖有漏电极18，漏电极18为Ag，漏电极18在上述表面上覆盖的厚度为2μm。
本实施例还提出一种高阈值电压SiC MOSFET器件的制造方法，包括以下步骤：
选择n型偏8°4H-SiC晶片作为n型衬底1；
通过化学气相淀积的方法在n型衬底1的硅面依次外延n型缓冲层2、n型漂移区3、i型插入层4和p+源区5，所述n型缓冲层2、n型漂移区3、i型插入层4和p+源区5均为4H-SiC；
通过等离子体刻蚀的方法刻蚀p+源区5；
通过化学气相淀积的方法在p+源区5上表面、i型插入层4上表面淀积多晶硅掩蔽层20，通过光刻刻蚀工艺对多晶硅掩蔽层20进行图形化，通过高温离子注入工艺分别向i型插入层4和n型漂移区3注入铝离子形成p阱区6与p结区7；
通过氧化工艺的方法氧化多晶硅掩蔽层20获得氧化硅掩蔽层21；
通过离子注入工艺向p阱区6注入氮离子形成n+源区8；
通过刻蚀方法去除多晶硅掩蔽层20与氧化硅掩蔽层21，通过高温退火方法进行杂质激活，通过牺牲氧化方法去除表面损伤层，通过刻蚀的方法在n+源区8上表面制作沟槽，沟槽底面低于n+源区8下表面，沟槽底面高于p结区7上表面；
通过高温氧化与氮钝化工艺方法在p+源区5上表面、p+源区5侧壁、裸露的i型插入层4上表面、裸露的p阱区6上表面、n+源区8上表面、n+源区8侧壁以及裸露的p阱区6内侧侧壁表面制备栅氧化层9；
通过化学气相淀积的方法在栅氧化层9上表面与侧壁制造多晶硅栅10；
通过光刻与刻蚀的方法对多晶硅栅10与栅氧化层9进行图形化；
通过化学气相淀积的方法在上述完成的器件上表面制备隔离介质层；
通过光刻与刻蚀的方法对隔离介质层进行图形化；
通过真空蒸镀与剥离的方法制作p+源区欧姆接触层12与n+源区欧姆接触层13，并通过快速高温退火方法进行热处理；
通过真空蒸镀与湿法腐蚀的方法制作栅电极14、p+源电极15、n+源电极16；
通过化学机械抛光的方法减薄n型衬底1，减薄后的n型衬底1各处上表面与下表面之间的高度差值为130μm；
通过真空蒸镀的方法在n型衬底1下表面制备漏极欧姆接触层17，通过激光退火进行热处理，通过真空蒸镀的方法在漏极欧姆接触层17下表面制作漏电极18。
本实施例中，通过设置i型插入层4，减弱了导电沟道的杂质补偿效应，使沟道杂质浓度升高并降低SiC MOSFET器件中沟道电子的杂质散射，提高了SiC MOSFET器件的阈值电压，降低了SiC MOSFET器件的沟道电阻。
本实施例中，通过设置p+源区5，将栅氧化层9隔离于高电场之外，使得SiC MOSFET器件可以获得更宽的p阱区6间距，同时在反向工作时能够向i型插入层注入空穴，降低了SiC MOSFET器件的正向与反向导通电阻，减小了SiC MOSFET器件的栅漏电容。
本实施例中，通过设置p+源区5与凹槽形状n+源区欧姆接触层13的组合，减少了SiC MOSFET器件的离子注入次数，简化了SiC MOSFET器件的制造工艺。
本实施例中，通过减薄的n型4H-SiC衬底1，降低衬底层的串联电阻，降低SiCMOSFET器件的导通电阻。
为了说明本发明具有高阈值电压的性能，通过以下数值仿真进行证明。
使用计算机虚拟实验平台对上述实施例二中的一种高阈值电压SiC MOSFET器件进行了数值验证。图5是实施例二中的一种高阈值电压SiC MOSFET器件的特性曲线数值计算结果，从图5中可以看出，本发明的一种高阈值电压SiC MOSFET器件比现有SiC MOSFET器件表现出更高的阈值电压同时导通电阻与栅漏电容基本保持一致，这是由于i型插入层4、p+源区5以及减薄的4H-SiCn型衬底1的有益效果；从图5中还可以看出，本发明的一种高阈值电压SiC MOSFET器件反向开启门槛电压较现有SiC MOSFET器件更低，这是由于本发明设置p+源区5、设置凹槽状n+源区欧姆接触层13与i型插入层4呈欧姆接触电学性质的有益效果。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种高阈值电压SiC MOSFET器件，其特征在于，包括n型衬底（1）、依次设置于n型衬底（1）上方的n型缓冲层（2）和n型漂移区（3）和i型插入层（4）以及依次设置于n型衬底（1）下方的漏极欧姆接触层（17）和漏电极（18）；
所述i型插入层（4）上方设有若干p+源区（5），位于p+源区（5）外侧的i型插入层（4）中嵌有若干p阱区（6），p阱区（6）中嵌有n+源区（8），n+源区（8）为空心闭合形状，p阱区（6）下表面与i型插入层（4）下表面齐平且低于n+源区（8）下表面，n+源区（8）上表面、位于n+源区（8）外侧的裸露的p阱区（6）上表面与位于p阱区（6）外侧的裸露的i型插入层（4）上表面齐平，且从n+源区（8）上表面沿其内侧侧壁向下开设沟槽，沟槽底面低于n+源区（8）下表面且高于p阱区（6）下表面；
所述p阱区（6）下表面之下为嵌于n型漂移区（3）上表面的p结区（7），p结区（7）上表面与n型漂移区（3）上表面齐平，p结区（7）下表面高于n型漂移区（3）下表面；
所述p+源区（5）上表面外侧边缘、p+源区（5）侧壁、位于p阱区（6）外侧的裸露的i型插入层（4）上表面、位于n+源区（8）外侧的裸露的p阱区（6）上表面以及n+源区（8）上表面外侧边缘均覆盖有栅氧化层（9），栅氧化层（9）上表面覆盖有多晶硅栅（10），多晶硅栅（10）外侧侧壁和上表面外侧边缘以及裸露的栅氧化层（9）外侧侧壁覆盖有第一隔离介质层（11），多晶硅栅（10）内侧侧壁和上表面内侧边缘以及裸露的栅氧化层（9）内侧侧壁覆盖有第二隔离介质层（19）；
位于所述第二隔离介质层（19）内侧的裸露的p+源区（5）上表面覆盖有p+源区欧姆接触层（12），裸露的n+源区（8）上表面、位于p阱区（6）和n+源区（8）内侧的沟槽侧壁和底面覆盖有n+源区欧姆接触层（13）；
所述裸露的多晶硅栅（10）上表面、裸露的第一隔离介质层（11）内侧侧壁和上表面内侧边缘、裸露的第二隔离介质层（19）外侧侧壁和上表面外侧边缘覆盖有栅电极（14）；p+源区欧姆接触层（12）上表面、裸露的第二隔离介质层（19）内侧侧壁和上表面内侧边缘覆盖有p+源电极（15）；n+源区欧姆接触层（13）上表面、n+源区欧姆接触层（13）内侧侧壁、裸露的第一隔离介质层（11）外侧侧壁和上表面外侧边缘覆盖有n+源电极（16）；所述p+源电极（15）与n+源电极（16）电学互联。
2. 根据权利要求1所述的一种高阈值电压SiC MOSFET器件，其特征在于，所述p阱区（6）为实心闭合形状，位于p阱区（6）和n+源区（8）内侧的沟槽侧壁为n+源区（8）内侧侧壁和裸露的p阱区（6）内侧侧壁，沟槽底面为裸露的p阱区（6）上表面。
3. 根据权利要求2所述的一种高阈值电压SiC MOSFET器件，其特征在于，所述n+源区欧姆接触层（13）和与其接触的n+源区（8）上表面、n+源区（8）内侧侧壁、p阱区（6）内侧侧壁、p阱区（6）上表面均呈欧姆接触性质。
4. 根据权利要求1所述的一种高阈值电压SiC MOSFET器件，其特征在于，所述p阱区（6）为空心闭合形状，位于p阱区（6）和n+源区（8）内侧的沟槽侧壁为n+源区（8）内侧侧壁和裸露的p阱区（6）内侧侧壁，沟槽底面为裸露的p阱区（6）上表面和位于p阱区（6）内侧的裸露的i型插入层（4）上表面。
5. 根据权利要求4所述的一种高阈值电压SiC MOSFET器件，其特征在于，所述n+源区欧姆接触层（13）和与其接触的n+源区（8）上表面、n+源区（8）内侧侧壁、p阱区（6）内侧侧壁、p阱区（6）上表面、i型插入层（4）上表面均呈欧姆接触性质。
6. 根据权利要求4所述的一种高阈值电压SiC MOSFET器件，其特征在于，所述n+源区欧姆接触层（13）和与其接触的n+源区（8）上表面、n+源区（8）内侧侧壁、p阱区（6）内侧侧壁、p阱区（6）上表面均呈欧姆接触性质，n+源区欧姆接触层（13）和与其接触的i型插入层（4）上表面呈肖特基接触性质。
7. 根据权利要求1~6任一所述的一种高阈值电压SiC MOSFET器件，其特征在于，所述n型漂移区（3）的施主杂质浓度处处相同。
8. 根据权利要求1~6任一所述的一种高阈值电压SiC MOSFET器件，其特征在于，所述n型漂移区（3）的施主杂质浓度自下表面至上表面呈递减分布。
9. 一种高阈值电压SiC MOSFET器件的制造方法，用于制造权利要求1~8任一所述的高阈值电压SiC MOSFET器件，其特征在于，包括如下步骤：
S1、选择n型4H-SiC晶片作为n型衬底（1）；
S2、通过化学气相淀积的方法在n型衬底（1）的硅面依次外延n型缓冲层（2）、n型漂移区（3）、i型插入层（4）和p+源区（5）；
S3、通过等离子体刻蚀的方法刻蚀p+源区（5）；
S4、通过化学气相淀积的方法在p+源区（5）上表面、i型插入层（4）上表面淀积多晶硅掩蔽层（20），通过光刻刻蚀工艺对多晶硅掩蔽层（20）进行图形化，通过高温离子注入工艺分别向i型插入层（4）和n型漂移区（3）注入铝离子形成p阱区（6）与p结区（7）；
S5、通过氧化工艺氧化多晶硅掩蔽层（20）的方法获得氧化硅掩蔽层（21）；
S6、通过离子注入工艺向p阱区（6）注入氮离子形成n+源区（8），去除多晶硅掩蔽层（20）与氧化硅掩蔽层（21），通过高温退火方法进行杂质激活，通过牺牲氧化方法去除表面损伤层；
S7、通过刻蚀的方法在n+源区（8）上表面制作沟槽，沟槽底面低于n+源区（8）下表面，沟槽底面高于p结区（7）上表面；
S8、通过高温氧化与氮钝化工艺方法在p+源区（5）上表面、p+源区（5）侧壁、裸露的i型插入层（4）上表面、裸露的p阱区（6）上表面、n+源区（8）上表面、n+源区（8）侧壁以及裸露的p阱区（6）内侧侧壁表面制备栅氧化层（9）；
S9、通过化学气相淀积的方法在栅氧化层（9）上表面与侧壁制造多晶硅栅（10）；
S10、通过光刻与刻蚀的方法对多晶硅栅（10）与栅氧化层（9）进行图形化；
S11、通过化学气相淀积的方法在上述完成的器件上表面制备隔离介质层，隔离介质层包括第一隔离介质层（11）和第二隔离介质层（19）；
S12、通过光刻与刻蚀的方法对隔离介质层进行图形化；
S13、通过真空蒸镀与剥离的方法制作p+源区欧姆接触层（12）与n+源区欧姆接触层（13），并通过快速高温退火方法进行热处理；
S14、通过真空蒸镀与湿法腐蚀的方法制作栅电极（14）、p+源电极（15）、n+源电极（16）；
S15、通过真空蒸镀的方法在n型衬底（1）下表面制备漏极欧姆接触层（17），并通过激光退火进行热处理；
S16、通过真空蒸镀的方法在漏极欧姆接触层（17）下表面制作漏电极（18）。
10. 根据权利要求9所述的一种高阈值电压SiC MOSFET器件的制造方法，其特征在于，所述步骤S14和步骤S15之间还包括步骤：通过化学机械抛光的方法减薄n型衬底（1）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210132244.XA CN114530504B (zh) | 2022-02-14 | 2022-02-14 | 一种高阈值电压SiC MOSFET器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210132244.XA CN114530504B (zh) | 2022-02-14 | 2022-02-14 | 一种高阈值电压SiC MOSFET器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114530504A CN114530504A (zh) | 2022-05-24 |
| CN114530504B true CN114530504B (zh) | 2023-10-10 |
Family
ID=81623509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210132244.XA Active CN114530504B (zh) | 2022-02-14 | 2022-02-14 | 一种高阈值电压SiC MOSFET器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114530504B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115513297B (zh) * | 2022-11-09 | 2023-09-22 | 中芯越州集成电路制造(绍兴)有限公司 | 碳化硅平面mosfet器件及其制造方法 |
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-
2022
- 2022-02-14 CN CN202210132244.XA patent/CN114530504B/zh active Active
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| CN110896102A (zh) * | 2019-11-04 | 2020-03-20 | 西安电子科技大学 | 一种基于双mos栅控的n型碳化硅晶闸管及其制备方法 |
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| Publication number | Publication date |
|---|---|
| CN114530504A (zh) | 2022-05-24 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |