CN107799609A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。一种存储单元，其包括控制栅电极和存储栅电极。控制栅电极被形成在包括半导体衬底一部分的鳍FA的上表面和侧壁上方。存储栅电极在相邻于控制栅电极的一个侧表面的位置中通过ONO膜被形成在控制栅电极的一个侧表面以及鳍的上表面和侧壁上方。而且，控制栅电极和存储栅电极由n型多晶硅形成。第一金属膜被设置在栅电极和控制栅电极之间。第二金属膜被设置在ONO膜和存储栅电极之间。第一金属膜的功函数大于第二金属膜的功函数。

Description

半导体器件及其制造方法
相关申请交叉引用
包括说明书，附图以及摘要的于2016年8月31日提交的日本专利申请No.2016-168823的公开内容，通过引用的方式整体并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，且优选地适用于具有例如由鳍形的半导体单元构造的鳍型晶体管(FINFET：Fin Field Effect Transistor，鳍式场效应晶体管)的半导体器件及其制造方法。
背景技术
日本未审查专利申请公开No.2008-41832公开了一种具有绝缘膜的非易失性存储器的存储单元，其在半导体衬底和选择栅电极之间利用由氮化硅或氮氧化硅形成的绝缘膜以及由金属氧化物或金属硅化物形成的含金属元素层而被构造。
发明内容
在具有鳍型沟道的分裂栅极型存储单元中，耗尽层的宽度取决于鳍的宽度。因此，具有阈值电压随着鳍的宽度变小而降低的问题。对于此的对策来说，考虑增加鳍的杂质浓度。但是，沟道的电阻增加，且其迁移率降低，因此导致驱动力降低。
本说明书和附图的说明将使其他目的和新的特征变得显而易见。
根据一个实施例，提供一种具有控制栅电极、存储栅电极以及第二绝缘膜的半导体器件。控制栅电极通过第一绝缘膜形成在包括半导体衬底的一部分的鳍的上表面和侧壁上方。存储栅电极被形成为相邻于控制栅电极的一个侧表面。第二绝缘膜形成在控制栅电极和存储栅电极之间以及鳍和存储栅电极之间，并且包括电荷积累膜。控制栅电极和存储栅电极由n型多晶硅形成。第一金属膜被设置在第一绝缘膜和控制栅电极之间。第二金属膜被设置在第二绝缘膜和存储栅电极之间。第一金属膜的功函数大于第二金属膜的功函数。
根据另一实施例，提供一种制造半导体器件的方法，包括如下步骤：形成包括半导体衬底的一部分的多个鳍；通过形成埋入彼此相邻的鳍之间的绝缘膜而形成元件隔离区；以及形成依次地层叠在鳍的上表面和侧壁上的第一绝缘膜、第一金属膜以及控制栅电极。而且，存在下述步骤：在相邻于控制栅电极的一个侧表面的位置形成依次地层叠在控制栅电极的侧表面以及鳍的上表面和侧壁上的包括电荷积累膜的第二绝缘膜、第二金属膜以及由n型多晶硅形成的存储栅电极。第一金属膜的功函数大于第二金属膜的功函数。
根据一个实施例，能避免由于高集成度而造成的半导体器件的操作特性的退化。
附图说明
图1是示出根据一个实施例的半导体器件的存储单元区的平面图。
图2是沿图1的线A-A截取的截面图。
图3是沿图1的线B-B截取的截面图。
图4是沿图1的线C-C截取的截面图。
图5A是根据比较示例3的选择晶体管的栅极结构的能带图，以及图5B是根据一个实施例的选择晶体管的栅结结构的能带图。
图6是说明氮化钛膜的功函数以及厚度之间关系的曲线图。
图7是用于解释根据该实施例的半导体器件(存储单元区和逻辑区)的制造过程的截面图。
图8是用于解释图7之后的半导体器件的制造过程的截面图。
图9是用于解释图8之后的半导体器件的制造过程的截面图。
图10是用于解释图9之后的半导体器件的制造过程的截面图。
图11是用于解释图10之后的半导体器件的制造过程的截面图。
图12是用于解释图11之后的半导体器件的制造过程的截面图。
图13是用于解释图12之后的半导体器件的制造过程的截面图。
图14是用于解释图13之后的半导体器件的制造过程的截面图。
图15是用于解释图14之后的半导体器件的制造过程的截面图。
图16是用于解释图15之后的半导体器件的制造过程的截面图。
图17是用于解释图16之后的半导体器件的制造过程的截面图。
图18是用于解释图17之后的半导体器件的制造过程的截面图。
图19是用于解释图18之后的半导体器件的制造过程的截面图。
图20是用于解释图19之后的半导体器件的制造过程的截面图。
图21是用于解释图20之后的半导体器件的制造过程的截面图。
图22是用于解释图21之后的半导体器件的制造过程的截面图。
图23是用于解释图22之后的半导体器件的制造过程的截面图。
图24是示出根据该实施例的第一变型例的存储单元的截面图。
图25是说明金属的功函数的曲线图。
图26是示出根据该实施例的第二变型例的存储单元的截面图。
图27A是说明根据该实施例的第二变型例的选择晶体管的栅极结构的能带图，以及图27B是说明存储晶体管的栅极结构的能带图。
图28是示出根据该实施例的第三变型例的存储单元的截面图。
图29是示出根据该实施例的第四变型例的存储单元的截面图。
图30是示出根据比较示例1的存储单元的截面图。
图31是示出根据比较示例2的存储单元的截面图。
图32A是示出根据比较示例3的存储单元的在栅极纵向方向上的截面图，以及图32B是示出其在栅极横向方向上的截面图。
具体实施方式
在以下优选实施例中，为方便起见，如果需要，将把说明分成多个部分或优选实施例，但是除非另外规定，否则它们并不相互无关，而是一个可以是另一个的一部分或整体的变型、应用实例、细节、补充说明的关系。
在以下优选实施例中，在涉及元素的数目(包括数量，数值，量，范围)的情况下，除非另外规定且除非原理上被明确限制，否则本发明不限于规定的数目，且可采用规定数目以上或以下的数目。
在以下优选实施例中，毋容置疑的是组成元素(包括元素步骤)不是必需的，除非另外规定且除非认为原理上它们明显被需要。
在以下优选实施例中，对于组成元素来说，毋容置疑的是术语“以A形成”，“由A形成”，“具有A”以及“包括A”中的每一个不排除任意其他元素，除非规定仅包括该元素。类似地，在以下优选实施例中，在组成元素的形式或位置关系的引用中，倾向于涵盖那些近似或基本上类似于该形式等的情况，除非另外规定且除非认为它们在原理上明显不需要。这也适用于上述数值和范围。
现在将根据附图具体说明本发明的优选实施例。在用于描述优选实施例的整个说明中，那些具有相同功能的构件由相同参考数字表示且不再重复说明。为简化说明，可相对放大说明特定部分。即使彼此对应的截面图和平面图，为了简化说明，某些部分也可被相对放大说明。即使在截面图中，为了简化说明也可采用影线，而在平面图中也可采用影线。
现在将根据附图具体说明本发明的一个优选实施例。
(本发明比较和检验的半导体器件)
因为考虑到能够澄清根据该实施例的半导体器件及其制造方法，因此根据本发明执行的比较和检验将对半导体器件中的问题和主题进行具体说明。
<比较例1>
图30是示出在栅极纵向方向上的比较示例1的具有平面沟道的分裂栅极型存储单元的截面图。在该附图中，符号CG代表控制栅电极，符号CS代表包括电荷积累膜的绝缘膜，符号IR1代表栅极绝缘膜，符号MG代表存储栅电极，符号SB代表半导体衬底，且符号SD代表源极/漏极区。
在存储单元RMC1的控制栅电极CG和半导体衬底SB之间形成由氧化硅或氮氧化硅形成的栅极绝缘膜IR1。
随着时代的进步，栅极绝缘膜IR1的厚度等于或低于3nm，且控制栅电极CG的栅极长度等于或低于100nm。在这种情况下，因为控制栅电极CG的阈值电压增加，所以需要增加半导体衬底SB的杂质浓度。但是，如果半导体衬底SB的杂质浓度增加，则会存在某些显著的现象，例如扰动(在存储单元的重写/读取时由于施加至各个节点的电压而造成的积累的电荷变化的现象)、控制栅电极CG的阈值电压的变化以及驱动力的退化。
<比较例2>
图31是示出在栅极纵向方向上的比较示例2的具有平面沟道的分裂栅极型存储单元的截面图(参见日本未审查专利申请公开No.2008-41832)。在附图中，符号CG代表控制栅电极，符号CS代表包括电荷积累膜的绝缘膜，符号IR2代表栅极绝缘膜，符号IR2a代表绝缘膜，符号IR2b代表含金属元素层，符号MG代表存储栅电极，符号SB代表半导体衬底以及符号SB代表源极/漏极区。
栅极绝缘膜IR2形成在存储单元RMC2的控制栅电极CG和半导体衬底SB之间。栅极绝缘膜IR2由绝缘膜IR2a以及含金属元素层IR2b的层叠膜形成。膜IR2a由氧化硅或氮氧化硅形成。层IR2b由金属氧化物或金属硅化物形成。可以使用发生在含金属元素层IR2b以及控制栅电极CG中包括的多晶硅膜的结表面处的费米能级钉扎(Fermi-level pinning)来控制控制栅电极CG的阈值电压。
在这种情况下，可在不增加半导体衬底SB的杂质浓度的情况下增加控制栅电极CG的阈值电压。因此，能避免扰动、控制栅电极CG的阈值电压变化以及驱动力的退化。
但是存在某些问题，即(1)难以控制含金属元素层IR2b的厚度，(2)可控阈值电压的范围较窄，以及(3)含金属元素层IR2b在写入和擦除时捕获电荷，由此不利地导致选择晶体管的特性退化。
<比较例3>
图32A是示出在栅极纵向方向上的比较示例3的具有鳍沟道的分裂栅极型存储单元的截面图，以及图32B是示出在栅极横向方向上的存储单元的截面图。在附图中，符号CG代表控制栅电极，符号CS代表包括电荷积累膜的绝缘膜，符号EI代表元件隔离区，符号FA代表鳍，符号IR3代表栅极绝缘膜，符号MG代表存储栅电极，符号SB代表半导体衬底以及符号SD代表源极/漏极区。
具有鳍型沟道的存储单元RMC3可执行理想的耗尽型操作，且具有如下优点：S值低；仅存在由于杂质波动而造成的控制栅电极CG的阈值电压的较小变化；以及驱动力高。
阈值(Vth)由方程式(1)表达。
Vth＝Vfb+2f+Qb/Cox 方程式(1)
在这种情况下，Vfb代表平带电压，f代表耗尽层电势，Qb代表耗尽层中的固定电荷量，且Cox代表栅极电容。
耗尽层中的固定电荷(Qb)量由方程式(2)表达。
Qb＝q*Na*ts 方程式(2)
在这种情况下，q代表电子电荷量，Na代表受主浓度，且ts代表耗尽层宽度。
在鳍沟道的情况下，因为耗尽层的宽度ts取决于鳍FA的宽度t，因此问题是如果鳍FA的宽度t降低，则阈值电压降低。对于此问题的应对方法而言，考虑增加鳍FA的杂质浓度。但是，沟道电阻增大，且迁移率下降。这导致降低驱动力且失去鳍沟道的效果。
(优选实施例)
<半导体器件的结构>
根据一个优选实施例的半导体器件包括具有鳍型沟道的分裂栅极型存储单元。这种存储单元由共享源极和漏极区的选择晶体管和存储晶体管形成。
现在将使用图1至图4来说明根据优选实施例的半导体器件的结构。图1是示出根据该实施例的半导体器件的存储单元区的平面图。图2是沿图1的线A-A截取的截面图。图3是沿图1的线B-B截取的截面图。图4是沿图1的线C-C截取的截面图。
图2中所示的沿线A-A截取的截面是沿着鳍的延伸方向的截面。图3中所示的沿线B-B截取的截面是沿着鳍上方的控制栅电极的延伸方向的截面。图4中所示的沿线C-C截取的截面是沿鳍上方的存储栅电极的延伸方向的截面。图1并未示出源极/漏极区、层间绝缘膜以及栅电极上方的硅化物层。
如图1至图4中所示，存储单元(非易失性存储单元)MC是半导体衬底SB的一部分，且被形成在板状鳍FA上方，该板状鳍FA被形成在半导体衬底SB的上部上。
鳍FA是沿着沿半导体衬底SB的主表面的x方向延伸的半导体层的图案。鳍FA在沿着半导体衬底SB的主表面且正交于x方向的y方向上的宽度明显小于鳍FA在x方向上的宽度。半导体衬底SB例如由单晶硅形成。
鳍FA包括在y方向上相互隔离地排列的多个鳍。在图1中，仅示出y方向上的三个鳍FA。但是在y方向上可排列三个以上的鳍FA。
也可在x方向上排列多个鳍FA，且只要突出部分具有长度、宽度和高度，则它们可以以任意形状来被形成。例如，在平面图中包括曲折图案。鳍FA可以以任意形式排列。
沟渠D1形成在鳍FA之间的半导体衬底SB的主表面的一侧上。元件隔离区EI是要埋入沟渠D1的绝缘膜，且例如由氧化硅形成。然而，元件隔离区EI未完全地埋入沟渠D1中。因此，一部分鳍FA从元件隔离区EI的上表面突出。从元件隔离区EI的上表面暴露的鳍FA的高度例如约为40nm至100nm。
在本实施例中，板状半导体层被称为鳍FA。半导体层包括上层图案以及下层图案。上层图案被包括在半导体衬底SB的一部分中，从元件隔离区EI暴露且沿x方向延伸。下层图案从上层图案到达沟渠D1的底部，位于上层图案正下方。
即，鳍FA是在半导体衬底SB的主表面的一侧上从半导体衬底SB向上突起的半导体图案，并且是在x方向上延伸的突出单元。在鳍FA中，包括p型杂质(例如硼(B))的p型阱PWS形成得比源极/漏极区深，如将在下文所述。
如图1至图4中所示，在y方向上排列的鳍FA的正上方，跨鳍FA形成在选择晶体管的y方向上延伸的控制栅电极CG以及在存储晶体管的y方向上延伸的存储栅电极MG。
控制栅电极CG通过栅极绝缘膜GF而被形成在从元件隔离区EI的上表面暴露的鳍FA的上表面和侧壁上。栅极绝缘膜GF例如由氧化硅形成，而控制栅电极CG例如由引入了n型杂质的多晶硅形成。
而且，在栅极绝缘膜GF和控制栅电极CG之间形成第一金属膜ME1。选择晶体管具有由栅极绝缘膜GF、第一金属膜ME1以及包括n型多晶硅的控制栅电极CG形成的栅极结构。第一金属膜ME1例如由氮化钛(TiN)形成。考虑到第一金属膜ME1的厚度例如优选处于从5nm至50nm的范围内(毋容置疑，在任何其它条件下都不限于此范围)。从5nm至7nm的范围是最优选的。
第一金属膜ME1的功函数(第一功函数)相对较高，且尤其是等于或大于例如硅(Si)的本征费米能级(4.6eV)。这能增加选择晶体管(增强型)的阈值电压。将在后续<半导体器件的特征和效果>中具体说明具有提供了第一金属膜ME1的选择晶体管的栅极结构的效果。
控制栅电极CG的在x方向上的一个侧表面由侧壁间隔物SW覆盖。在另一个侧表面上，存储栅电极MG通过ONO膜ON形成。侧壁间隔物SW例如由氮化硅、氧化硅或其层叠膜形成。ONO膜ON是氧化硅膜X1、氮化硅膜N1以及氧化硅膜X2从半导体衬底SB以及控制栅电极CG的一侧依次层叠的层叠膜。存储栅电极MG由例如引入n型杂质的多晶硅形成。氮化硅膜N1是捕获绝缘膜(电荷积累膜，电荷存储膜)，且可通过根据存储单元MC的操作来改变氮化硅膜N1的电荷积累态而改变存储单元MC的阈值电压。
存储栅电极MG通过ONO膜ON而被形成在从元件隔离区EI的上表面暴露的鳍FA的上表面和侧壁上。即，ONO膜ON具有L形截面，其沿着鳍FA的上表面以及控制栅电极CG的侧表面连续地形成。
而且，第二金属膜ME2形成在ONO膜ON以及存储栅电极MG之间。存储晶体管具有由ONO膜ON、第二金属膜ME2以及由n型多晶硅形成的存储栅电极MG形成的栅极结构。第二金属膜ME2由与第一金属膜ME1相同的金属材料形成(例如氮化钛(TiN))。
第二金属膜ME2的厚度薄于第一金属膜ME1的厚度，第二金属膜ME2的功函数(第二功函数)相对较低，例如低于硅(Si)的本征费米能级(4.6eV)。这能降低存储晶体管(耗尽型)的阈值电压。将在后续<半导体器件的特征和效果>中具体说明具有提供了第二金属膜ME2的存储晶体管的栅极结构的效果。
作为存储栅电极MG在x方向上的侧表面，未与ONO膜ON接触的侧面被侧壁间隔物SW覆盖。存储栅电极MG以及第二金属膜ME2通过ONO膜ON与控制栅电极CG和鳍FA绝缘。
硅化物层SI形成在控制栅电极CG和存储栅电极MG的每个上表面上。硅化物SI例如由硅化镍(NiSi)或硅化钴(CoSi)形成。提供硅化物层SI以减小接触插头(未示出)和控制栅电极CG或存储栅电极MG之间的耦合电阻。这种接触插头被连接至控制栅电极CG的上表面以及存储栅电极MG的上表面。
一对源极/漏极区被形成在由x方向上的控制栅电极CG和存储栅电极MG形成的图案的两侧上的鳍FA中。源极/漏极区由两个n型半导体区形成，它们是延伸区EX和扩散层DF，其中引入了n型杂质(例如磷(P)或砷(As))。延伸区EX是n型杂质浓度低于扩散层DF的n型杂质浓度的区域。在这种情况下，延伸区EX形成得比扩散层DF浅。延伸层EX被布置在比相邻的扩散层DF更靠近控制栅电极CG和存储栅电极MG的正下方的位置。
以此方式，源极/漏极区具有LDD(轻掺杂漏)结构，其包括具有低杂质浓度的延伸区EX以及具有高杂质浓度的扩散层DF。
其中引入p型杂质的晕圈区HA被形成为在控制栅电极CG的一侧上的位置中围绕延伸区EX。通过提供晕圈区HA，能抑制延伸区EX的耗尽层扩展进入沟道方向。
控制栅电极CG以及形成在鳍FA中的一对源极/漏极区形成具有MISFET(金属绝缘体半导体场效应晶体管)结构的选择晶体管。存储栅电极MG和形成在鳍FA中的一对源极/漏极区形成具有MISFET结构的存储晶体管。
根据本实施例的一个存储单元MC是能执行写入操作以及擦除操作的电可重写非易失性存储器单元。存储单元MC由互相共享源极/漏极区的选择晶体管和存储晶体管形成。即，存储单元MC具有控制栅电极CG、存储栅电极MG、ONO膜ON、控制栅电极CG附近的漏极区以及存储栅电极MG附近的源极区。而且，控制栅电极CG和存储栅电极MG正下方的鳍FA包括沟道区，其中沟道在存储单元MC操作时形成，并且这种沟道是鳍型沟道。
如图2至图4中所示，元件隔离区Ei的上表面、鳍FA的上表面以及侧壁，以及侧壁间隔物SW的侧壁由层间绝缘膜IL覆盖。层间绝缘膜IL例如由氧化硅形成。虽然未示出，但是薄绝缘膜被形成在层间绝缘膜IL、元件隔离区EI的上表面、鳍FA的上表面和侧壁以及侧壁间隔物SW的侧壁之间。这种绝缘膜例如由氮化硅形成。相应的层间绝缘膜IL、侧壁间隔物SW、ONO膜ON、控制栅电极CG、以及存储栅电极MG的上表面在大致相同的平面图中被平面化。
虽未示出，但是相应的层间绝缘膜IL以及存储单元MC的上部由层间绝缘膜覆盖。虽未示出，但是形成贯穿层间绝缘膜IL以及层间绝缘膜IL上方的层间绝缘膜的多个接触插头。接触插头电连接至控制栅电极CG、存储栅电极MG以及源极/漏极区。虽未示出，但是布线被形成在接触插头上方。
<半导体器件的特征和效果>
以下将对根据本实施例的半导体器件的主要特征进行具体说明。
图5A是根据比较示例3的选择晶体管的栅极结构的能带图，且图5B是根据本实施例的选择晶体管的栅极结构的能带图。
图5A是示出比较示例3的栅极结构的能带图，其由由p型单晶硅(Si)形成的半导体衬底、氧化硅(SiO2)膜以及n型多晶硅(Si)形成。图5B是示出本实施例的栅极结构的能带图，其由由p型单晶硅(Si)形成的半导体衬底、氧化硅(SiO2)膜、金属膜以及n型多晶硅(Si)膜(未示出)形成。金属膜是氮化钛(TiN)膜，并且其厚度例如约为5nm。
如图5A中所示，在比较示例3中，n型多晶硅膜的功函数接近4.05eV，与导带的能带级别相同。如图5B中所示，在本实施例中，氮化钛膜的功函数为4.6eV，基本上与硅的本征费米能级相同。在这种情况下，半导体衬底中包括的硅的弯曲减少。因此未形成反型层，除非施加大于比较示例3的电压。结果，能使根据本实施例的选择晶体管的阈值电压例如比根据比较示例3的选择晶体管的阈值电压提高0.5V。
图6是示出氮化钛膜的功函数和厚度之间关系的曲线图。
如图6中所示，氮化钛膜的功函数取决于膜厚度。因此能通过改变氮化钛膜的厚度来控制氮化钛膜的功函数，且还能在从硅的价带至导带的范围内获得功函数。例如，氮化钛膜的厚度达到5nm，则氮化钛膜的功函数约为4.6eV。即，能通过控制氮化钛膜的厚度来获得选择晶体管的所需阈值电压。
在鳍状沟道中，耗尽层的宽度取决于鳍的宽度。在这种情况下，问题是如果鳍的宽度较小，则阈值电压降低。但是，如果形成了金属膜，且对控制栅电极的一侧上的功函数进行控制，则可在不增加鳍的杂质浓度的情况下增加阈值电压。因此，能保持鳍型沟道的特征和效果。特征和效果是：S值较低；仅存在由于杂质浓度而产生的控制栅电极的阈值电压的较小变化；以及驱动力较高。
在比较示例2中，通过使用金属氧化物膜层来控制选择晶体管的阈值电压。在金属氧化物膜层的情况下，因为需要等于或低于1原子层的膜厚度，因此在膜厚度可控性方面存在问题。但是在本实施例中，通过使用金属膜来控制选择晶体管的阈值电压。例如，在氮化钛膜的情况下，可控制约5nm至50nm的膜厚度，由此获得稳定的膜厚度可控性。
至此已经对选择晶体管的栅极结构进行了说明。这同样适用于存储晶体管的栅极结构。能通过形成金属膜且控制存储栅电极的一侧上的功函数，在不改变鳍的杂质浓度的情况下获得存储晶体管的所需阈值电压。
在选择晶体管中，需要开/关的切换，且需要提高阈值电压，以便控制存储操作。即，选择晶体管优选地是增强型的。另一方面，在存储晶体管中，当借助SSI系统执行布线时需要降低阈值电压，如将在下文所述的。即，存储晶体管优选地是耗尽型的。
如上所述，氮化钛膜的功函数取决于膜厚度(参见图6)。因此，在图2中所示的存储单元MC中，当选择晶体管为增强型而存储晶体管为耗尽型时，在选择晶体管中，例如使用功函数等于或大于4.6eV的氮化钛膜来形成第一金属膜ME1。而且，在存储晶体管中，例如使用功函数低于4.6eV的氮化钛膜来形成第二金属膜ME2。结果，在不改变鳍的杂质浓度的情况下，能设定选择晶体管中的高阈值电压，同时能设定存储晶体管中的低阈值电压。
在本实施例中，存储单元MC是n沟道型MISFET，控制栅电极CG和存储栅电极MG由n型多晶硅形成。因此，使用功函数例如等于或大于4.6eV的相对较厚的氮化钛膜来形成控制栅电极CG的一侧上的第一金属膜ME1。而且，使用功函数例如低于4.6eV的相对较薄的氮化钛膜来形成存储栅电极MG的一侧上的第二金属膜ME2。
然而，当存储单元MC是其中控制栅电极CG和存储栅电极MG由p型多晶硅膜形成的p沟道型MISFET时，不同于上述组合的组合也是适用的。即，使用例如功函数等于或低于4.6eV的相对较薄的氮化钛膜来形成控制栅电极CG的一侧上的第一金属膜ME1。此外，使用例如功函数大于4.6eV的相对较厚的氮化钛膜来形成存储栅电极MG的一侧上的第二金属膜ME2。在这种情况下，考虑第一金属膜ME1的厚度例如优选地在从1nm至5nm的范围内(毋容置疑，在任何其他条件下都不限于此范围)。
<半导体器件的操作>
现在将主要对根据本实施例的半导体器件中的非易失性存储单元的操作进行说明。
根据本实施例的存储单元具有MISFET结构，假设MISFET的栅极中的捕获绝缘膜的电荷积累态作为存储信息，且读取该信息作为MISFET的阈值电压。捕获绝缘膜表示能积累电荷的绝缘膜。可以给出氮化硅膜作为捕获绝缘膜的一个实例。通过将电荷注入电荷积累区/从其释放而偏移MISFET的阈值，且其被操作为存储元件。与根据本实施例的存储单元相同，分裂栅极型MONOS(金属-氧化物-氮化物-氧化物-半导体)存储器是使用捕获绝缘膜的一个非易失性半导体存储单元。
用于存储单元的写入和擦除的操作方法例如包括SSI(源侧注入)系统、BTBT(能带至能带隧穿)系统以及FN(Fowler Nordheim)系统。
SSI系统可被假设为通过将热电子注入捕获绝缘膜而用于存储单元的写入的操作方法。BTBT系统可被假设为通过将热空穴注入捕获绝缘膜而用于存储单元的擦除的操作方法。FN系统可被假设为通过隧穿电子或空穴而写入或擦除的操作方法。在FN系统中，具体地，利用FN系统的写入中，可被假设为通过FN隧穿效应将电子注入捕获绝缘膜而用于存储单元的写入的操作方法。此外，利用FN系统的擦除可被假设为通过隧穿效应将空穴注入捕获绝缘膜而用于存储单元的擦除的操作方法。
现在将参考图2说明其中根据SSI系统执行写入且根据FN系统执行擦除的情况。即，“写入”被定义为将电子注入捕获绝缘膜(例如，氮化硅膜N1作为图2中所示的ONO膜ON中的电荷积累单元)，且“擦除”定义为将空穴注入其中。
在利用SSI系统的写入中，通过将写入操作电压施加至用于执行写入的选择存储单元的每个单元，并且将热电子注入选择存储单元的捕获绝缘膜来执行写入。
此时，在两个栅电极(存储栅电极和控制栅电极)之间的下方的沟道区(源极和漏极之间)中生成热电子，且热电子被注入到存储栅电极下方的捕获绝缘膜中。注入的热电子被捕获绝缘膜中的捕获能级捕获。因此，选择存储单元的阈值电压增大。即，选择存储单元处于写入状态。
在利用FN系统的擦除中，擦除操作电压被施加至用于执行擦除的选择存储单元的每个单元。而且，在选择存储单元中，通过从存储栅电极隧穿空穴且将空穴注入捕获绝缘膜来执行擦除。此时，空穴通过FN隧穿(FN隧穿效应)从存储栅电极被注入到捕获绝缘膜。随后，空穴被捕获绝缘膜中的捕获能级捕获。因此，选择存储单元的阈值电压降低。即，选择存储单元处于擦除状态。
在执行读取时，读取操作电压被施加至用于执行读取的选择存储单元的每个单元。可以通过在读取时将要被施加至存储栅电极的电压设定为写入状态中的阈值电压与擦除状态中的阈值电压之间的值来区分写入状态和擦除状态。
<半导体器件的制造方法>
现在将利用图7至图23说明根据本实施例的半导体器件的制造方法。图7至图23是用于解释根据本实施例的半导体器件的制造过程的截面图。
图7至图23示出图1中所示的存储单元区1A的沿线A-A截取的截面图、沿线B-B截取的截面图、沿线C-C截取的截面图、具有低耐压且具有逻辑区1B中形成的MISFET结构的n沟道型MIS晶体管的沿栅极的长方向的截面图以及沿栅极的宽方向的截面图。
首先，如图7中所示，准备半导体衬底SB。随后，形成鳍FA以及围绕鳍FA的沟渠D1。鳍FA由包括存储单元区1A中的半导体衬底SB的主表面的一部分形成。形成鳍FB以及围绕鳍FB的沟渠D2。鳍FB由包括逻辑区1B中的半导体衬底SB的主表面的一部分形成。沟渠D1和D2中的每一个的深度例如约为120nm至250nm。即，形成在半导体衬底SB的主表面的一侧上向半导体衬底SB的上方突出的板状鳍FA和FB。存储单元区1A中的鳍FA在y方向上的宽度例如约为20nm至50nm，而元件隔离区EI在y方向上的宽度例如为90nm。
例如利用CVD(化学机械沉积)技术来将绝缘膜埋入沟渠D1和D2中的每一个中。这种绝缘膜例如由氧化硅形成。此后，例如利用CMP(化学机械抛光)技术来抛光这种绝缘膜。结果，存储单元区1A和逻辑区1B中的绝缘膜的上表面被平面化，以形成埋入沟渠D1和D2中的每一个中的元件隔离区EI。
如图8中所示，使用各向同性干法蚀刻来使元件隔离区EI的上表面回退，由此暴露在x方向上从元件隔离区EI延伸的鳍FA和FB中的每一个的侧壁。鳍FA和FB的从元件隔离区EI的上表面暴露的高度例如约为40nm至60nm。可分别地对存储单元区1A和逻辑区1B执行用于元件隔离区EI的上表面的各向同性干法蚀刻。在这种情况下，在不将被蚀刻的区域由抗蚀剂图案覆盖的状态下执行蚀刻。
如图9中所示，p型杂质(例如硼(B))被注入在包括存储单元区1A的鳍FA以及逻辑区1B的鳍FB的半导体衬底SB上。结果，p型阱PWS形成在存储单元区1A中，且p型阱PW形成在逻辑区1B中。
如图10中所示，从元件隔离区EI的上表面形成覆盖暴露的鳍FA和FB中的每一个的上表面和侧壁的绝缘膜IF1。可使用例如热氧化方法来形成绝缘膜IF1，且其例如由氧化硅形成。绝缘膜IF1覆盖鳍FA和FB的上表面和侧壁且元件隔离区EI的上表面从绝缘膜IF1暴露。绝缘膜IF1的厚度例如约为1nm至2nm。
如图11中所示，例如，第一金属膜ME1形成在元件隔离区EI和绝缘膜IF1的上方。第一金属膜ME1例如为氮化钛膜，且其厚度例如约为5nm至50nm。
如图12中所示，在例如使用CVD技术在第一金属膜ME1上方形成多晶硅膜PS1之后，使用CMP技术抛光多晶硅膜PS1的上表面。多晶硅膜PS1的厚度，从鳍FA和FB的上表面直至多晶硅膜PS1的上表面，例如约为60nm至150nm。
如图13中所示，借助使用抗蚀剂图案(未示出)作为掩模，通过执行干法蚀刻来处理存储单元区1A的多晶硅膜PS1、第一金属膜ME1以及绝缘膜IF1。此时，在逻辑区1B由抗蚀剂图案覆盖的状态下执行图案化。结果，在鳍FA的正上方形成由多晶硅膜PS1、第一金属膜ME1以及绝缘膜IF1形成的层叠图案。通过这种图案化，形成了由多晶硅膜PS1形成的控制栅电极CG，且形成了由绝缘膜IF1形成的栅极绝缘膜GF。此后，移除抗蚀剂图案。
由第一金属膜ME1以及控制栅电极CG形成的层叠图案在y方向上延伸，且被布置为通过栅极绝缘膜GF而跨越鳍FA的上部(参见图1)。在存储单元区1A中，在除形成层叠图案的部分之外的任意区域中，通过干法蚀刻移除存储单元区1A的多晶硅膜PS1、第一金属膜ME1以及绝缘膜IF1。作为这种干法蚀刻的结果，暴露了鳍FA的上表面和侧壁以及元件隔离区EI的上表面。
如图14中所示，使用热氧化方法对鳍FA的暴露的上表面和侧壁以及控制栅电极CG的上表面和侧壁执行氧化。这致使形成了覆盖鳍FA的暴露的上表面和侧壁以及控制栅电极CG的上表面和侧面的氧化硅膜(底部氧化膜)X1。图14示出在控制栅电极CG的侧表面的上方从鳍FA的上表面连续地形成的氧化硅膜X1。但是，无需在栅极绝缘膜GF的侧表面上形成氧化硅膜X1。
随后，例如使用CVD技术在氧化硅膜X1以及元件隔离区EI上方形成氮化硅膜N1。氮化硅膜N1用作用于在后续形成的存储单元中积累电荷的捕获绝缘膜。已经说明了氮化硅膜N1被形成为捕获绝缘膜的情况。然而，不限于氮化硅膜N1作为俘获绝缘膜，且例如由硅酸铪(HfSiO)形成的绝缘膜也可作为俘获绝缘膜。随后，例如使用CVD技术在氮化硅膜N1上方形成氧化硅膜(顶部氧化膜)X2。
ONO膜ON由从半导体衬底SB的一侧依次地层叠的氧化硅膜X1、氮化硅膜N1以及氧化硅膜X2的层叠膜构造。与控制栅电极CG的侧表面接触的ONO膜ON由在x方向上从控制栅电极CG的一侧依次地形成的氧化硅膜X1、氮化硅膜N1以及氧化硅膜X2形成。在这种情况下，ONO膜ON的最上层的顶部氧化膜的材料不限于氧化硅，且可例如是氧化铝(Al2O3)。
ONO膜ON是指由氧化硅膜X1、氮化硅膜N1以及氧化硅膜X2依次地形成的层叠膜。为了方便解释，ONO膜ON也可以指由氮化硅膜N1和氧化硅膜X2形成的层叠膜。
如图15中所示，例如，在ONO膜ON上方形成第二金属膜ME2。第二金属膜ME2例如是氮化钛膜，且其厚度例如约为2nm。
随后，例如使用CVD技术在第二金属膜ME2上方形成多晶硅膜PS2。多晶硅膜PS2的厚度至少等于或大于控制栅电极CG的厚度。在这种情况下，多晶硅膜PS2由具有比控制栅电极CG的厚度更厚的膜形成，由此覆盖包括控制栅电极CG、ONO膜ON以及第二金属膜ME2的层叠膜。
如图16中所示，通过执行干法蚀刻来处理多晶硅膜PS2。结果，由多晶硅膜PS2形成的存储栅电极MG通过ONO膜ON以及第二金属膜ME2形成在控制栅电极CG的两侧上。注意到相邻于控制栅电极CG的一个侧表面的存储栅电极MG是要以下述过程来移除的图案，且在制成之后不保留在半导体器件中。第二金属膜ME2暴露元件隔离区EI的上表面以及在其上未形成控制栅电极CG以及存储栅电极MG的鳍FA的上表面和侧壁中(上)。
使用抗蚀剂图案作为掩模，通过干法蚀刻来移除相邻于控制栅电极CG的一个侧表面的存储栅电极MG。结果，保留了相邻于控制栅电极CG的另一个侧表面的存储栅电极MG。随后，移除暴露的第二金属膜ME2，且进一步移除ONO膜ON。在这种情况下，金属膜ME2是从由控制栅电极CG和存储栅电极MG形成的图案的两侧以及控制栅电极CG的上表面移除的金属膜。
即，ONO膜ON以及第二金属膜ME2保留在存储栅电极MG与鳍FA之间并且还保留在存储栅电极MG和控制栅电极CG之间。因此，在存储单元区1A中，在由控制栅电极CG和存储栅电极MG形成的图案的两侧上的区域中，暴露控制栅电极CG的上表面和侧壁以及元件隔离区EI的上表面。在逻辑区1B中，暴露多晶硅膜PS1的上表面。随后，在用于对鳍FA注入杂质的后续过程中，为了防止鳍FA的损坏，可对鳍FA的上表面和侧壁执行氧化处理。
结果，在鳍FA的上表面和侧壁上，形成具有控制栅电极CG以及通过ONO膜ON和第二金属膜ME2相邻于控制栅电极CG的存储栅电极MG的图案。连续地形成沿鳍FA的上表面延伸(即沿半导体衬底SB的主表面)的ONO膜ON以及第二金属膜ME2，且还连续地形成沿控制栅电极CG的侧表面延伸的ONO膜ON以及第二金属膜ME2，且它们形成为L形截面。
如图17中所示，在形成覆盖存储单元区1A并暴露逻辑区1B的一部分的抗蚀剂图案(未示出)之后，使用抗蚀剂图案作为掩模，通过干法蚀刻来处理逻辑区1B的多晶硅膜PS1。结果，在鳍FB的正上方形成由多晶硅膜PS1形成的伪栅电极DG。在伪栅电极DG的两侧上的区域中，暴露鳍FB的上表面和侧壁以及元件隔离区EI的上表面。即，在鳍FB的上表面和侧壁上通过绝缘膜IF1和第一金属膜ME1形成伪栅电极DG。伪栅极DG是在后续过程中被移除的伪栅电极(pseudo gate electrode)，且不保留在制成的半导体器件中。此后移除此抗蚀剂图案。
N型杂质(例如磷(P)或砷(As))被注入在鳍FA和FB的上表面上。这致使形成延伸区EX作为杂质浓度相对较低的n型半导体区。存储单元区1A的延伸区EX形成在由控制栅电极CG和存储栅电极MG形成的图案的两侧上的鳍FA上。逻辑区1B的延伸区EX形成在伪栅电极DG的两侧上的鳍FB上。而且，p型杂质(例如硼(B))被注入在鳍FA和FB上，以形成晕圈区HA。
使用例如CVD技术在半导体衬底SB上方形成绝缘膜。这种绝缘膜例如由氧化硅和氮化硅或其层叠膜形成。随后，通过干法蚀刻使鳍FA和FB的上表面和侧壁从绝缘膜暴露。结果，在存储单元区1A中，由这种绝缘膜形成的侧壁间隔物SW被形成在由控制栅电极CG和存储栅电极MG形成的图案的两侧的侧表面上。在逻辑区1B中，由这种绝缘膜形成的侧壁间隔物SW被形成在伪栅电极DG的两侧的侧表面上。
N型杂质(例如磷(P)或砷(As))被注入在鳍FA和FB的上表面上。结果，形成扩散层DF作为杂质浓度相对较高的n型半导体区。存储单元区1A的扩散层DF形成在由控制栅电极CG和存储栅电极MG形成的图案的两侧上的鳍FA上。逻辑区1B的扩散层DF被形成在伪栅电极DG的两侧上的鳍FB上。
与接触扩散层DF的延伸区EX相比，扩散层DF形成在在x方向上比控制栅电极CG、存储栅电极MG或伪栅电极DG更远的位置中。扩散层DF的形成深度大于延伸区EX，同时其n型杂质浓度大于延伸区EX的n型杂质浓度。彼此接触的延伸区EX和扩散层DF形成晶体管的源极/漏极区。此后，根据需要执行热处理以活化延伸区EX和扩散层DF的杂质。
在这种情况下，已经说明了存储单元区1A和逻辑区1B的源极/漏极区在同一过程中形成的情况。然而，在形成具有比逻辑区1B中形成的晶体管的耐压更高的耐压的存储单元的存储单元区1A中，考虑比逻辑区1B的源极/漏极区的杂质浓度更大的源极/漏极区的杂质浓度。因此能分别地执行用于形成存储单元区1A的延伸区EX和扩散层DF的过程以及用于形成逻辑区1B的延伸区EX和扩散层DF的过程。已经说明了通过离子注入来形成源极/漏极区的情况。但是，替代离子注入，能利用外延生长技术在栅电极中的每一个的两侧上的鳍FA和FB的上表面和侧壁上形成其中引入有杂质的外延层。
如图18中所示，由镍(Ni)或钴(Co)形成的金属膜例如使用溅射技术形成在半导体衬底SB上方。此后，执行热处理以致使控制栅电极CG和存储栅电极MG中的每一个的上表面和金属膜之间以及存储单元区1A的源极/漏极区中包括的每个扩散层DF的上表面和金属膜之间反应。
结果，形成由硅化镍(NiSi)或硅化钴(CoSi)形成的硅化物层SI1，且其覆盖存储单元区1A的控制栅电极CG和存储栅电极MG中的每一个的上表面以及源极/漏极区中包括的扩散层DF的上表面。随后，对未反应的金属膜执行干法蚀刻并将其移除。
如图19中所示，在半导体衬底SB上方使用例如CVD技术依次地形成由氮化硅形成的具有约5nm至20nm的厚度的绝缘膜(未示出)以及由例如氧化硅形成的层间绝缘膜IL。层间绝缘膜IL具有至少比控制栅电极CG的厚度更大的厚度。在这种情况下，该厚度大于由栅极绝缘膜GF、第一金属膜ME1以及控制栅电极CG形成的层叠膜的厚度。
如图20中所示，例如使用CMP技术，通过抛光来平面化层间绝缘膜IL的上表面。抛光处理致使控制栅电极CG、存储栅电极MG以及伪栅电极DG中的每一个的上表面暴露。即，对于控制栅电极CG、存储栅电极MG以及伪栅电极DG，以及ONO膜ON、第二金属膜ME2、侧壁间隔物SW以及层间绝缘膜IL中的每一个的上表面，在大致相同的平面内执行平面化。它们在相同高度对准。此时，覆盖控制栅电极CG和存储栅电极MG中的每一个的上表面的硅化物层SI1被移除。
这致使形成由控制栅电极CG、存储栅电极MG以及在由控制栅电极CG和存储栅电极MG形成的图案的两侧上形成的一对源极/漏极区形成的分裂栅极型存储单元MC。即，形成由包括控制栅电极CG的选择晶体管以及包括存储栅电极MG的存储晶体管形成的MONOS型非易失性存储单元。
存储单元区1A的控制栅电极CG在鳍FA的正上方在y方向上跨鳍FA的上部以及元件隔离区EI延伸。而且，形成为埋入从元件隔离区EI突出的鳍FA之间(参见图1)。逻辑区1B的伪栅电极DG在鳍FB的正上方在y方向上跨鳍FB的上部以及元件隔离区EI延伸。其形成为埋入从元件隔离区EI突出的鳍FB之间。
如图21中所示，在通过抗蚀剂图案(未示出)保护存储单元区1A的控制栅电极CG和存储栅电极MG的状态下，通过湿法蚀刻移除逻辑区1B的伪栅电极DG。随后，第一金属膜EM1和绝缘膜IF1被移除。在这种情况下，移除绝缘膜IF1不是必须的，且其可用作后续过程中形成在逻辑区1B中的栅极绝缘膜GI的一部分。在上述移除过程中，在逻辑区1B中，在移除了伪栅电极DG和绝缘膜IF1的区域中形成沟渠。此后，移除抗蚀剂图案。
在使用例如ALD(原子层沉积)技术在半导体衬底SB上方形成绝缘膜IF2之后，使用例如溅射技术来形成金属膜ME。通过这样做，由绝缘膜IF2和金属膜ME形成的层叠膜被埋入沟渠中。
如图22中所示，通过使用CMP技术执行抛光，移除层间绝缘膜IL上的任何多余的绝缘膜IF2以及多余的金属膜ME。这致使层间绝缘膜IL、控制栅电极CG以及存储栅电极MG中的每一个的上表面暴露。因此，在逻辑区1B中，形成由埋入沟渠的绝缘膜IF2形成的栅极绝缘膜GI以及通过栅极绝缘膜GI由埋入沟渠中的金属膜ME形成的栅极GE。
因此，形成了由栅极GE以及在栅极GE的两侧上的鳍FB中形成的一对源极/漏极区形成的晶体管Q1。晶体管Q1是MISFET，具有低耐压，由比用于选择晶体管或存储晶体管的电压更低的电压驱动且具有金属栅极。对于形成栅极绝缘膜GI的绝缘膜来说，能使用金属氧化物膜，例如氧化铪(HfO2)膜、氧化锆(ZrO2)膜、氧化铝(Al2O3)膜、氧化钽(Ta2O5)膜或氧化镧(La2O3)膜。即，栅极绝缘膜GI是介电常数高于氧化硅(SiO2)膜的介电常数的高k膜(高介电常数膜)。
形成栅电极GE的金属膜ME例如由两层的层叠膜形成。层叠膜具有从半导体衬底SB一侧依次地层叠的下金属膜和上金属膜。下金属膜由例如铝化钛(TiAl)膜形成，而上金属膜由例如铝(Al)形成。可通过在下金属膜和上金属膜之间提供钛(Ti)膜、氮化钛(TiN)膜或其层叠膜来调整晶体管Q1的阈值电压。图21和图22示出一个金属膜形式的下金属膜和上金属膜。
栅极绝缘膜GI覆盖沟渠中的栅电极GE的底表面和侧表面。当在使用图21说明的过程中移除绝缘膜IF1时，绝缘膜重新形成在沟渠的底表面上，且在形成栅极绝缘膜GI之前，通过执行热处理，所述绝缘膜可用作栅极绝缘膜GI的一部分。已经说明了在移除伪栅电极DG之后形成高k膜的情况。然而，能在使用图8说明的过程之后且用于形成包括在伪栅电极DG中的多晶硅膜PS1的过程(使用图12说明)之前形成高k膜，且可保留高k膜作为逻辑区1B的栅极绝缘膜GI。
如图23中所示，在由绝缘膜IF3覆盖逻辑区1B的栅电极GE的上表面之后，形成覆盖控制栅电极CG和存储栅电极MG的上表面的硅化物层SI2。
使用例如CVD技术形成由氧化硅形成的绝缘膜IF3。在这种情况下，在形成绝缘膜IF3以覆盖存储单元区1A和逻辑区1B之后，存储单元区1A的绝缘膜IF3被图案化，由此被移除。结果，保留了覆盖逻辑区1B的层间绝缘膜IL、侧壁间隔物SW以及栅电极GE中的每一个的上表面的绝缘膜IF3。
使用例如溅射技术在半导体衬底SB上方形成由镍(Ni)或钴(Co)形成的金属膜。此后，执行热处理以致使金属膜和控制栅电极CG以及存储栅电极MG中的每一个的上表面之间的反应。结果，形成硅化物层SI2，其覆盖控制栅电极CG和存储栅电极MG中的每一个的上表面，且由硅化镍(NiSi)或硅化钴(CoSi)形成。
通过湿法蚀刻移除未反应的金属膜。这致使暴露层间绝缘膜IL和绝缘膜IF3。在这种情况下，因为栅电极GE由绝缘膜IF3覆盖，所以能避免作为金属栅极的栅电极GE通过湿法蚀刻被移除。硅化物层SI2未形成在栅电极GE的上表面上方。
此后，虽未示出，在层间绝缘膜IL上方形成层间绝缘膜。此外，还形成多个接触插头(连接单元)，其贯穿层间绝缘膜并联接至控制栅电极CG、存储栅电极MG、源极/漏极区或栅电极GE。通过形成这些，制成根据本实施例的半导体器件。
根据用于上述半导体器件的制造方法，已经说明了用于利用n沟道MISFET构造的存储单元MC的制造方法。这种方法也适用于利用p沟道型MISFET构造的存储单元。在这种情况下，控制栅电极CG和存储栅电极MG由p型多晶硅膜形成，控制栅电极CG的一侧上的第一金属膜ME1由相对薄的氮化钛膜形成，且存储栅电极MG的一侧上的第二金属膜ME2由相对厚的氮化钛膜形成。形成第一金属膜ME1的氮化钛膜的厚度约为1nm至5nm。
以此方式，根据本实施例，能在不增大鳍FA的杂质浓度的情况下提高控制栅电极CG的阈值电压。因此，能保持如下效果：S值低；仅存在由于杂质波动而造成的控制栅电极CG的阈值电压的小的变化；以及驱动力高。
<第一变型>
现在将使用图24和图25说明根据本实施例的第一变型的半导体器件。图24是根据本实施例的第一变型的存储单元的截面图。图25是示出金属的功函数的曲线图。
在根据上述实施例的利用n沟道型MISFET构造的存储单元MC中，在选择晶体管中，在控制栅电极CG和栅极绝缘膜GF之间形成具有第一功函数的第一金属膜ME1，而在存储晶体管中，在存储栅电极MG和ONO膜ON之间形成具有低于第一功函数的第二功函数的第二金属膜ME2(参见图2至图4)。在这种情况下，第一金属膜ME1和第二金属膜ME2由相同金属材料形成，例如由氮化钛膜形成。通过使第一金属膜ME1的厚度大于第二金属膜ME2的厚度，使第一功函数大于第二功函数。
如图24中所示，根据本实施例第一变型的利用n沟道型MISFET构造的存储单元MC1基本上与存储单元MC相同。即，在选择晶体管中，在控制栅电极CG和栅极绝缘膜GF之间形成具有第三功函数的第三金属膜ME3，而在存储晶体管中，在存储栅电极MG和ONO膜ON之间形成具有低于第三功函数的第四功函数的第四金属膜ME4。然而，第三金属膜ME3和第四金属膜ME4由不同金属材料形成。通过这样做，使得第三功函数大于第四功函数。
如图24中所示，在选择晶体管中，通过栅极绝缘膜GF，控制栅电极CG被形成在从元件隔离区EI的上表面暴露的鳍FA的上表面和侧壁中(上)。而且，在栅极绝缘膜GF和控制栅电极CG之间形成具有第三功函数的第三金属膜ME3。选择晶体管具有由栅极绝缘膜GF、第三金属膜ME3以及由n型多晶硅形成的控制栅电极CG形成的栅极结构。
第三金属膜ME3例如具有相对较高的、等于或大于例如硅的本征费米能级(4.6eV)的第三功函数。结果，减小了半导体衬底SB的一侧上的能带弯曲，由此增强了选择晶体管(增强型)的阈值电压。
如图24中所示，在存储晶体管中，通过ONO膜ON，存储栅电极MG被形成在从元件隔离区EI的上表面暴露的鳍FA的上表面和侧壁上。而且，在ONO膜ON和存储栅电极MG之间形成具有第四功函数的第四金属膜ME4。存储晶体管具有利用ONO膜ON、第四金属膜ME4以及由n型多晶硅形成的存储栅电极MG构造的栅极结构。
第四金属膜ME4例如具有相对较低的、小于例如硅的本征费米能级(4.6eV)的第四功函数。结果，增加了半导体衬底SB一侧上的能带弯曲，因此降低了存储晶体管(耗尽型)的阈值电压。
如图25中所示，金属的功函数不同。可使用例如功函数等于或大于4.6eV的钼(Mo)、钌(Ru)、钛(Ti)、铑(Rh)、铱(Ir)或铂(Pt)来形成第三金属膜ME3。可使用例如功函数小于4.6eV的铬(Cr)、锡(Sn)、锌(Zn)、钒(V)、铌(Nb)、铝(Al)、银(Ag)、镉(Cd)、铟(In)、锆(Zr)、钽(Ta)、铪(Hf)或镧(La)来形成第四金属膜ME4。注意到第三金属膜ME3和第四金属膜ME4的功函数可取决于它们的厚度而变化。因此，它们的厚度需要被优化。
在本实施例的第一变型中，存储单元MC1是n沟道型MISFET。控制栅电极CG以及存储栅电极MG利用n型多晶硅构造。因此，如上所述，对于控制栅电极CG的一侧上的第三金属膜ME3，已经选择了功函数相对较大(例如4.6eV以上)的金属材料。此外，对于存储栅电极MG的一侧上的第四金属膜ME4，已经选择了功函数相对较低(例如小于4.6eV)的金属材料。
但是，在存储单元MC1是其控制栅电极CG和存储栅电极MG利用p型多晶硅膜构造的p沟道型MISFET的情况下，应用与上述不同的组合。即，对于控制栅电极CG的一侧上的第三金属膜ME3，已经选择了功函数相对较低(例如低于4.6eV)的金属材料。对于存储栅电极MG的一侧上的第四金属膜ME4来说，已经选择了功函数相对较高(例如4.6eV以上)的金属材料。
根据本实施例第一变型的半导体器件可利用已经使用图7至图23说明的半导体器件的制造方法类似地形成。即，在存储单元MC1中，形成第三金属膜ME3以及第四金属膜ME4以代替存储单元MC的第一金属膜ME1和第二金属膜ME2。
以此方式，根据本实施例的第一变型，可保持鳍型沟道的效果，且存在第三金属膜ME3的第三功函数以及第四金属膜ME4的第四功函数的较宽选择。因此，能获得改善阈值电压可控性的效果。
<第二变型>
现在将使用图26和图27说明根据本实施例的第二变型的半导体器件。图26是示出根据本实施例的第二变型的沿鳍的延伸方向的存储单元的截面图。图27A是示出根据本实施例的第二变型的选择晶体管的栅极结构的能带图，且图27B是示出存储晶体管的栅极结构的能带图。
根据本实施例的第二变型的存储单元MC2与根据上述实施例的存储单元MC的不同在于存储晶体管的栅极结构。
如图26中所示，在选择晶体管中，通过栅极绝缘膜GF，在从元件隔离区EI的上表面暴露的鳍FA的上表面和侧壁上形成控制栅电极CG。而且，在栅极绝缘膜GF和控制栅电极极CG之间形成具有第五功函数的第五金属膜ME5。选择晶体管具有利用栅极绝缘膜GF、第五金属膜ME5以及由n型多晶硅形成的控制栅电极CG构造的栅极结构。
如图27A中所示，第五金属膜ME5具有等于或大于4.6eV——即例如大于硅导带的能带能级(4.05eV)的第五功函数。因此，减小了半导体衬底SB的一侧上的能带弯曲，因此使得能提高选择晶体管(增强型)的阈值电压。当第五金属膜ME5例如由氮化钛膜形成时，其厚度优选地例如约为5nm至50nm。
如图26中所示，在存储晶体管中，通过ONO膜ON，在从元件隔离区EI的上表面暴露的鳍FA的上表面和侧壁上形成存储栅电极MG。然而，在ONO膜ON和栅电极MG之间不形成金属膜。存储晶体管具有利用ONO膜ON和由n型多晶硅形成的存储栅电极MG构造的栅极结构。
形成存储栅电极MG的n型多晶硅的功函数接近硅导带的能带能级(4.05eV)，如图27B中所示。因此，能降低存储晶体管(耗尽型)的阈值电压。
在本实施例的第二变型中，存储单元MC2是n沟道型MISFET，且控制栅电极CG和存储栅电极MG由n型多晶硅形成。因此，如上所述，对于控制栅电极CG的一侧上的第五金属膜ME5，例如已经选择了功函数为4.6eV——即大于硅导带的能带能级(4.05eV)的金属材料。
然而，当存储单元MC2为其中控制栅电极CG和存储栅电极MG由p型多晶硅膜形成的p沟道型MISFET时，对于控制栅电极CG的一侧上的第五金属膜ME5，选择功函数低于硅价带的能带能级(5.1eV)——即例如等于或低于4.6eV的金属材料。当第五金属膜ME5例如由氮化钛膜形成时，鳍厚度优选地例如约为1nm至5nm。
以此方式，根据本实施例的第二变型，可保持鳍型沟道的效果，且没有金属膜形成在ONO膜ON以及存储栅电极MG之间。因此，能获得简化半导体器件制造过程的效果。
<第三变型>
现在将使用图28说明根据本实施例第三变型的半导体器件。图28是示出根据本实施例的第三变型的存储单元的截面图。
根据上述实施例的存储单元MC是半导体衬底SB的一部分，且被形成在半导体衬底SB的上部上形成的板状鳍FA的上部上(参见图2至图4)。另一方面，根据本实施例的第三变型的存储单元MC3形成在SOI(绝缘体上硅)衬底上。
如图28中所示，根据第三变型的存储单元MC3形成在SOI衬底的主表面上，该SOI衬底由例如由p型多晶硅形成的半导体衬底SUB、例如由氧化硅形成的BOX(掩埋氧化物)层BX以及由在BOX层BX上方形成的p型单晶硅形成的半导体层(也称为SOI层)SL形成。
在选择晶体管中，通过栅极绝缘膜GF，在半导体层SL上形成控制栅电极CG。而且，在栅极绝缘膜GF和控制栅电极CG之间形成具有第六功函数的第六金属膜ME6。选择晶体管具有利用栅极绝缘膜GF、第六金属膜ME6以及由n型多晶硅形成的控制栅电极CG构造的栅极结构。
第六金属膜ME6具有大于硅导带的能带能级(4.05eV)——即例如等于或大于4.6eV的第六功函数。记过，减少了半导体衬底SUB的一侧上的能带弯曲，因此使得能提高选择晶体管(增强型)的阈值电压。当第六金属膜ME6由例如氮化钛膜形成时，其厚度优选地例如约为5nm至50nm。
在存储晶体管中，通过ONO膜ON，在半导体衬底SL上方形成存储栅电极MG。但是，在ONO膜ON和存储栅电极MG之间不形成金属膜。存储晶体管具有利用ONO膜ON以及由n型多晶硅形成的存储栅电极MG构造的栅极结构。
因为形成存储栅电极MG的n型多晶硅的功函数接近硅导带的能带能级(4.05eV)，因此能降低存储晶体管(耗尽型)的阈值电压。
以此方式，根据本实施例的第三变型，即使当存储单元MC3形成在SOI衬底上时，也能在不增加半导体层SL的杂质浓度的情况下控制存储单元MC3的阈值电压，因此使得能实现存储单元MC3的操作特性的优化。
<第四变型>
现在将使用图29说明根据本实施例第四变型的半导体器件。图29是示出根据本实施例第四变型的存储单元的截面图。
根据上述实施例的存储单元MC是半导体衬底SB的一部分，且被形成在半导体衬底SB的上部上形成的板状鳍FA的上部上(参见图2至图4)。另一方面，根据本实施例的第四变型的存储单元形成在SOI衬底上，与上述第三变型相同。
如图29中所示，根据第四变型的存储单元MC4形成在SOI衬底的主面上，与根据第三变型的存储单元MC3相同。
在选择晶体管中，通过栅极绝缘膜GF，在半导体层SL上形成控制栅电极CG。而且，在栅极绝缘膜GF和控制栅电极CG之间形成具有第七功函数的第七金属膜ME7。选择晶体管具有利用栅极绝缘膜GF、第七金属膜ME7以及由n型多晶硅形成的控制栅电极CG构造的栅极结构。
第七金属膜ME7具有相对较高——即例如等于或大于硅的本征费米能级(4.6eV)的第七功函数。因此，减小了半导体衬底SUB的一侧上的能带的弯曲，由此增强了选择晶体管(增强型)的阈值电压。
在存储晶体管中，通过ONO膜ON，在半导体层SL上形成存储栅电极MG。此外，在ONO膜ON以及存储栅电极MG之间形成具有第八功函数的第八金属膜ME8。存储晶体管具有利用ONO膜ON、第八金属膜ME8以及由n型多晶硅形成的存储栅电极MG构造的栅极结构。
第八金属膜ME8具有相对较低——即例如低于本征费米能级(4.6eV)的第八功函数。因此，增大了半导体衬底SUB的一侧上的能带的弯曲，由此降低了存储晶体管的阈值电压(耗尽型)。
第七金属膜ME7以及第八金属膜ME8可由例如氮化钛膜的相同金属材料形成，或可由不同金属材料形成。当第七金属膜ME7和第八金属膜ME8由氮化钛膜形成时，第七金属膜ME7的厚度厚于第八金属膜ME8的厚度，即约为5nm至50nm。
以此方式，根据本实施例的第四变型，即使当存储单元MC4形成在SOI衬底上时，也能在不增大半导体层SL的杂质浓度的情况下控制存储单元MC4的阈值电压。因此，容易实现存储单元MC4的操作特性优化。
因此，已经根据实施例具体说明了本发明人提出的本发明。但是本发明不限于上述实施例。在不脱离其范围的情况下可进行各种改变。
本发明包括以下优选实施例。
[附注1]
一种具有存储单元的半导体器件，包括，在p型半导体衬底的第一区域中的：
多个第一突出单元，其是半导体衬底一部分，并且在沿半导体衬底的主表面的第一方向延伸；
第一栅电极，其通过第一绝缘膜形成在突出单元的上表面和侧壁上，并且在垂直于沿半导体衬底的主表面的第一方向的第二方向上延伸；
第二栅电极，其被形成为相邻于第一栅电极的一个侧表面，并且在第二方向上延伸；
第二绝缘膜，其被形成在第一栅电极和第二栅电极之间以及第一突出单元和第二栅电极之间，并且包括电荷积累膜；以及
第一源极/漏极区，其被形成在第一栅电极的第一方向的一侧上和第二栅电极的相反侧上的位置中的第一突出单元中，并且被形成在第二栅电极的第一方向的一侧上以及第一栅电极的相反侧上的位置中的第一突出单元中，
其中第一栅电极和第二栅电极由n型多晶硅形成，
其中金属膜被设置在第一绝缘膜和第二栅电极之间，以及
其中金属膜的功函数大于4.05eV。
[附注2]
根据附注1的半导体器件，
其中金属膜由氮化钛形成，以及
其中金属膜的厚度等于或大于5nm且等于或小于50nm。
[附注3]
一种具有存储单元的半导体器件，包括：
在n型半导体衬底的第一区域中，
多个第一突出单元，其是半导体衬底一部分，并且在沿半导体衬底的主表面的第一方向延伸；
第一栅电极，其通过第一绝缘膜被形成在第一突出单元的上表面和侧壁上，并且在垂直于沿半导体衬底的主表面的第一方向的第二方向上延伸；
第二栅电极，其被形成为相邻于第一栅电极的一个侧表面，并且在第二方向上延伸；
第二绝缘膜，其被形成在第一栅电极和第二栅电极之间以及第一突出单元和第二栅电极之间，并且包括电荷积累膜；以及
p型第一源极/漏极区，其被形成在第一栅电极的第一方向的一侧上和第二栅电极的相反侧上的位置中的第一突出单元中，并且被形成在第二栅电极的第一方向的一侧上以及第一栅电极的相反侧上的位置中的第一突出单元中，
其中第一栅电极和第二栅电极由p型多晶硅形成，
其中金属膜被设置在第一绝缘膜和第一栅电极之间，以及
其中金属膜的功函数大于5.16eV。
[附注4]
根据附注3的半导体器件，
其中金属膜是氮化钛，以及
其中金属膜的厚度等于或大于1nm且等于或小于5nm。
[附注5]
一种具有存储单元的半导体器件，包括：
在利用半导体衬底、半导体衬底上方的掩埋的绝缘膜以及掩埋的绝缘膜上方的p型半导体层构造的SOI衬底的第一区域中，
第一栅电极，其被形成在半导体层的上表面上，并且在沿半导体层的主表面的第一方向上延伸；
第二栅电极，其被形成为相邻于第一栅电极的一个侧表面，并且在第一方向上延伸；
第二绝缘膜，其被形成在第一栅电极和第二栅电极之间以及半导体层和第二栅电极之间，并且包括电荷积累膜；以及
n型第一源极/漏极区，其被形成在第一栅电极的一侧上和第二栅电极的相反侧上的位置中的半导体层中，并且被形成在第二栅电极的一侧上以及第一栅电极的相反侧上的位置中的半导体层中，
其中第一栅电极和第二栅电极由n型多晶硅形成，
其中金属膜被设置在第一绝缘膜和第一栅电极之间，以及
其中金属膜的功函数大于4.05eV。
[附注6]
根据附注5的半导体器件，
其中金属膜是氮化钛，以及
其中金属膜的厚度等于或大于5nm且等于或小于50nm。
[附注7]
一种具有存储单元的半导体器件，包括：
在利用半导体衬底、半导体衬底上方的掩埋的绝缘膜以及掩埋的绝缘膜上方的p型半导体层构造的SOI衬底的第一区域中，
第一栅电极，其通过第一绝缘膜被形成在半导体层的上表面上，并且在沿半导体层的主表面的第一方向上延伸；
第二栅电极，其被形成为相邻于第一栅电极的一个侧表面，并且在第一方向上延伸；
第二绝缘膜，其被形成在第一栅电极和第二栅电极之间以及半导体层和第二栅电极之间电极且包括电荷积累膜；
n型第一源极/漏极区，其被形成在第一栅电极的一侧上和第二栅电极的相反侧上的位置中的半导体层中，并且被形成在第二栅电极的一侧上以及第一栅电极的相反侧上的位置中的半导体层中，
其中第一栅电极和第二栅电极由n型多晶硅形成，
其中第一金属膜被设置在第一绝缘膜和第一栅电极之间，且第二金属膜被设置在第二绝缘膜和第二栅电极之间，
其中第一金属膜的功函数大于第二金属膜的功函数。
[附注8]
根据附注7的半导体器件，
其中第一金属膜和第二金属膜由氮化钛形成，以及
其中第一金属膜的厚度大于第二金属膜的厚度。
[附注9]
根据附注8的半导体器件，
其中第一金属膜的厚度等于或大于5nm且等于或小于50nm。
[附注10]
根据附注9的半导体器件，
其中第一金属膜由钼、钌、钛、铑、铱或铂形成，并且第二金属膜由铬、锡、锌、钒、铌、铝、银、镉、铟、锆、钽、铪或镧形成。

Claims (20)

1.一种具有存储单元的半导体器件，在第一导电类型的半导体衬底的第一区域中，所述半导体器件包括：
多个第一突出单元，所述多个第一突出单元是所述半导体衬底的一部分，并且在沿所述半导体衬底的主表面的第一方向上延伸；
第一栅电极，所述第一栅电极通过第一绝缘膜来被形成在所述第一突出单元的上表面和侧壁上方，并且在与沿所述半导体衬底的所述主表面的所述第一方向相垂直的第二方向上延伸；
第二栅电极，所述第二栅电极被形成为相邻于所述第一栅电极的一个侧表面，并且在所述第二方向上延伸；
第二绝缘膜，所述第二绝缘膜被形成在所述第一栅电极和所述第二栅电极之间以及在所述第一突出单元和所述第二栅电极之间，并且包括电荷积累膜；以及
第一源极/漏极区，所述第一源极/漏极区具有不同于所述第一导电类型的第二导电类型，并且被形成在所述第一栅电极的所述第一方向的一侧上以及所述第二栅电极的相反侧上的位置中的所述第一突出单元中，以及被形成在所述第二栅电极的所述第一方向的一侧上以及所述第一栅电极的相反侧上的位置中的所述第一突出单元中，
其中，所述第一栅电极和所述第二栅电极由具有所述第二导电类型的多晶硅形成，
其中，将第一金属膜设置在所述第一绝缘膜和所述第一栅电极之间，并且将第二金属膜设置在所述第二绝缘膜和所述第二栅电极之间，以及
其中，所述第一金属膜的第一功函数与所述第二金属膜的第二功函数彼此不同。
2.根据权利要求1所述的半导体器件，
其中，所述第一导电类型是p型，并且所述第二导电类型是n型，以及
其中，所述第一功函数大于所述第二功函数。
3.根据权利要求2所述的半导体器件，
其中，所述第一金属膜和所述第二金属膜由氮化钛形成，以及
其中，所述第一金属膜的厚度厚于所述第二金属膜的厚度。
4.根据权利要求3所述的半导体器件，
其中，所述第一金属膜的所述厚度等于或大于5nm并且等于或小于50nm。
5.根据权利要求2所述的半导体器件，其中，
所述第一金属膜由钼、钌、钛、铑、铱或铂形成，并且
所述第二金属膜由铬、锡、锌、钒、铌、铝、银、镉、铟、锆、钽、铪或镧形成。
6.根据权利要求1所述的半导体器件，
其中，所述第一导电类型是n型，并且所述第二导电类型是p型，以及
其中，所述第一功函数低于所述第二功函数。
7.根据权利要求6所述的半导体器件，
其中，所述第一金属膜和所述第二金属膜由氮化钛形成，以及
其中，所述第一金属膜的厚度薄于所述第二金属膜的厚度。
8.根据权利要求7所述的半导体器件，
其中，所述第一金属膜的所述厚度等于或大于1nm并且等于或小于5nm。
9.根据权利要求6所述的半导体器件，其中，
所述第一金属膜由铬、锡、锌、钒、铌、铝、银、镉、铟、锆、钽、铪或镧形成，并且
所述第二金属膜由钼、钌、钛、铑、铱或铂形成。
10.根据权利要求1所述的半导体器件，所述半导体器件具有晶体管，
在不同于所述半导体衬底的所述第一区域的第二区域中，所述晶体管包括：
多个第二突出单元，所述多个第二突出单元是所述半导体衬底的一部分，并且在沿所述半导体衬底的所述主表面的第三方向上延伸；
第三栅电极，所述第三栅电极通过第三绝缘膜来被形成在所述第二突出单元的上表面和侧壁上方，并且在与沿所述半导体衬底的所述主表面的所述第三方向相垂直的第四方向上延伸；以及
第二源极/漏极区，所述第二源极/漏极区被形成在所述第三栅电极的所述第三方向的两侧上的位置中的所述第二突出单元中，
其中，所述第三绝缘膜是介电常数高于SiO2的介电常数的绝缘膜，以及
其中，所述第三栅电极包括金属。
11.一种制造半导体器件的方法，包括下述步骤：
(a)准备第一导电类型的半导体衬底，所述半导体衬底在其主表面中具有第一区域和第二区域；
(b)通过在所述半导体衬底的所述第一区域中的所述主表面中形成第一沟渠来形成多个第一突出单元，所述多个第一突出单元是所述半导体衬底的一部分，并且在沿所述半导体衬底的所述主表面的第一方向上延伸；
(c)通过在所述半导体衬底的所述第二区域中的所述主表面中形成第二沟渠来形成多个第二突出单元，所述多个第二突出单元是所述半导体衬底的一部分，并且在沿所述半导体衬底的所述主表面的第二方向上延伸；
(d)形成将被埋入所述第一沟渠的第一元件隔离区以及将被埋入所述第二沟渠的第二元件隔离区；
(e)形成第一绝缘膜、第一金属膜以及第一栅电极，所述第一绝缘膜、所述第一金属膜以及所述第一栅电极依次地层叠在所述第一突出单元的上表面和侧壁上方并且在与沿所述半导体衬底的所述主表面的所述第一方向相垂直的第三方向上延伸，其中，所述第一栅电极由不同于所述第一导电类型的第二导电类型的多晶硅形成；
(f)形成第二绝缘膜、第二金属膜以及第二栅电极，在相邻于所述第一栅电极的一个侧表面的位置中，所述第二绝缘膜、所述第二金属膜以及所述第二栅电极依次地层叠在所述第一栅电极的所述一个侧表面以及所述第一突出单元的所述上表面和所述侧壁上方，并且在所述第三方向上延伸，其中，所述第二绝缘膜包括电荷积累膜，并且所述第二栅电极由所述第二导电类型的多晶硅形成；
(g)在所述第一栅电极的所述第一方向的一侧上以及所述第二栅电极的相反侧上的位置中的所述第一突出单元中，以及在所述第二栅电极的所述第一方向的一侧上以及所述第一栅电极的相反侧上的位置中的所述第一突出单元中，形成所述第二导电类型的第一源极/漏极区；
(h)形成第三绝缘膜和第三栅电极，所述第三绝缘膜和所述第三栅电极依次地层叠在所述第二突出单元的上表面和侧壁上方，并且在与沿所述半导体衬底的所述主表面的所述第二方向相垂直的第四方向上延伸；以及
(i)在所述第三栅电极的所述第二方向的两侧上的位置中的所述第二突出单元中，形成第二源极/漏极区，以及
其中，所述第一金属膜的第一功函数和所述第二金属膜的第二功函数彼此不同。
12.根据权利要求11所述的制造半导体器件的方法，
其中，所述第一导电类型是p型，并且所述第二导电类型是n型，以及
其中，所述第一功函数大于所述第二功函数。
13.根据权利要求12所述的制造半导体器件的方法，
其中，所述第一金属膜和所述第二金属膜由氮化钛形成，以及
其中，所述第一金属膜的厚度厚于所述第二金属膜的厚度。
14.根据权利要求13所述的制造半导体器件的方法，
其中，所述第一金属膜的所述厚度等于或大于5nm并且等于或小于50nm。
15.根据权利要求12所述的制造半导体器件的方法，其中，
所述第一金属膜由钼、钌、钛、铑、铱或铂形成，并且
所述第二金属膜由铬、锡、锌、钒、铌、铝、银、镉、铟、锆、钽、铪或镧形成。
16.根据权利要求11所述的制造半导体器件的方法，
其中，所述第一导电类型是n型，并且所述第二导电类型是p型，以及
其中，所述第一功函数低于所述第二功函数。
17.根据权利要求16所述的制造半导体器件的方法，
其中，所述第一金属膜和所述第二金属膜由氮化钛形成，以及
其中，所述第一金属膜的厚度薄于所述第二金属膜的厚度。
18.根据权利要求17所述的制造半导体器件的方法，
其中，所述第一金属膜的所述厚度等于或大于1nm并且等于或小于5nm。
19.根据权利要求16所述的制造半导体器件的方法，其中，
所述第一金属膜由铬、锡、锌、钒、铌、铝、银、镉、铟、锆、钽、铪或镧形成，并且
所述第二金属膜由钼、钌、钛、铑、铱或铂形成。
20.根据权利要求11所述的制造半导体器件的方法，
其中，所述第三绝缘膜为介电常数高于SiO2的介电常数的绝缘膜，以及
其中，所述第三栅电极包括金属。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013256A (zh) * 2021-02-04 2021-06-22 上海华力集成电路制造有限公司 分栅monos闪存及其制造方法
CN114530504A (zh) * 2022-02-14 2022-05-24 南京晟芯半导体有限公司 一种高阈值SiC MOSFET器件及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6578172B2 (ja) * 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6783710B2 (ja) * 2017-06-22 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2019050255A (ja) * 2017-09-08 2019-03-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7038607B2 (ja) * 2018-06-08 2022-03-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7232081B2 (ja) * 2019-03-01 2023-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN114188336A (zh) * 2020-09-15 2022-03-15 力旺电子股份有限公司 存储器结构及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101043037A (zh) * 2006-03-20 2007-09-26 株式会社瑞萨科技 半导体器件及其制造方法
CN101611489A (zh) * 2006-12-19 2009-12-23 日本电气株式会社 半导体装置
JP2011519489A (ja) * 2008-04-30 2011-07-07 フリースケール セミコンダクター インコーポレイテッド スプリット・ゲート・メモリ・デバイスの形成方法および装置
CN104934434A (zh) * 2014-03-20 2015-09-23 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142494B2 (ja) 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5558695B2 (ja) * 2008-11-18 2014-07-23 株式会社東芝 不揮発性半導体記憶装置
JP2010182751A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
US8716089B1 (en) * 2013-03-08 2014-05-06 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101043037A (zh) * 2006-03-20 2007-09-26 株式会社瑞萨科技 半导体器件及其制造方法
CN101611489A (zh) * 2006-12-19 2009-12-23 日本电气株式会社 半导体装置
JP2011519489A (ja) * 2008-04-30 2011-07-07 フリースケール セミコンダクター インコーポレイテッド スプリット・ゲート・メモリ・デバイスの形成方法および装置
CN104934434A (zh) * 2014-03-20 2015-09-23 瑞萨电子株式会社 半导体器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013256A (zh) * 2021-02-04 2021-06-22 上海华力集成电路制造有限公司 分栅monos闪存及其制造方法
CN113013256B (zh) * 2021-02-04 2024-06-14 上海华力集成电路制造有限公司 分栅monos闪存及其制造方法
CN114530504A (zh) * 2022-02-14 2022-05-24 南京晟芯半导体有限公司 一种高阈值SiC MOSFET器件及其制造方法
CN114530504B (zh) * 2022-02-14 2023-10-10 南京晟芯半导体有限公司 一种高阈值电压SiC MOSFET器件及其制造方法

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