CN107452747A - 制造半导体器件的方法 - Google Patents

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Abstract

本公开涉及一种制造半导体器件的方法，该半导体器件具有用于具有晕环区域的分裂栅极MONOS存储器的存储单元，其防止了存储单元中的误写以及短沟道特性的恶化。在该方法中，在不同的离子注入步骤中形成用于MONOS存储器的存储单元中的漏极区域的第一扩散层和源极区域的第二扩散层。执行步骤使得第一扩散层具有比第二扩散层更小的形成深度。在形成各层之后，通过热处理扩散第一和第二扩散层内的杂质，以形成第一扩散区域和第二扩散区域。

Description

制造半导体器件的方法
相关申请的交叉参考
本公开引用于2016年5月11日提交的日本专利申请第2016-095047号的公开，包括说明书、附图和摘要，其全部内容以引用的方式引入本申请。
技术领域
本发明涉及制造半导体器件的方法，并且例如涉及制造具有非易失性存储器的半导体器件的方法。
背景技术
EEPROM(电可擦除和可编程只读存储器)被广泛用作电使能写入和擦除的非易失性半导体存储设备。以目前被广泛使用的闪存所代表的这种存储设备具有被氧化物膜环绕的导电浮置栅电极或者位于MISFET的栅电极下方的陷阱绝缘膜(trap insulating film)，其中，浮置栅极或陷阱绝缘膜中的电荷存储的状态被看作是存储信息并且读取为晶体管阈值。陷阱绝缘膜表示可以存储电荷的绝缘膜，并且一个这样的示例是氮化硅膜。MISFET的阈值通过电荷注入到这种电荷存储区域或者电荷从这种电荷存储区域发射来进行偏移，使得MISFET操作为存储元件。在使用陷阱绝缘膜的非易失性半导体存储设备中，其是使用MONOS(金属-氧化物-氮化物-氧化物-半导体)膜的分裂栅极单元。
在MISFET(金属绝缘体半导体场效应晶体管)的类别中，作为防止由于高电场而生成热载体的技术，已知源极和漏极区域具有LDD结构，该结构包括具有低杂质浓度的半导体区域和具有高杂质浓度的半导体区域。
日本未审查专利申请公开第2008-153567号描述了一种MOSFET(金属氧化物半导体场效应晶体管)被形成在SOI(绝缘体上硅)衬底之上。在该技术中，MOSFET的源极扩散层具有的杂质浓度高于其漏极扩散层的杂质浓度。
日本未审查专利申请公开第1999-144483号描述了在作为MOS(金属氧化物半导体)晶体管的存储单元中，漏极区域比源极区域更广泛地延伸。
发明内容
在分裂栅极存储单元的类别中，随着朝向存储单元的小型化的趋势，需要解决的问题是短沟道特性的恶化和错写的增加。然而，这些问题是折中关系，并且难以同时对这两个问题进行改进。
本发明的上述和进一步的目的和新颖特征将从说明书和附图的以下详细描述中更加完整地明确。
以下简要概述本文将公开的本发明的一个主要方面。
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括以下步骤：使得存储单元在用于分裂栅极MONOS存储器的漏极区域侧上具有晕环(halo)区域，其中存储单元的源极区域具有的深度大于其漏极区域的深度。
根据本发明，增强了半导体器件的性能。
附图说明
图1是根据本发明的第一实施例的半导体器件制造工艺中的步骤的截面图；
图2是半导体器件制造工艺中的紧接在图1所示步骤之后的步骤的截面图；
图3是半导体器件制造工艺中的紧接在图2所示步骤之后的步骤的截面图；
图4是半导体器件制造工艺中的紧接在图3所示步骤之后的步骤的截面图；
图5是半导体器件制造工艺中的紧接在图4所示步骤之后的步骤的截面图；
图6是半导体器件制造工艺中的紧接在图5所示步骤之后的步骤的截面图；
图7是半导体器件制造工艺中的紧接在图6所示步骤之后的步骤的截面图；
图8是半导体器件制造工艺中的紧接在图7所示步骤之后的步骤的截面图；
图9是半导体器件制造工艺中的紧接在图8所示步骤之后的步骤的截面图；
图10是半导体器件制造工艺中的紧接在图9所示步骤之后的步骤的截面图；
图11是半导体器件制造工艺中的紧接在图10所示步骤之后的步骤的截面图；
图12是半导体器件制造工艺中的紧接在图11所示步骤之后的步骤的截面图；
图13是半导体器件制造工艺中的紧接在图12所示步骤之后的步骤的截面图；
图14是半导体器件制造工艺中的紧接在图13所示步骤之后的步骤的截面图；
图15是半导体器件制造工艺中的紧接在图14所示步骤之后的步骤的截面图；
图16是半导体器件制造工艺中的紧接在图15所示步骤之后的步骤的截面图；
图17是半导体器件制造工艺中的紧接在图16所示步骤之后的步骤的截面图；
图18是根据第一实施例的半导体器件的制造方法的变形例中的步骤的截面图；
图19是半导体器件制造工艺中的紧接在图18所示步骤之后的步骤的截面图；
图20是根据本发明的第二实施例的半导体器件制造工艺中的步骤的截面图；
图21是半导体器件制造工艺中的紧接在图20所示步骤之后的步骤的截面图；
图22是半导体器件制造工艺中的紧接在图21所示步骤之后的步骤的截面图；
图23是根据本发明的根据第三实施例的半导体器件制造工艺中的步骤的截面图；
图24是半导体器件制造工艺中的紧接在图23所示步骤之后的步骤的截面图；
图25是半导体器件制造工艺中的紧接在图24所示步骤之后的步骤的截面图；
图26是半导体器件制造工艺中的紧接在图25所示步骤之后的步骤的截面图；
图27是半导体器件制造工艺中的紧接在图26所示步骤之后的步骤的截面图；
图28是比较示例1中的半导体器件制造工艺中的步骤的截面图；
图29是半导体器件制造工艺中的紧接在图28所示步骤之后的步骤的截面图；以及
图30是比较示例2中的半导体器件制造工艺中的步骤的截面图。
具体实施方式
接下来，将参照附图详细描述本发明的优选实施例。在示出优选实施例的所有附图中，具有相同功能的构件由相同的参考标号来指定，并且不重复它们的描述。基本上，除非有必要，否则下文将不重复解释相同或相似的元件或事物。
符号“-”和“+”表示n型或p型导电性的杂质的相对浓度；例如，在n型杂质的情况下，“n+”表示比“n-”更高的杂质浓度。第一实施例
在以下描述的第一实施例和其他优选实施例中，半导体器件具有非易失性存储器(非易失性存储元件、闪存、非易失性半导体存储器件)。以下将在假设存储单元基于n沟道MISFET(金属绝缘体半导体场效应晶体管)的情况下解释第一实施例和其他优选实施例中的非易失性存储器。
在以下给出的第一实施例和其他优选实施例的解释中，将指示极性(用于写入、擦除或读取的施加电压的极性，或者载体极性)以解释基于n沟道MISFET的存储单元的操作。如果存储单元基于p沟道MISFET，则原则上可以通过颠倒所有的施加电压的极性和载体导电性来执行相同的存储单元操作。
<半导体器件制造方法>
接下来，将参照图1至图17按照步骤应该执行的顺序来描述根据第一实施例的半导体器件的制造方法的步骤。图1至图17是根据第一实施例的半导体器件制造工艺中的各个步骤的截面图。
这里，在形成在半导体衬底SB的主面之上的各种元件中，给出形成非易失性存储单元、n沟道低压MIS晶体管和n沟道高压MIS晶体管的步骤的解释。例如，非易失性存储单元是使用MONOS膜的分裂栅极单元。例如，低压MIS晶体管是组成以逻辑运算电路模块形成的CPU的低压MIS晶体管。例如，高压MIS晶体管是组成用于为非易失性存储模块提供高压的电源电路的高压MIS晶体管。
在以下给出的解释中，形成非易失性存储单元的区域被称为存储单元区域1A，形成低压MIS晶体管的区域称为低压MIS区域1B，以及形成高压MIS晶体管的区域被称为高压MIS区域1C。在图1至图17中，存储单元区域1A、低压MIS区域1B和高压MIS区域1C被从左到右示出。
首先，例如，如图1所示设置p型单晶硅的半导体衬底SB，其具有约1Ωcm至10Ωcm的电阻率。可替换地，可以使用不使用硅的半导体衬底SB。
然后，在半导体衬底SB的主面中形成元件隔离区域EI。例如，元件隔离区域EI通过在半导体衬底SB中制造隔离沟槽并且在每个隔离沟槽中隐埋诸如硅膜的绝缘膜来形成。该元件隔离方法被称为STI(浅沟槽隔离)方法。可替换地，LOCOS(局部硅氧化)方法可用于制造元件隔离区域EI。例如，元件隔离区域EI的厚度大约为200nm到400nm。
接下来，如图2所示，分别在半导体衬底SB的低压MIS区域1B、高压MIS区域1C和存储单元区域1A中形成p型阱PW1、p型晶体管PW2和p型阱PW3。通过注入p型杂质离子(例如，B(硼))来形成p型阱PW1、PW2和PW3。此外，尽管未示出，但可通过使用离子注入技术注入p型杂质(例如，B(硼))，在存储单元区域1A、低压MIS区域1B和高压MIS区域1C的每一个中的半导体衬底SB的主面中形成沟道区域。
然后，在通过DHF(稀释氢氟酸)清洁或类似方法清洁半导体衬底SB(p型阱PW1、PW2和PW3)的表面之后，绝缘膜GI1形成在低压MIS区域1B和存储单元区域1A中的半导体衬底SB的主面(p型阱PW1和PW3的表面)上，以及绝缘膜GI2形成在高压MIS区域1C中的半导体衬底SB的主面(p型阱PW2的表面)上。绝缘膜GI1的厚度例如为2nm到3nm，以及绝缘膜GI2的厚度例如为10nm至15nm。
绝缘膜GI1和GI2例如是通过热氧化制造的氧化硅膜，但是可以使用诸如氮氧化硅膜的另一种类型的绝缘膜。可替换地，可以形成具有比氮化硅膜更高的介电常数的金属氧化物膜，诸如氧化铪膜、氧化铝膜(铝土)或氧化钽膜，或者氧化物膜和金属氧化物膜的层压膜。代替热氧化技术，可以采用CVD(化学气相沉积)技术。可替换地，绝缘膜GI1和绝缘膜GI2可以是不同的膜类型。
接下来，如图3所示，在半导体衬底SB的整个表面之上形成硅膜SI1作为导电膜。例如，硅膜SI1的厚度大约为50nm至150nm。该硅膜SI1可以是例如通过CVD技术制成的多晶硅膜。可替换地，硅膜SI1可以通过沉积非晶硅膜并且通过热处理(晶体化)使其结晶来形成。该硅膜SI1将用于低压MIS区域1B中的低压MIS晶体管的栅电极、高压MIS区域1C中的高压MIS晶体管的栅电极以及存储单元区域1A中的非易失性存储单元的控制栅电极。
然后，在存储单元区域1A中的硅膜SI1中注入n型杂质，例如P(磷)或As(砷)。
然后，通过热氧化硅膜ST1的表面，在硅膜ST1之上形成氧化硅膜(盖绝缘膜)CP1。例如，氧化硅膜CP1的厚度大约为3nm至10nm。可替换地，可以通过CVD技术形成氧化硅膜CP1。
然后，通过CVD技术等，在氧化硅膜CP1之上形成氮化硅膜(盖绝缘膜)CP2。例如，氮化硅膜CP2的厚度大约为50nm至150nm。
接下来，参照图4，在存储单元区域1A的将要形成控制栅电极CG的部分、低压MIS区域1B和高压MIS区域1C中，通过光刻技术形成光刻胶膜(未示出)，并且将光刻胶膜用作掩模，对存储单元区域1A中的氮化硅膜CP2、氧化硅膜CP1、硅膜SI1和绝缘膜GI1进行蚀刻。此后，通过灰化等去除光刻胶膜，以基于存储单元区域1A中的硅膜SI1形成控制栅电极CG(例如，具有约80nm的栅极长度)。
在存储单元区域1A中，至少从氮化硅膜CP2、氧化硅膜CP1和硅膜SI1中露出控制栅电极CG后面的半导体衬底SB的主面部分。在这种情况下，还从绝缘膜GI1露出半导体衬底SB的主面部分。在存储单元区域1A中，控制栅电极CG下方的绝缘膜GI1成为稍后形成的控制晶体管的栅极绝缘膜。
然后，去除低压MIS区域1B和高压MIS区域1C中的氮化硅膜CP2和氧化硅膜CP1。
由于盖绝缘膜(氮化硅膜CP2和氧化硅膜CP1)位于控制栅电极CG之上，所以控制栅电极区域的高度(控制栅电极CG和盖绝缘膜的层压)相对较大。从而，存储栅电极MG(稍后将进行描述)可以高度可控方式形成为适当的形状。具体地，侧壁形式的存储栅极MG的侧壁可以几乎垂直于半导体衬底SB的主面。
然后，通过离子注入技术，通过将氮化硅膜CP2和硅膜SI1用作掩模(防止杂质注入的掩模)来注入n型杂质(例如，P(磷)或As(砷))，在存储单元区域1A中的半导体衬底SB的主面中形成沟道区域CH1。在控制栅电极CG的两侧上，在半导体衬底SB的主面中形成一对沟道区域CH1。在本发明中，除了沟道区域CH1之外，刚好位于控制栅电极和存储栅电极(稍后将形成)下方的包括半导体衬底SB的主面部分的区域也可以称为沟道区域。
接下来，如图5所示，根据以下程序，在包括氮化硅膜CP2和硅膜SI1的上表面的半导体衬底SB之上形成绝缘膜CSL(C1、C2、和C3)。
首先，在清洁半导体衬底SB的主面之后，在包括氮化硅膜CP2和硅膜SI1的上表面的半导体衬底SB之上形成氧化硅膜(底部氧化物膜)C1。例如，通过热氧化技术(优选为ISSG(原位蒸汽生成)氧化)来形成氧化硅膜C1，并且其厚度例如约为4nm。可替换地，可以通过CVD技术来形成氧化硅膜C1。
然后，在氧化硅膜C1之上形成氮化硅膜C2。例如，通过CVD技术来形成氮化硅膜C2，并且其厚度例如约为10nm。氮化硅膜C2将成为非易失性存储单元的电荷累积区域和绝缘膜(ONO膜)CSL的中间层。
然后，在氮化硅膜C2之上形成氧化硅膜(顶部氧化物膜)C3。例如，通过CVD技术形成氧化硅膜C3，并且其厚度例如约为5nm。
通过采用上述步骤来形成作为ONO(氧化物-氮化物-氧化物)膜的绝缘膜CSL，其包括氧化硅膜C1、氮化硅膜C2和氧化硅膜C3。
在该实施例中，氮化硅膜C2被用作绝缘膜CSL内的电荷累积区域(电荷累积层、具有陷阱能级的绝缘膜)。然而，可以使用另一种类型的绝缘膜，诸如氮氧化硅膜、氧化铝膜、氧化铪膜或氧化钽膜。这些膜是高介电常数膜，其具有比氮化硅膜更高的介电常数。可替换地，可以使用具有硅纳米点的绝缘膜来形成电荷累积层。
形成在存储单元区域1A中的绝缘膜CSL用作稍后将形成的存储栅电极的栅极绝缘膜，并且具有电荷保持(电荷累积)功能。因此，其具有至少三层的层压结构，其中，内层(氮化硅膜C2)的势垒高度小于外层(氧化硅膜C1和C3)的势垒高度。每一层的厚度都具有用于非易失性存储单元的每种操作类型的优化值。
然后，在绝缘膜CSL之上形成硅膜SI2作为导电膜。硅膜SI2的厚度例如约为20nm至100nm。例如，硅膜SI2可以是通过CVD技术等形成的多晶硅膜。可替换地，硅膜SI2可以通过沉积非晶硅膜并且通过热处理(结晶化)使其结晶来形成。可以根据需要将杂质注入到硅膜SI2中。硅膜SI2将成为稍后提到的存储单元区域1A中的存储单元MC的存储栅电极(例如，具有约50nm的栅极长度)。
接下来，如图6所示，回蚀硅膜SI2。在该回蚀步骤中，通过各向异性干蚀刻从硅膜SI2的表面去除预定厚度的量的硅膜SI2。作为执行该步骤的结果，硅膜SI2以通过绝缘膜CSL位于控制栅电极CG的两侧的侧壁部分上的侧壁(侧壁膜)形式来保留。此时，在低压MIS区域1B和高压MIS区域1C中，蚀刻硅膜SI2，因此露出绝缘膜CSL。在低压MIS区域1B和高压MIS区域1C的端部处，硅膜SI2以侧壁(侧壁膜)的形式保留为通过绝缘膜CSL位于硅膜SI1的侧壁上的硅间隔件SP2。
存储栅电极MG由保留在控制栅电极CG的两个侧壁部分中的一个上的硅膜SI2形成。硅间隔件SP1由保留在另一个侧壁部分上的硅膜SI2形成。
在存储单元区域1A中，存储栅电极MG下方的绝缘膜CSL用作存储晶体管的栅极绝缘膜。根据硅膜SI2的厚度来确定存储栅电极MG的栅极长度。
如上所述，以侧壁(侧壁膜)的形式，存储栅电极MG通过绝缘膜CSL形成在控制栅电极区域的侧壁上(控制栅电极CG和盖绝缘膜的层压膜)。因此，通过使控制栅电极区域足够高，存储栅电极MG可以以高度可控的方式形成为适当的形状。此外，由于存储栅电极MG可具有足够的高度，所以存储栅电极MG的侧壁上的侧壁SW可以高度可控的方式形成为适当的形状。此外，可以高度可控的方式适当地成形将要通过将存储栅电极MG和侧壁SW用作掩模注入n型杂质所形成的延伸区域EX2和扩散层DL2。
绝缘膜CSL位于存储栅电极MG与半导体衬底SB的主面之间，并且绝缘膜CSL沿着存储栅电极MG与控制栅电极CG的侧壁之间的区域从存储栅电极MG与半导体衬底SB的主面之间开始连续地延伸。简而言之，绝缘膜CSL具有L形截面结构。
接下来，如图7所示，通过蚀刻去除控制栅电极CG的没有形成存储栅电极MG的侧壁上的硅间隔件SP1以及通过绝缘膜CSL与硅膜SI1相邻的硅间隔件SP2。
然后，通过蚀刻去除从存储栅电极MG露出的绝缘膜。从而，在低压MIS区域1B和高压MIS区域1C中露出硅膜SI1。此外，在存储单元区域1A中，露出控制栅电极CG的顶部上的氮化硅膜CP2，并且露出具有形成在上表面中的沟道区域CH1的p型阱PW3。
接下来，在低压MS区域1B和高压MIS区域1C中，n型杂质(诸如P(磷))被注入到硅膜SI1中。
接下来，参照图8，在将要形成低压MIS晶体管和高压MIS晶体管的栅电极的区域中，通过光刻技术在硅膜SI1之上形成光刻胶膜(未示出)，并且将光刻胶膜用作掩模，蚀刻硅膜SI1以及绝缘膜GI1和GI2。然后，通过灰化等去除光刻胶膜，使得针对低压MIS区域1B中的低压MIS晶体管形成栅电极GE1，并且针对高压MIS区域1C中的高压MIS晶体管形成栅电极GE2。
栅电极GE1的栅极长度例如约为40nm，并且栅电极GE2的栅极长度例如约为1000nm。
保留在栅电极GE1下方的绝缘膜GI1用作低压MIS晶体管的栅极绝缘膜，并且保留在栅电极GE2下方的绝缘膜GI2用作高压MIS晶体管的栅极绝缘膜。
接下来，参照图9，形成光刻胶膜(未示出)，其具有开口以露出与控制栅电极CG的侧壁相邻的区域(存储栅电极MG的相对侧)中的半导体衬底SB的主面。光刻胶膜是光刻胶图案，其覆盖与存储栅电极MG、低压MIS区域1B和高压MIS区域1C相邻的半导体衬底SB的主面。此后，将光刻胶膜图案用作掩模，p型杂质被倾斜地注入到半导体衬底SB的主面中。
从而，在控制栅电极CG下方的半导体衬底SB中形成晕环区域(p型杂质区域)HL1。晕环区域HL1抑制耗尽层从稍后将形成的漏极区域朝向存储晶体管的沟道区域的扩展，从而抑制存储晶体管的短沟道效应。这抑制了存储晶体管的阈值电压的降低。
此外，由于光刻胶膜的存在，n型杂质(诸如As(砷)或P(磷))被注入到半导体衬底SB中以形成延伸区域EX1作为n-型半导体区域。通过与控制栅电极CG的侧壁(与通过绝缘膜CSL与存储栅电极MG相邻的侧壁相对的侧壁)的自对准，延伸区域EX1形成在半导体衬底SB的主面中。此后，去除光刻胶膜。
然后，形成光刻胶膜(未示出)，其具有开口以露出与存储栅电极MG相邻的区域中的半导体衬底SB的主面。该光刻胶膜是光刻胶图案，其覆盖与控制栅电极CG、低压MIS区域1B和高压MIS区域1C相邻的半导体衬底SB的主面部分。此后，将光刻胶膜图案用作掩模，诸如As(砷)或P(磷)的n型杂质被注入到半导体衬底SB的上表面(p型阱PW3)中，以形成延伸区域EX2作为n-型半导体区域。这里，通过与存储栅电极MG的侧壁(与通过绝缘膜CSL与控制栅电极CG相邻的侧壁相对的侧壁)的自对准形成延伸区域EX2。
在形成延伸区域EX2的过程中，利用比形成延伸区域EX1的离子注入步骤更高的离子浓度来执行离子注入。换句话说，延伸区域EX2的n型杂质浓度高于延伸区域EX1的n型杂质浓度。延伸区域EX1和延伸区域EX2在形成深度方面几乎相同。上文已经提到，在不同的步骤中形成延伸区域EX1和EX2。然而，可以在相同的离子注入步骤中形成延伸区域EX1和EX2。
然后，形成光刻胶膜以露出低压MIS区域1B中的半导体衬底SB的主面，并且覆盖存储单元区域1A和高压MIS区域1C。此后，将光刻胶膜图案用作掩模，p型杂质被倾斜地注入到半导体衬底SB的主面中。从而，在栅电极GE1后面的半导体衬底SB中形成p型晕环区域(p型杂质区域)HL2。
然后，将光刻胶膜用作掩模，诸如As(砷)或P(磷)的n型杂质被注入到半导体衬底SB的上表面(p型阱PW1)中以形成延伸区域EX3作为n-型半导体区域。在栅电极GE1的两侧上，在半导体衬底SB的主面中形成延伸区域EX3。这里，通过与栅电极GE1的侧壁的自对准形成延伸区域EX3。
延伸区域EX3的形成深度浅于延伸区域EX1和EX2。由于延伸区域EX3较浅，所以包括延伸区域EX3的低压MIS晶体管可以更高的速度进行操作。在半导体衬底SB中通过晕环区域HL2来覆盖延伸区域EX3。
然后，光刻胶膜(未示出)被形成为覆盖存储单元区域1A和低压MIS区域1B并露出高压MIS区域1C。此后，将光刻胶膜用作掩模，诸如As(砷)或P(磷)的n型杂质被注入到半导体衬底SB的主面(p型阱PW2)中以形成延伸区域EX4作为n-型半导体区域。在栅电极GE2的两侧上，在半导体衬底SB的主面中形成延伸区域EX4。这里，通过与栅电极GE2的侧壁的自对准来形成延伸区域EX4。
延伸区域EX4比延伸区域EX1-EX3中的任何一个都具有较大的形成深度。由于延伸区域EX4具有较大的深度，所以可以防止延伸区域EX4中包含的n型杂质在将参照图14描述的热处理期间广泛地扩展以及高压MIS晶体管的源极/漏极区域的n型半导体区域与p型阱PW2之间的杂质浓度差变得显著的可能性。因此，可以增加高压MIS晶体管的击穿电压。晕环区域HL2比延伸区域EX1-EX4中的任一个更大的形成深度。
这里，在不同的离子注入步骤中形成延伸区域EX1、EX2和EX3。由于在不同的离子注入步骤中如此形成延伸区域EX1-EX3，所以每个延伸区域EX1-EX3都可以形成有期望的杂质浓度和期望的结深度。换句话说，与在一个离子注入步骤中形成延伸区域EX1-EX3中的两种或更多种类型的延伸区域的情况相比，可以更加自由地设置延伸区域和稍后将形成的源极/漏极区域的浓度分布。
可以在形成晕环区域HL1之前形成延伸区域EX1。此外，可以在形成晕环区域HL2之前形成延伸区域EX3。可以以任何次序执行晕环区域HL1和延伸区域EX1的形成、延伸区域EX2的形成以及晕环区域HL2和延伸区域EX3的形成。
延伸区域EX1形成在晕环区域HL1内。具体地，晕环区域HL1深于延伸区域EX1，并且通过晕环区域HL1覆盖存储栅电极MG侧上的延伸区域EX1的端部。晕环区域HL的一部分与控制栅电极CG侧上的整个沟道区域CH1重叠。在存储单元区域1A中，在从延伸区域EX1到延伸区域EX2的方向上以提到的顺序，延伸区域EX1、晕环区域HL1、p型阱PW3、沟道区域CH1和延伸区域EX2被布置在半导体衬底SB的主面上。
接下来，如图10所示，在存储单元区域1A中，作为侧壁绝缘膜的侧壁SW形成在控制栅电极CG和存储栅电极MG的组合图案的两侧的侧壁部分上。此外，在低压MIS区域1B和高压MIS区域1C中，侧壁SW形成在每个栅电极GE1和GE2的两侧上的侧壁部分上。在形成侧壁的过程中，例如通过在半导体衬底SB的整个主面之上沉积氧化硅膜并在其上方沉积氮化硅膜来形成作为包括氧化硅膜和氮化硅膜的层压膜的绝缘膜。
通过蚀刻绝缘膜来露出半导体衬底SB的主面以及控制栅电极CG、存储栅电极MG和栅电极GE1和GE2的上表面。侧壁SW由此形成在组合图案的侧壁部分、栅电极GE1的侧壁部分和栅电极GE2的侧壁部分上。侧壁SW可以是包括氧化硅膜和氮化硅膜的层压膜，或者可以是作为单层氧化硅膜或单层氮化硅膜的绝缘膜。
接下来，如图11所示，光刻胶膜PR1被形成为覆盖存储单元区域1A的一部分，并且完全覆盖低压MIS区域1B和高压MIS区域1C中的半导体衬底SB的主面。在存储单元区域1A中，至少在与存储栅电极MG相邻的区域中，光刻胶膜PR1覆盖半导体衬底SB的主面。光刻胶膜PR1还覆盖存储栅电极MG的上表面。光刻胶膜PR1露出与控制栅电极CG相邻的区域中的半导体衬底SB的主面，并且露出氮化硅膜CP2的上表面。
然后，使用光刻胶膜PR1、氮化硅膜CP2和侧壁SW作为掩模，在存储单元区域1A中的控制栅电极CG侧上，诸如As(砷)或P(磷)的n型杂质被注入到半导体衬底SB的上表面(p型阱PW3)中。由此在存储单元区域1A中的控制栅电极CG侧上，在半导体衬底SB的主面中形成作为具有高杂质浓度的n+型半导体区域的扩散层DL1。这里，通过与控制栅电极CG侧上的侧壁SW的自对准形成扩散层DL1。
扩散层DL1的n型杂质浓度高于延伸区域EX1的杂质浓度，并且其结深度(形成深度)更大。在形成扩散层DL1的离子注入步骤中，通过使用相对较低层级的注入能量来减小扩散层DL1的形成深度。在该离子注入步骤中，由于存储栅电极MG侧上的半导体衬底SB的主面被光刻胶膜PR1覆盖，所以在存储栅电极MG侧上的半导体衬底SB中不形成扩散层。
接下来，如图12所示，在去除光刻胶膜PR1之后，光刻胶膜PR2被形成为覆盖存储单元区域1A的一部分，并且完全覆盖低压MIS区域1B和高压MIS区域1C中的半导体衬底SB的主面。在存储单元区域1A中，至少在与控制栅电极CG相邻的区域中，光刻胶膜PR2覆盖半导体衬底SB的主面。光刻胶膜PR2还覆盖氮化硅膜CP2的上表面。光刻胶膜PR2露出与存储栅电极MG相邻的区域中的半导体衬底SB的主面，并且露出存储栅电极MG的上表面。
然后，使用光刻胶膜PR2、存储栅电极MG和侧壁SW作为掩模，在存储单元区域1A中的存储栅电极MG侧上，诸如As(砷)或P(磷)的n型杂质被注入到半导体衬底SB的上表面(p型阱PW3)中。由此在存储单元区域1A中的存储栅电极MG侧上的半导体衬底SB的主面中形成作为具有高杂质浓度的n+型半导体区域的扩散层DL2。这里，通过与存储栅电极MG侧上的侧壁SW的自对准形成扩散层DL2。
扩散层DL2的n型杂质浓度高于延伸区域EX1和EX2的杂质浓度，并且其结深度(形成深度)更大。在形成扩散层DL2的离子注入步骤中，通过使用相对较高层级的注入能量，使扩散层DL2的形成深度大于扩散层DL1的形成深度。在该离子注入步骤中，由于控制栅电极CG侧上的半导体衬底SB的主面被光刻胶膜PR2覆盖，所以n型杂质不注入其中。
扩散层DL2的形成深度大于沟道区域CH1的形成深度。延伸区域EX1的端部比扩散层DL1更接近控制栅电极CG下方的沟道区域，并且延伸区域EX2的端部比扩散层DL2更接近存储栅电极MG下方的沟道区域。这里，假设扩散层DL1和DL2具有几乎相同的杂质浓度。然而，扩散层DL1和DL2可以具有不同的杂质浓度。例如，扩散层DL2的杂质浓度可以高于扩散层DL1的杂质浓度。
如图13所示，在去除光刻胶膜PR2之后，光刻胶膜PR3被形成为整体覆盖存储单元区域1A中的半导体衬底SB的主面，并且整体露出低压MIS区域1B和高压MIS区域1C中的半导体衬底SB的主面。
然后，将光刻胶膜PR3、栅电极GE1和GE2以及侧壁SW用作掩模，诸如As(砷)或P(磷)的n型杂质被注入到低压MIS区域1B和高压MIS区域1C中的半导体衬底SB的上表面(p型阱PW1、PW2)中。由此在低压MIS区域1B和高压MIS区域1C中的半导体衬底SB的主面中形成作为具有高杂质浓度的n+型半导体区域的扩散层DL3。这里，通过与侧壁SW的自对准来形成扩散层DL3。扩散层DL3的n型杂质浓度高于延伸区域EX3和EX4的杂质浓度。
扩散层DL3的形成深度大于延伸区域EX3的形成深度并且小于延伸区域EX4和扩散层DL2的形成深度。此时，由于存储单元区域1A中的半导体衬底SB的主面被光刻胶膜PR3覆盖，所以n型杂质不被注入其中。可以以任何次序形成扩散层DL1、DL2和DL3。
扩散层DL3的杂质浓度高于扩散层DL1和DL2的杂质浓度。从而，稍后将形成的低压MIS晶体管可以比将稍后进行描述的控制晶体管更高的速度进行操作，这是因为可以降低其源极/漏极区域的电阻。此外，由于扩散层DL3具有高杂质浓度，所以高压MIS晶体管的击穿电压可以通过在扩散层DL3中扩散n型杂质来增加。由于扩散层DL1的浓度低于扩散层DL3的浓度，所以防止扩散层DL1中的n型杂质广泛地扩展到半导体衬底SB中。这防止了稍后将形成的控制晶体管的阈值电压的降低。
接下来，参照图14，在去除光刻胶膜PR3之后，对半导体衬底SB执行热处理(激活)以扩散注入到半导体衬底SB中的杂质并且激活各个半导体区域。从而，n型杂质从半导体衬底SB中的延伸区域EX1和扩散区域DL1扩散，从而形成扩散区域DR1作为n型半导体区域。此外，热处理扩散来自半导体衬底SB中的延伸区域EX2和扩散层DL2的n型杂质，从而形成扩散区域DR2作为n型半导体区域。热处理还扩散来自半导体衬底SB的晕环区域HL1的p型杂质，从而形成扩散区域HR作为p型半导体区域。
扩散区域DR1具有比扩散层DL1和延伸区域EX1低的杂质浓度。扩散区域DR2具有比扩散层DL2和延伸区域EX2低的杂质浓度。扩散区域DR具有比晕环区域HL1低的杂质浓度。
如图14所示，扩散区域DR2接合至存储单元区域1A的沟道区域CH2，使得扩散区域DR2延伸到半导体衬底SB的主面中的控制栅电极CG下方的沟道区域侧。晕环区域HL1和扩散区域DR2彼此相邻，并且扩散区域HR和扩散区域DR2彼此邻接。
即使通过上述热处理，n型杂质也几乎不从扩散区域DL1扩散，因为其杂质浓度低于扩散层DL2的杂质浓度。图中所示的扩散区域DR1表示n型杂质从扩散层DL1的扩散范围。因此，在一些情况下，即使在平面图中延伸区域EX1与控制栅电极CG重叠，扩散区域DR1也不与控制栅电极CG重叠。扩散层DL2侧上的延伸区域EX1的端部不被扩散区域DR1覆盖。具体地，扩散层DL2侧上的延伸区域EX1的端部与扩散区域DR1相比更接近扩散层DL2。换句话说，在半导体衬底SB的主面中，扩散层DL2侧上的扩散区域DR1的端部比扩散层DL2侧上的延伸区域EX1的端部更接近扩散层DL1。
当执行热处理时，具有较大深度的半导体区域中的杂质比具有较小深度的半导体区域中的杂质更广泛地扩散。因此，扩散区域DR2与扩散层DL2之间的形成深度的差值大于扩散区域DR1与扩散层DL1之间的形成深度的差值。换句话说，在垂直于半导体衬底SB的上表面的方向上，从扩散层DL2的底部到扩散区域DR2的底部的距离大于从扩散层DL1的底部到扩散区域DR1的底部的距离，由此扩散区域DR2比扩散区域DR1更深且更广泛地延伸。
这里，在半导体衬底SB中，延伸区域EX2被扩散区域DR2和扩散层DL2覆盖。具体地，扩散层DL1侧上的延伸区域EX2的端部被扩散区域DR2覆盖。换句话说，在半导体衬底SB的主面中，扩散层DL1侧上的扩散区域DR2的端部比扩散层DL1侧上的延伸区域EX2的端部更接近扩散层DL1。
在低压MIS区域1B和高压MIS区域1C中，杂质也从延伸区域EX3和扩散层DL3等扩散到半导体衬底SB中，尽管这里未示出。包含从扩散层DL3扩散的n型杂质的扩散区域(未示出)的形成深度小于扩散区域DR2的形成深度。
在存储单元区域1A中，延伸区域EX1、扩散层DL1和扩散区域DR1组成n型漏极区域，其用作存储晶体管的漏极区域。此外，在存储单元区域1A中，延伸区域EX2、扩散层DL2和扩散区域DR2组成n型源极区域，其用作存储晶体管的源极区域。此外，在低压MIS区域1B和高压MIS区域1C中，延伸区域EX3和扩散层DL3组成源极/漏极区域。
每个源极区域和每个漏极区域都具有LDD(轻掺杂漏极)结构，其包括具有高n型杂质浓度的扩散层和与半导体衬底SB的主面中的扩散层相邻的具有低n型杂质浓度的延伸区域。
存储单元区域1A中的源极区域、漏极区域和控制栅电极CG组成作为n沟道场效应晶体管的控制晶体管。此外，存储单元区域1A中的源极区域、漏极区域和存储栅电极MG组成作为n沟道场效应晶体管的存储晶体管。这意味着控制晶体管和存储晶体管共享源极和漏极区域。彼此相邻的控制晶体管和存储晶体管组成MONOS存储单元MC。控制晶体管是增强型晶体管，并且存储晶体管是耗尽型晶体管。
低压MIS区域1B中的源极/漏极区域和栅电极GE1组成低压MISQ1，并且源极/漏极区域和栅电极GE2组成高压MISQ2。低压MISQ1是以比高压MISQ2更低的电压进行操作的晶体管，并且是可以比高压MISQ2、控制晶体管和存储晶体管更高的速度进行操作的半导体元件。高压MISQ2是以比控制晶体管更高的电压进行操作的晶体管。
接下来，如图15所示，使用硅化物(自对准硅化物)技术，硅化物层S1形成在存储栅电极MG、栅电极GE1和GE2以及扩散层DL1-DL3中的每一个之上。硅化物层S1可以减小扩散电阻和接触电阻。根据以下过程形成硅化物层S1。
例如，金属膜(未示出)形成在半导体衬底SB的整个主面之上，并且对半导体衬底SB执行热处理，使得存储栅电极MG、栅电极GE1和GE2以及扩散层DL1-DL3的上表面与金属膜反应。由此，硅化物层S1形成在存储栅电极MG、栅电极GE1和GE2以及扩散层DL1-DL3的每一个之上。例如，金属膜是钴(Co)或镍(Ni)膜，其可以通过溅射等形成。此后，去除未反应的金属膜部分。
接下来，如图16所示，层间绝缘膜IL形成在半导体衬底SB的整个主面之上，以覆盖存储单元MC、低压MISQ1晶体管和高压MISQ2晶体管。层间绝缘膜是单个氧化硅膜或者包括氮化硅膜和氧化硅膜的层压膜。在例如通过CVD技术形成层间绝缘膜之后，平面化层间绝缘膜的上表面。
然后，如下形成穿透层间绝缘膜IL的插塞PG。首先，通过光刻技术形成光刻胶膜(未示出)，并且将光刻胶膜用作掩模，蚀刻层间绝缘膜以在层间绝缘膜IL中制造多个接触孔。然后，在每个接触孔中形成钨(W)等的导电插塞PG。
为了形成插塞PG，诸如钛(Ti)膜、氮化钛(TiN)膜或它们的层压膜的势垒导体膜(barrier conductor film)形成在包括每个接触孔的内部的层间绝缘膜之上。然后，诸如钨(W)膜的主导体膜形成在势垒导体膜之上，以填充每个接触孔，并且通过CMP(化学机械抛光)技术或回蚀技术去除主导体膜和势垒导体膜的非要求部分。为了简化说明，以整体形式示出组成插塞PG的势垒导体膜和主导体膜。
在存储单元区域1A、低压MIS区域1B和高压MIS区域1C中，隐埋在它们中的接触孔和插塞PG通过硅化物层S1耦合至扩散层DL1-DL3的上表面。在未示出的区域中，插塞PG通过硅化物层S1耦合至控制栅电极CG、存储栅电极MG以及栅电极GE1和GE2的上表面。
然后，如图17所示，在诸如氧化硅膜的层间绝缘膜IL1形成在层间绝缘膜IL上之后，通过光刻技术和干蚀刻技术形成穿透层间绝缘膜IL1的多个布线凹槽。此后，在每个布线凹槽中沉积和埋入导电膜，并且去除位于层间绝缘膜IL1之上的导电膜。从而，形成电耦合至插塞PG的由导电膜制成的多条布线M1。布线M1主要由铜(Cu)制成。
通过采取上述步骤，几乎完成了根据该实施例的半导体器件。具体地，分别在低压MIS区域1B、高压MIS区域1C和存储单元区域1A中形成低压MISQ1晶体管、高压MISQ2晶体管和作为非易失性存储单元的存储单元MC。
<半导体器件的操作>
接下来，将描述非易失性存储器的操作的示例。作为非易失性存储单元的存储单元MC的操作包括写入、擦除和读取。在该示例中，SSI(源极侧注射)方法被用于写入和擦除。在该实施例中，电子注射到作为ONO膜的氮化硅膜C2(作为绝缘膜CSL中的电荷累积区域)中被定义为“写”，并且从中提取电子被定义为“读取”。
多个存储单元MC以阵列图案布置在半导体衬底SB之上，并且仅对这些存储单元MC中的期望存储单元MC执行写入、擦除和读取操作。这意味着写入、擦除和读取操作通常不对非选择存储单元或者除被选择存储单元之外的单元执行。
在存储单元阵列中，在与被选择存储单元相同的行中布置的非选择存储单元耦合至与被选择存储单元相同的存储栅极线。此外，在存储单元阵列中，在与被选择存储单元相同的列中布置的非选择存储单元耦合至与被选择存储单元相同的字线(控制栅极线)。这表示相同的电压被施加给布置在相同行中的存储单元的存储栅电极MG，并且相同的电压被施加给相同列中布置的存储单元的控制栅电极CG。
在写操作中，以下电压被施加给存储单元MC的各个部分以操作用于写入，即所选存储单元。例如，参照图17，0V被施加给半导体衬底SB，6V被施加给包括扩散层DL2的源极区域，0.5V被施加给包括扩散层DL1的漏极区域，1V被施加给控制栅电极CG，以及12V被施加给存储栅电极MG。从而，电子从漏极区域移动到源极区域。此时，由于控制栅电极CG与存储栅电极MG之间的半导体衬底SB的表面上的电场增强，所以生成热载子，从而使得电子从半导体衬底SB内通过氧化硅膜C1并且注射到氮化硅膜C2中。由此执行写入。
在氮化硅膜C2中在陷阱能级处捕获电子，从而存储单元MC的晶体管的阈值电压上升。即，存储单元MC进入写入状态。
在没有假定操作用于写入的非选择存储单元中，0V被施加给半导体衬底SB，6V被施加给包括扩散层DL2的源极区域，1.5V被施加给包括扩散层DL1的漏极区域，1V被施加给控制栅电极CG，以及12被施加给存储栅电极MG。在这种情况下，施加给漏极区域的电压在所选存储单元中较大，使得电流不在源极和漏极区域之间流动。为此，不执行写入。
对于擦除，采用通过根据所谓的BTBT(带-带隧穿)方法(热空穴注射擦除)来注射热空穴执行擦除的擦除方法。在BTBT方法中，通过将由BTBT生成的空穴(正空穴)注射到电荷累积区域(氮化硅膜C2)中来执行擦除。
在擦除操作中，以下电压被施加给所选存储单元的各个部分以操作用于擦除。例如，参照图17，0V被施加给半导体衬底SB，6V被施加给包括扩散层DL2的源极区域，1.5V被施加给包括扩散层DL1的漏极区域，0V被施加给控制栅电极CG，以及-6V被施加给存储栅电极MG。从而，通过BTBT现象在半导体衬底SB中生成空穴，并且通过电场加速将空穴注射到所选存储单元的氮化硅膜C2中，从而降低存储单元MC的晶体管的阈值电压。因此，存储单元MC进入擦除状态。
在读取操作中，施加给控制栅电极CG的电压在写入状态中的晶体管阈值电压与擦除状态中的阈值电压之间，使得写入状态和擦除状态可以相互区分。在该示例中，0V被施加给半导体衬底SB、存储栅电极MG和源极区域，以及1.5V被施加给漏极区域和控制栅电极CG。在氮化硅膜C2中累积电荷的写状态中，阈值电压较高，由此晶体管不导通。另一方面，在从氮化硅膜C2中提取电荷的擦除状态中，阈值电压较低，由此晶体管接通。由于晶体管以这种方式不同地进行操作，所以可以从存储单元MC中读取数据。
<第一实施例的效果>
接下来，将参照图28至图30描述作为比较示例的半导体器件的制造方法，并且将解释该实施例的效果。图30是比较示例2中的半导体器件制造方法的步骤的截面图(其中，控制栅电极栅极长度相对较大)，以及图28和图29是比较示例1中的半导体器件制造工艺的步骤的截面图(其中，控制栅电极栅极长度小于图30所示结构中的栅极长度)。图28至图30以与图1至图17相同的方式示出了存储单元区域1A、低压MIS区域1B和高压MIS区域1C。
在比较示例1的半导体器件制造工艺中，首先执行与上面参照图1至图10描述的步骤相同的步骤。然而，这里形成的晕环区域HL1的p型杂质浓度高于根据第一实施例的半导体器件制造工艺形成的晕环区域HL1(参见图9)的p型杂质浓度。
然后，如图28所示，形成光刻胶膜PR以覆盖低压MIS区域1B和高压MIS区域1C中的半导体衬底SB的主面，并且露出存储单元区域1A。然后，将氮化硅膜CP2、存储栅电极MG、侧壁SW和光刻胶膜PR用作掩模，n型杂质离子(诸如P(磷)或As(砷))被注入到半导体衬底SB的主面中以形成扩散层DLD和DLS，它们具有的杂质浓度高于延伸区域EX1-EX4的杂质浓度。
扩散层DLD形成在控制栅电极CG侧上的半导体衬底SB的主面中，并且扩散层DLS形成在存储栅电极MG侧上的半导体衬底SB的主面中。扩散层DLD和DLS是n型半导体区域，它们的形成深度大于延伸区域EX1-EX4的形成深度且小于晕环区域HL1的形成深度。由于在如上所述相同的注入步骤中形成扩散层DLD和DLS，所以它们实际上具有相同的形成深度。扩散层DLD和DLS的形成深度例如与图17所示的扩散层DL2的形成深度相同。
接下来，通过采用与上面参照图13描述的步骤相同的步骤，在低压MIS区域1B和高压MIS区域1C的每一个中形成扩散层DL3(参照图29)。
接下来，参照图29，扩散半导体衬底SB中的杂质，并且执行热处理以激活半导体衬底SB中的半导体区域。从而，扩散层DLD和DLS中包含的n型杂质扩散到半导体衬底SB中，使得形成包含在扩散层DLD周围扩展的n型杂质的扩散区域DRD以及包含在扩散层DLS周围扩展的n型杂质的扩散区域DRS。例如，扩散区域DRS具有与图14所示扩散区域DR2相同的结构。扩散区域DRD具有与扩散区域DRS相同的形成深度，并且覆盖延伸区域EX2侧上的延伸区域EX1的端部。
通过采用上述步骤，形成包括扩散区域DRD、扩散层DLD和延伸区域EX1的漏极区域以及包括扩散区域DRS、扩散层DLS和延伸区域EX2的源极区域，并且形成包括漏极区域、源极区域以及控制栅电极CG和存储栅电极MG的存储单元MC1。
随后的步骤与上面参照图15至图17描述的步骤相同，并且通过采用这些步骤几乎完成了比较示例1中的半导体器件。
如图29所示，比较示例1中的存储单元与第一实施例的不同在于：漏极区域的扩散层DLD具有与源极区域的扩散层DLS相同的深度，并且扩散区域DRD具有与扩散区域DRS相同的深度。
接下来，将描述比较示例2中的半导体器件制造工艺。图30是上文参照图29描述的热处理步骤之后的制造步骤的截面图。比较示例2中的半导体器件制造工艺几乎与比较示例1中的上述半导体器件制造工艺相同。在比较示例2中的半导体器件制造工艺中，在相同的注射步骤中同时形成扩散层DLD和DLS。然而，如图30所示，在比较示例2的存储单元MC2中，存储单元MC2的控制栅电极CG的栅极长度大于比较示例1中的存储单元MC1(参见图29)的栅极长度。此外，在比较示例2的存储单元MC2中，晕环区域HL1和扩散区域HR的p型杂质浓度低于比较示例1的存储单元MC1(参见图29)中的p型杂质浓度。
在MONOS存储单元的情况下，当小型化半导体器件时，产生了由于短沟道特性的恶化而降低存储单元的晶体管的阈值电压(Vth)的问题，并且难以控制存储单元。在这种情况下，位于漏极区域和沟道区域之间的具有与漏极区域的导电类型相反的导电类型的晕环区域的形成防止了短沟道特性的恶化以及晶体管的阈值电压的降低。
在图30所示的比较示例2中，由于控制栅电极CG的栅极长度较大，所以即使漏极区域的扩散区域DRD与源极区域的扩散区域DRC一样宽广地扩展，源极和漏极区域之间的沟道区域也可以具有足够的宽度。换句话说，有效栅极长度和沟道长度不能太短。因此，不需要增加晕环区域HL1和扩散区域HR的p型杂质浓度以防止短沟道特性的恶化。
此外，由于控制栅电极CG的栅极长度较大，所以即使扩散区域HR的一部分与源极区域邻接，扩散区域HR与源极区域邻接的部分的p型杂质浓度也可以较低。这表示晕环区域HL1与扩散区域HR和源极区域之间的n型杂质浓度的差异不是很严重，由此防止了结泄露电流的生成。
相反，当半导体器件更加小型化且控制栅电极CG的栅极长度与图29所示的比较示例1一样小时，漏极区域的扩散区域DRD与源极区域的扩散区域DRS之间的沟道区域距离较短，使得不能确保足够的有效栅极长度。从而，产生恶化短沟道特性的问题。该问题的原因在于，在相同的注入步骤(参见图28)中形成漏极区域的扩散层DLD和源极区域的扩散层DLS，使得它们具有相同的深度和相同的浓度。
具体地，由于在存储单元MC1的重写操作中向源极区域施加高电压，所以源极区域的n型杂质必须逐渐地在源极区域周围扩散以提高源极区域的击穿电压。这防止了作为p型半导体区域的p型阱PW3与作为n型半导体区域的源极区域之间的杂质浓度差变得严重，使得耗尽层容易地从源极区域扩展，并且提高了存储单元MC1的击穿电压。
在源极区域和p型阱区域PW3之间逐渐地扩散源极区域的n型杂质的一种方法是：使得源极区域的扩散层DLS具有较大的深度。在比较示例1中，通过形成具有的深度大于低压MIS区域1B或高压MIS区域1C中的扩散层DL3的深度的扩散层DLS(参见图29)，扩散层DLS中的n型杂质通过热处理广泛且逐渐地扩散以形成扩散区域DRS。如图17和图29所示，源极区域延伸以在平面图中与存储栅电极MG部分地重叠。
在比较示例1中，由于源极区域和漏极区域在相同的步骤中形成有相同的深度和相同的浓度，所以漏极区域中的n型杂质也以相同方式广泛扩散。从而，漏极区域的扩散区域DRD与控制栅电极CG下方的沟道区域大部分重叠。在这种情况下，由于漏极区域广泛地延伸并且源极和漏极区域之间的距离较短，所以有效栅极长度和沟道长度较短。这恶化了短沟道特性，并且降低了控制晶体管的阈值电压。
增加控制晶体管的阈值电压的一种可能的方法是：增加覆盖漏极区域的作为p型半导体区域的晕环区域HL1的浓度，并且朝向半导体衬底SB中的源极侧扩展，或者增加沟道区域的p型杂质浓度。
然而，如果晕环区域HL1的p型杂质浓度增加，则晕环区域HL1和源极区域之间的PN结的浓度差较大，从而在存储单元MC的写入操作中增加了非选择存储单元中的误写的风险。具体地，当晕环区域HL1和源极区域之间的PN结的浓度差较大时，在控制栅电极CG和存储栅电极MG之间的边界附近的PN结中生成载流子，并且结泄露电流流入源极区域。作为热载流子，这里生成的一些载流子朝向存储栅电极MG的高电压移动并且通过作为ONO膜的绝缘膜CSL的氧化硅膜(底部氧化物膜)C1，并且引入到ONO膜的氮化硅膜(电荷累积层)C2中。以这种方式发生非选择存储单元中的误写。
简而言之，在分裂栅极MONOS存储单元中，短沟道特性和误写是折中关系。如果沟道区域或p型阱PW3的p型杂质浓度增加以增加控制晶体管的阈值电压，则会产生这种问题。此外，如果控制栅电极CG或存储栅电极MG的尺寸为了半导体元件的小型化而减小，则由于短沟道特性的恶化而使上述问题更加严重。
对于读取，存储单元MC1的控制晶体管被要求高速操作，但是当如比较示例1和比较示例2一样的漏极区域具有与源极区域相同的较大形成深度时，控制晶体管难以高速进行操作。
为此，在该实施例中，如上面参照图11和图12所述，存储单元MC的漏极区域的扩散层DL1(参见图14)及其源极区域的扩散层DL2在不同的离子注入步骤中在不同的条件下形成。因此，可以形成具有较大深度的扩散层DL2并且形成具有比扩散层DL2小的深度的扩散层DL1。
由于扩散层DL2具有较大深度，所以如图14所示通过热处理形成的扩散区域DR2的n型杂质浓度在从扩散层DL2到p型阱PW3的方向上逐渐减小。这防止了沟道区域和p型阱PW3与源极区域之间的PN结中的p型杂质和n型杂质之间的浓度差变得越来越大，从而增加了源极区域的击穿电压。
这里，由于漏极区域的扩散层DL1的形成深度较小，所以沟道区域和p型阱PW3与漏极区域之间的PN结中的p型杂质和n型杂质之间的浓度差大于源极区域与p型阱之间的PN结中的浓度差。然而，施加给漏极区域的电压不像施加给源极区域的电压那么高，所以不发生击穿电压的降低的问题。
此外，在漏极区域中，可以降低扩散层DL1和扩散区域DR1的形成深度，使得控制晶体管的高速操作变得容易。
扩散区域DR1的扩展的抑制防止漏极区域的部分在平面图中与控制栅电极CG大部分重叠。在该实施例中，扩散区域DR1在平面图中不与控制栅电极CG重叠。换句话说，在一个存储单元中，扩散层DL1和扩散区域DR1在平面图中与控制栅电极CG隔开。这确保了漏极区域与源极区域之间的沟道区域的宽度是足够的，从而防止有效栅极长度变小。因此，即使控制栅电极CG的栅极长度由于半导体元件的小型化而变小，也会防止短沟道特性的恶化。
此外，由于短沟道特性如上所述不会恶化，所以晕环区域HL1和扩散区域HR的p型杂质浓度不需要过分增加。因此，可以抑制晕环区域HL1的浓度和形成深度。因此，可以降低源极区域附近的晕环区域HL1和扩散区域HR的p型杂质浓度。这防止了晕环区域HL1和扩散区域HR与源极区域之间的PN结中的浓度差增加，并且还防止浓度差变得非常大。
这在存储单元MC的写入操作中防止在非选择存储单元中生成结泄露电流。简而言之，防止了导致在非选择存储单元中的晕环区域HL1和扩散区域HR与源极区域之间生成热载流子的误写。
如上所述，在该实施例中，在不同的步骤中形成漏极区域的扩散层DL1和源极区域的扩散层DL2，并且源极/漏极区域的形状不对称。这防止了存储单元中的误写，并且使得可以小型化存储单元MC，增加其击穿电压，并且能够进行高速操作，从而改进了半导体器件的性能。
<变形例>
接下来，将参照图18和图19描述作为第一实施例的变形例的半导体器件制造工艺。图18和图19是作为第一实施例的变形例的半导体器件制造工艺中的步骤的截面图。该变形例与上文参照图1至图17描述的第一实施例的相同之处在于：在不同的步骤中形成存储单元的源极和漏极区域的扩散层。该变形例与上面参照图1至图17描述的工艺的不同在于：源极和漏极区域的扩散层的深度相同但浓度不同。
在该变形例的半导体器件制造工艺中，首先执行与上面参照图1至图10描述的步骤相同的步骤，然后如图18所示，将光刻胶膜PR1、氮化硅膜CP2和侧壁SW用作掩模，以相对较低的浓度将n型杂质注入到控制栅电极CG侧上的半导体衬底SB的主面中，从而形成扩散层DL1。在该变形例中，扩散层DL1的杂质浓度低于参照图11描述的扩散层DL1和参照图28描述的扩散层DLD的杂质浓度。
接下来，通过采取与参照图12描述的步骤相同的步骤，以相对较高的杂质浓度执行离子注入以形成扩散层DL2(参见图19)。
这里，在几乎相同的能量条件下执行形成扩散层DL1和DL2的离子注入步骤，使得扩散层DL1和DL2具有几乎相同的形成深度。然而，扩散层DL2具有比扩散层DL1高的n型杂质浓度。在该变形例中，扩散层DL2的杂质浓度低于参照图12描述的扩散层DL2的杂质浓度。
接下来，通过采取与参照图13描述的步骤相同的步骤，在低压MIS区域1B和高压MIS区域1C中形成扩散层DL3。
接下来，如图19所示，扩散层DL1-DL3中的n型杂质通过执行如参照图14描述的步骤中的热处理来扩散。从而，扩散区域DR1形成在扩散层DL1周围且扩散区域DR2形成在扩散层DL2周围。这里，扩散区域DR1的形成深度小于扩散区域DR2的形成深度。简而言之，扩散区域DR1的扩展程度小于扩散区域DR2的扩展程度。这是因为扩散层DL1的杂质浓度低于扩散层DL2的杂质浓度。
此后，通过采取与参照图15至图17描述的步骤相同的步骤，几乎完成了该变形例中的半导体器件。
在该变形例中，通过减小扩散层DL1的杂质浓度来抑制扩散区域DR1的扩展。具体地，扩散区域DR2和扩散层DL2之间的形成深度的差值大于扩散区域DR1和扩散层DL1之间的形成深度的差值。换句话说，在垂直于半导体衬底SB的上表面的方向上，从扩散层DL2的底部到扩散区域DR2的底部的距离大于从扩散层DL1的底部到扩散区域DR1的底部的距离。这防止了漏极区域和源极区域之间的沟道长度变小。因此，不需要增加晕环区域HL1和扩散区域HR的p型杂质浓度。因此，该变形例带来了与参照图1至图17描述的半导体器件的制造方法相同的有利效果。
该变形例可以与参照图1至图17描述的第一实施例进行组合。具体地，扩散层DL1可以具有更低的浓度和更小的形成深度，并且扩散层DL2可以具有更大的浓度和更大的形成深度。
第二实施例
接下来，参照图20至图22，将描述第二实施例，其中，在相同的离子注入步骤中形成存储单元中的漏极区域的扩散层以及低压MIS晶体管和高压MIS晶体管的源极/漏极区域的扩散层。图20至图22是根据第二实施例的半导体器件制造工艺中的步骤的截面图。在图20至图22中，存储单元区域1A、低压MIS区域1B和高压MIS区域1C如图1至图17所示。
在根据第二实施例的半导体器件制造工艺中，首先执行与上面参照图1至图10所述步骤相同的步骤。
然后，如图20所示，光刻胶膜PR4被形成为部分地覆盖存储单元区域1A，并且完全露出低压MIS区域1B和高压MIS区域1C中的半导体衬底SB的主面。在存储单元区域1A中，至少在与存储栅电极MG相邻的区域中，光刻胶膜PR4覆盖半导体衬底SB的主面。光刻胶膜PR4还覆盖存储栅电极MG的上表面。光刻胶膜PR4还露出与控制栅电极CG相邻的区域中的半导体衬底SB的主面并露出氮化硅膜CP2的上表面。
然后，将光刻胶膜PR4、氮化硅膜CP2、侧壁SW以及栅电极GE1和GE2用作掩模，诸如As(砷)或P(磷)的n型杂质被注入到半导体衬底SB的上表面中。因此，扩散层DL1形成在存储单元区域1A中的控制栅电极CG侧上的半导体衬底SB的主面中，一对扩散层DL3形成在栅电极GE1后面的半导体衬底SB的主面中，以及一对扩散层DL3形成在栅电极GE2后面的半导体衬底SB的主面中。
接下来，如图21所示，通过采用与参照图12描述的步骤相同的步骤，在存储单元区域1A中的存储栅电极MG侧上的半导体衬底SB的主面中形成扩散层DL2。
接下来，如图22所示，通过采用与参照图14描述的步骤相同的步骤来形成扩散区域DR1、DR2和HR。因此形成存储单元MC、低压MISQ1晶体管和高压MISQ2晶体管。随后的步骤与上文参照图15至图17描述的步骤相同，并且通过采用这些步骤来几乎完成根据第二实施例的半导体器件。第二实施例中的半导体器件在结构上与第一实施例相同，除了扩散层DL1-DL3在浓度和深度方面几乎相同。
如图22所示，由于在相同的注入条件下在相同的离子注入步骤中形成扩散层DL1和DL3，所以它们在n型杂质浓度和形成深度方面几乎相同。可以通过在相同步骤中形成存储单元区域1A中的扩散层DL1以及低压MIS区域1B和高压MIS区域1C中的扩散层DL3来降低半导体器件制造成本。这表示步骤的数量少于上文参照图18和图19描述的比较示例中的工艺的步骤数量，同时第二实施例带来与第一实施例相同的有利效果。
第三实施例
接下来，将参照图23至图27描述第三实施例，其中，存储单元的控制栅电极侧(漏极区域侧)上的侧壁具有比存储栅电极侧上的侧壁更小的宽度。图23至图27是根据第三实施例的半导体器件制造工艺中的步骤的截面图。在图23至图27中，存储单元区域1A、低压MIS区域1B和高压MIS区域1C如图1至图17所示。
在根据第三实施例的半导体器件制造工艺中，首先执行与上文参照图1至9描述的步骤相同的步骤。
然后，如图23所示，例如通过CVD技术，在半导体衬底SB的整个主面之上顺序形成(沉积)氮化硅膜NL和氧化硅膜OX。
然后，如图24所示，通过回蚀去除氮化硅膜OX的一些部分以露出氮化硅膜NL的上表面。采用侧壁的形式，氧化硅膜OX的其他部分通过氮化硅膜NL保持在控制栅电极CG、存储栅电极MG、栅电极GE1和GE2的侧壁上。
然后，如图25所示形成光刻胶膜PR5。光刻胶膜PR5是覆盖通过氮化硅膜NL与存储栅电极MG的一个侧壁以及栅电极GE2的两个侧壁相邻的氧化硅膜OX的光刻胶图案。光刻胶膜PR5露出通过氮化硅膜NL与控制栅电极CG的一侧以及栅电极GE2的两个侧壁相邻的氧化硅膜OX。
然后，将光刻胶膜PR5用作掩模，通过蚀刻去除通过氮化硅膜NL与控制栅电极CG的一个侧壁以及栅电极GE1的两个侧壁相邻的氧化硅膜OX。
接下来，参照图26，在去除光刻胶膜PR5之后，将氮化硅膜OX用作掩模来对氮化硅膜NL执行回蚀。通过回蚀步骤露出半导体衬底SB、氮化硅膜CP2以及栅电极GE1和GE2的上表面。
从而，氮化硅膜NL的侧壁SW1被形成为覆盖控制栅电极CG的一个侧壁以及栅电极GE1的两个侧壁。此外，氮化硅膜NL和氧化硅膜OX的侧壁SW2被形成为覆盖存储栅电极MG的一个侧壁以及栅电极GE2的两个侧壁。
控制栅电极CG的栅极长度方向上的侧壁SW2的宽度是氮化硅膜NL和与氧化硅膜OX的厚度的总和；另一方面，相同方向上的侧壁SW1的宽度等于氮化硅膜NL的厚度。简而言之，侧壁SW2的宽度大于侧壁SW1的宽度。在本发明中，“宽度”表示沿着半导体衬底SB的主面的方向上的规定膜长度。
接下来，参照图27，执行与上文参照图11至图14描述的步骤相同的步骤。具体地，在各个离子注入步骤中形成扩散层DL1-DL3，然后通过热处理形成扩散区域DR1、DR2和HR。随后的步骤与上文参照图15至图17描述的步骤相同，并且通过采用这些步骤来几乎完成根据第三实施例的半导体器件。
在该实施例中，扩散层DL1和DL2具有不同的深度，使得可以实现与第一实施例相同的有利效果。具体地，漏极区域的扩散层DL1的深度足够小，以能够防止延伸区域DR的扩展，从而防止沟道长度的减小。在该实施例中，由于具有相对较小宽度的侧壁SW1被用于离子注入，所以扩散层DL1比第一实施例中更接近控制栅电极CG，但是上述效果防止短沟道特性的恶化。
换句话说，可以在控制栅电极CG附近的区域中形成漏极区域，同时防止由于短沟道所引起的阈值电压的降低。因此，存储单元可以被小型化，并且增强了半导体器件的性能。
在该实施例中，由于具有相对较大宽度的侧壁SW2被用作离子注入的掩模，所以扩散层DL2与第一实施例相比远离存储栅电极MG。当向源极区域施加高电压时，这防止了击穿。因此，增强了半导体器件的性能。
参照优选实施例具体解释了发明人所做出的发明。然而，本发明不限于此，并且明显地，在不背离其精神的情况下可以各种方式修改这些细节。

Claims (15)

1.一种制造半导体器件的方法，包括以下步骤：
(a)提供半导体衬底，所述半导体衬底在表面中具有第一导电类型的第一半导体区域；
(b)通过第一绝缘膜在所述半导体衬底之上形成第一栅电极；
(c)通过第二绝缘膜在所述半导体衬底之上形成第二栅电极，所述第二栅电极通过包含电荷累积区域的所述第二绝缘膜与所述第一栅电极的第一侧壁相邻；
(d)在与所述第一栅电极的第二侧壁相邻的第一区域中，在所述半导体衬底的上表面中形成所述第一导电类型的第二半导体区域，所述第二侧壁与所述第一侧壁相对；
(e)通过注入与所述第一导电类型不同的第二导电类型的杂质，在所述第一区域中的所述半导体衬底的上表面中形成第一扩散层；
(f)通过注入所述第二导电类型的杂质，在与所述第二栅电极的第三侧壁相邻的第二区域中，在所述半导体衬底的上表面中形成第二扩散层，所述第二扩散层具有的深度大于所述第一扩散层的深度，其中所述第二栅电极的第三侧壁与所述第一栅电极相对；以及
(g)在至少进行步骤(d)、步骤(e)和步骤(f)中的任何一个步骤之后，加热所述半导体衬底，
其中包括所述第一扩散层的漏极区域、包括所述第二扩散层的源极区域、所述第一栅电极和所述第二栅电极组成非易失性存储器的存储单元。
2.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(g)中，通过加热在所述第一扩散层和所述第二扩散层中的每一个中扩散所述第二导电类型的杂质，在所述半导体衬底中形成覆盖所述第一扩散层的所述第二导电类型的第一扩散区域以及覆盖所述第二扩散层的所述第二导电类型的第二扩散区域。
3.根据权利要求1所述的制造半导体器件的方法，其中所述第二扩散层的所述第二导电类型的杂质浓度高于所述第一扩散层的所述第二导电类型的杂质浓度。
4.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(c1)在步骤(c)之后，在进行步骤(e)或步骤(f)的任意步骤之前，通过注入所述第二导电类型的杂质，在所述第一区域中的所述半导体衬底的上表面中形成第三半导体区域；以及
(c2)，在步骤(c)之后，在进行步骤(e)或步骤(f)的任意步骤之前，通过注入所述第二导电类型的杂质，在所述第二区域中的所述半导体衬底的上表面中形成第四半导体区域，
其中在步骤(g)中，通过加热在所述第一扩散层和所述第二扩散层中的每一个中扩散所述第二导电类型的杂质，在所述半导体衬底中形成覆盖所述第一扩散层的所述第二导电类型的第一扩散区域以及覆盖所述第二扩散层的所述第二导电类型的第二扩散区域，
其中所述第三半导体区域的所述第二导电类型的杂质浓度低于所述第一扩散层的所述第二导电类型的杂质浓度，并且
其中所述第四半导体区域的所述第二导电类型的杂质浓度低于所述第二扩散层的所述第二导电类型的杂质浓度。
5.根据权利要求4所述的制造半导体器件的方法，其中在所述半导体衬底的主面中，所述第二扩散区域比所述第四半导体区域更接近所述第一扩散层。
6.根据权利要求5所述的制造半导体器件的方法，其中在所述半导体衬底的主面中，所述第二扩散区域侧上的所述第一扩散区域的端部比所述第二扩散区域侧上的所述第三半导体区域的端部更接近所述第一扩散层。
7.根据权利要求4所述的制造半导体器件的方法，其中通过所述第二扩散区域和所述第二扩散层覆盖所述第四半导体区域。
8.根据权利要求4所述的制造半导体器件的方法，还包括以下步骤：
(d1)在进行步骤(c1)或步骤(c2)的任意步骤之后，在进行步骤(e)或步骤(f)的任意步骤之前，形成覆盖所述第二侧壁的第一侧边壁以及覆盖所述第三侧壁的第二侧边壁。
9.根据权利要求8所述的制造半导体器件的方法，其中所述第一侧边壁沿所述第一栅电极的栅极长度方向的宽度小于所述第二侧边壁沿所述栅极长度方向的宽度。
10.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(c3)在步骤(d)之前，通过第三绝缘膜在所述半导体衬底之上形成第三栅电极；以及
(e1)在步骤(g)之前，通过注入所述第二导电类型的杂质，在所述第三栅电极后面的所述半导体衬底的上表面中形成一对第三扩散层，
其中所述一对第三扩散层和所述第三栅电极组成场效应晶体管。
11.根据权利要求10所述的制造半导体器件的方法，其中所述第三扩散层的所述第二导电类型的杂质浓度高于所述第一扩散层的所述第二导电类型的杂质浓度。
12.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(c3)在步骤(d)之前，通过第三绝缘膜在所述半导体衬底之上形成第三栅电极，
其中在步骤(e)中，通过注入所述第二导电类型的杂质，在所述第一区域中的所述半导体衬底的上表面以及所述第三栅电极后面的所述半导体衬底的上表面中形成所述第一扩散层以及所述第三栅电极后面的一对第三扩散层，并且
其中所述一对第三扩散层和所述第三栅电极组成场效应晶体管。
13.根据权利要求2所述的制造半导体器件的方法，其中所述第二半导体区域和所述第二扩散区域彼此邻接。
14.根据权利要求2所述的制造半导体器件的方法，其中在平面图中所述第一扩散区域和所述第一栅电极彼此隔开。
15.一种制造半导体器件的方法，包括以下步骤：
(a)提供半导体衬底，所述半导体衬底在表面中具有第一导电类型的第一半导体区域；
(b)通过第一绝缘膜在所述半导体衬底之上形成第一栅电极；
(c)通过第二绝缘膜在所述半导体衬底之上，形成第二栅电极，所述第二栅电极通过包含电荷累积区域的所述第二绝缘膜与所述第一栅电极的第一侧壁相邻；
(d)在与所述第一栅电极的第二侧壁相邻的第一区域中，在所述半导体衬底的上表面中形成所述第一导电类型的第二半导体区域，所述第二侧壁与所述第一侧壁相对；
(e)通过注入与所述第一导电类型不同的第二导电类型的杂质，在所述第一区域中的所述半导体衬底的上表面中形成第一扩散层；
(f)通过注入所述第二导电类型的杂质，在与所述第二栅电极的第三侧壁相邻的第二区域中，在所述半导体衬底的上表面中形成第二扩散层，所述第二扩散层具有的所述第二导电类型的杂质浓度高于所述第一扩散层的杂质浓度，其中所述第二栅电极的第三侧壁与所述第一栅电极相对；以及
(g)在至少采取步骤(d)、步骤(e)和步骤(f)中的任意步骤之后，通过加热所述半导体衬底在所述第一扩散层和所述第二扩散层的每一个中扩散所述第二导电类型的杂质，在所述半导体衬底中形成覆盖所述第一扩散层的所述第二导电类型的第一扩散区域以及覆盖所述第二扩散层的所述第二导电类型的第二扩散区域，
其中包括所述第一扩散层的漏极区域、包括所述第二扩散层的源极区域、所述第一栅电极和所述第二栅电极组成非易失性存储器的存储单元，并且
其中在垂直于所述半导体衬底的上表面的方向上，从所述第二扩散层的底部到所述第二扩散区域的底部的距离大于从所述第一扩散层的底部到所述第一扩散区域的底部的距离。
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