DE102018107908B4 - Verfahren zum Bilden eines integrierten Schaltkreises mit einer Versiegelungsschicht zum Bilden einer Speicherzellenstruktur in Logik- oder BCD-Technologie sowie ein integrierter Schaltkreis mit einer Dummy-Struktur an einer Grenze einer Vorrichtungsregion - Google Patents

Verfahren zum Bilden eines integrierten Schaltkreises mit einer Versiegelungsschicht zum Bilden einer Speicherzellenstruktur in Logik- oder BCD-Technologie sowie ein integrierter Schaltkreis mit einer Dummy-Struktur an einer Grenze einer Vorrichtungsregion Download PDF

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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

Verfahren zum Bilden eines integrierten Schaltkreises, wobei das Verfahren Folgendes umfasst:Bereitstellen eines Halbleitersubstrats (106), das eine erste Vorrichtungsregion (106m) und eine zweite Vorrichtungsregion (106lb, 106b, 106l) umfasst, die durch eine Isolierungsstruktur (114) getrennt sind;Bilden einer dotierten Mulde (110, 110b, 110l) in der zweiten Vorrichtungsregion (106lb, 106b, 106l);Bilden einer Versiegelungsschicht (118), die die erste (106m) und die zweite (106lb, 106b, 106l) Vorrichtungsregion bedeckt und des Weiteren die dotierte Mulde (110, 110b, 110l) bedeckt;Entfernen der Versiegelungsschicht (118) von der ersten Vorrichtungsregion (106m), aber nicht von der zweiten Vorrichtungsregion (106lb, 106b, 106l), sodass die Versiegelungsschicht an einer Grenze zu der ersten Vorrichtungsregion eine Seitenwand aufweist, die der ersten Vorrichtungsregion zugewandt ist;nach dem Entfernen der Versiegelungsschicht (118) von der ersten Vorrichtungsregion (106m), Bilden einer Speicherzellenstruktur (102) auf der ersten Vorrichtungsregion, wobei die Speicherzellenstruktur eine Seitenwand aufweist, die der Versiegelungsschicht zugewandt ist;Abscheiden einer ersten Gate-Dielektrikumschicht (1302), die die Seitenwand der Versiegelungsschicht (118) und die Seitenwand der Speicherzellenstruktur (102) überzieht und die Versiegelungsschicht bedeckt; nach dem Bilden der Speicherzellenstruktur (102), Entfernen der Versiegelungsschicht (118) von der zweiten Vorrichtungsregion (106lb, 106b, 106l), wobei das Entfernen der Versiegelungsschicht von der zweiten Vorrichtungsregion ein Ätzen in die erste Gate-Dielektrikumschicht (1302) und die Versiegelungsschicht umfasst, um die erste Gate-Dielektrikumschicht von der zweiten Vorrichtungsregion, aber nicht von der ersten Vorrichtungsregion (106m), zu entfernen und um die Versiegelungsschicht von der zweiten Vorrichtungsregion zu entfernen, wobei ein Dummy-Versiegelungselement (118d) der Versiegelungsschicht nach Beendigung des Ätzens von der ersten Gate-Dielektrikumschicht bedeckt bleibt; und Bilden einer Vorrichtungsstruktur (104, 104b, 104l) auf der zweiten Vorrichtungsregion (106lb, 106b, 106l).

Description

  • HINTERGRUND
  • Die Fertigungsbranche für integrierte Halbleiterschaltkreise (ICs) hat in den vergangenen Jahrzehnten ein exponentielles Wachstum erfahren. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente, die gebildet werden kann) allgemein kleiner geworden ist. Die Weiterentwicklung der ICs beinhaltet die Integration von nicht-flüchtigem Speicher (Non-Volatile Memory, NVM) mit Logik-Technologie oder Bipolar Complementary Metal-Oxide-Semiconductor (CMOS) Double-diffused Metal-Oxide-Semiconductor (DMOS) (BCD)-Technologie. Die BCD-Technologie kann zum Beispiel die Integration von Bipolartransistoren (Bipolar Junction Transistors, BJTs), CMOS-Vorrichtungen und DMOS-Vorrichtungen zusammen auf demselben Halbleiterchip sein oder umfassen. Das Integrieren von NVM mit Logik- oder BCD-Technologie findet unter anderem Anwendung im Energiemanagement, im Internet of Things (IoT), Smart-Cards, Mikrocontrollereinheiten (MCUs) und automobilen Vorrichtungen.
  • Die US 2015/0171102 A1 beschreibt das Bilden eines Gate-Oxid-Films in einem Bereich mit einem MOSFET auf einem Halbleitersubstrat. Weiter wird ein erster Polysiliziumfilm gebildet, der als Gate-Elektrode des MOSFET dient. Danach wird ein dreischichtiger Ladungsspeicherfilm gebildet, indem ein Bereich mit einem darin ausgebildeten MONOS-FET geöffnet, eine Halbleiteroberfläche des Halbleitersubstrats freigelegt und nacheinander ein erster Potentialbarrierefilm, ein Ladungsspeicherfilm und ein zweiter Potentialbarrierefilm abgeschieden werden. Bevor der dreischichtige Ladungsspeicherfilm gebildet wird, wird ein Antioxidationsfilm auf dem ersten Polysiliziumfilm gebildet.
  • Die US 2017/0229562 A1 beschreibt die Herstellung eines MISFET durch Ersetzen einer Dummy-Gate-Elektrode durch eine Metall-Gate-Elektrode in einem letzten Gate-Prozess. Dabei wird das Bilden einer Silizidschicht über einer oberen Oberfläche der Dummy-Gate-Elektrode durch Polieren eines Zwischenschicht-Isolationsfilms verhindert, und damit auch ein erschwertes Entfernen des Dummy-Gates. Beim letzten Gate-Prozess, bei dem der Zwischenschicht-Isolierfilm poliert wird, um eine obere Oberfläche der Dummy-Gate-Elektrode freizulegen, wird eine mit einer sauren wässrigen Lösung gemischte Aufschlämmung verwendet, um die Bildung einer Silizidschicht über der oberen Oberfläche der Dummy-Gate-Elektrode zu verhindern.
  • Die US 2016260728 A1 beschreibt eine Speichervorrichtung, die ein Halbleitersubstrat mit Speicher- und Logikvorrichtungsbereichen enthält. In dem Speicherbereich sind mehrere Speicherzellen ausgebildet, die jeweils erste Source- und Drain-Bereiche mit einem ersten Kanalbereich dazwischen enthalten, ein Floating-Gate, das über einem ersten Abschnitt des ersten Kanalbereichs angeordnet ist, ein Steuer-Gate, das über dem Floating-Gate angeordnet ist, ein Select-Gate, das über einem zweiten Teil des ersten Kanalbereichs angeordnet ist, und ein Lösch-Gate, das über dem Source-Bereich angeordnet ist. Eine Vielzahl von Logikvorrichtungen, die in dem Logikvorrichtungsbereich ausgebildet sind, die jeweils einen zweiten Source- und Drain-Bereich mit einem zweiten Kanalbereich dazwischen und ein über dem zweiten Kanalbereich angeordnetes Logikgatter enthalten. Die obere Oberfläche des Substrats ist im Speicherbereich tiefer eingelassen als im Bereich der Logikvorrichtung, so dass die größeren Speicherzellen eine Höhe haben, die der der Logikvorrichtungen ähnlich ist.
  • Die US 2015/0228739 A1 beschreibt ein Verfahren zum Bilden einer Vorrichtung unter Verwendung einer eingebetteten Split-Gate-Speichertechnologie. Die Vorrichtung enthält zwei Polysiliziumschichten, eine für Floating Gate Poly und eine für Logik, HV und Stack Gate und Split Gate. Ein Oxid-Nitrid-Oxid-Verfahren des Herstellungsverfahrens führt zu einem geringen Zuverlässigkeitsrisiko und einer guten Gleichmäßigkeit der Vorrichtung.
  • Die US 5 674 762 A beschreibt ein Verfahren zur Herstellung eines integrierten Schaltkreises mit Speicher-, Logik-, Hochvolt- und Starkstromfunktionalität. Dabei wird ein modularer Implant-Verfahrensschritt verwendet, um eine Drain-Erweiterungsregion, eine Source-Erweiterungsregion, und eine Base- Erweiterungsregion in einem Substrat zu bilden. Die Dotierungen des modularen Implant-Verfahrensschritts werden später während eines LOCOS-Verfahrensschritts in das Substrat diffundiert. Ein modularer Schritt zum Bilden eines Gate-Oxids stellt drei verschieden dicke Gate-Oxide her, um Ultra-Hochspannungs-, Hochspannungs- und Niederspannungsfunktionalität bereitzustellen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1A und 1B veranschaulichen Querschnittsansichten verschiedener Ausführungsformen eines integrierten Schaltkreises (IC), der eine Speichervorrichtung und eine Bipolar Complementary Metal-Oxide-Semiconductor (CMOS) Double-diffused Metal-Oxide-Semiconductor (DMOS) (BCD)- oder Logikvorrichtung umfasst.
    • 2A und 2B veranschaulichen jeweils Querschnittsansichten einiger weiterer detaillierter Ausführungsformen der ICs der 1A und 1B.
    • 3-23 veranschaulichen eine Reihe von Querschnittsansichten einiger Ausführungsformen eines Versiegelungsverfahrens, um einen IC zu bilden, der eine Speichervorrichtung und eine BCD- oder Logikvorrichtung umfasst.
    • 24 veranschaulicht ein Flussdiagramm einiger Ausführungsformen des Versiegelungsverfahrens der 3-23.
    • 25-32 veranschaulichen eine Reihe von Querschnittsansichten einiger weiterer Ausführungsformen des Versiegelungsverfahrens der 3-23.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale dieser Offenbarung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente möglicherweise nicht in direktem Kontakt stehen. Des Weiteren kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Ein Verfahren zum Integrieren einer nicht-flüchtigen Speicher (NVM)-Vorrichtung mit einer Logikvorrichtung und/oder einer Bipolar Complementary Metal-Oxide-Semiconductor (CMOS) Double-diffused Metal-Oxide-Semiconductor (DMOS) (BCD)-Vorrichtung umfasst das Bilden einer Flachgrabenisolierungs (Shallow Trench Isolation, STI)-Struktur, die sich in eine Oberseite eines Halbleitersubstrats erstreckt und eine Speicherregion des Halbleitersubstrats, eine Logik-Region des Halbleitersubstrats und eine BCD-Region des Halbleitersubstrats umgrenzt. Eine BCD-Mulde und eine Logik-Mulde werden jeweils in der BCD-Region und der Logik-Region ausgebildet, und anschließend wird eine BCD-Gateoxidschicht ausgebildet, welche die Logik-, BCD- und Speicherregionen bedeckt. Die BCD-Gateoxidschicht wird von der Speicherregion entfernt, aber nicht von den Logik- und BCD-Regionen, und eine Reihe von Prozessen wird ausgeführt, um eine Speicherstruktur auf der Speicherregion zu bilden. Die Prozesse enthalten thermische und Oxidationsprozesse und die Speicherstruktur enthält eine Speicher-Gateoxidschicht. Danach wird die BCD-Gateoxidschicht von der Logik-Region entfernt, aber nicht von der BCD-Region, und eine Reihe von Prozessen wird ausgeführt, um eine Logik-Gateoxidschicht auf der Logik-Region zu bilden. Eine leitfähige Schicht wird ausgebildet, welche die Speicher-, Logik- und BCD-Regionen bedeckt, und die leitfähige Schicht wird zu einer Speicher-Gate-Elektrode, eine Logik-Gate-Elektrode und einer BCD-Gate-Elektrode strukturiert.
  • Eine Herausforderung bei dem Verfahren ist, dass sich die thermischen und Oxidationsprozesse, die dafür verwendet werden, die Speicherstruktur zu bilden, auf die Logik- und BCD-Vorrichtungen während ihrer Herstellung auswirken können. Zum Beispiel kann ein Oxidans, das während der thermischen und Oxidationsprozesse verwendet wird, durch die BCD-Gateoxidschicht hindurch in die Logik- und BCD-Regionen migrieren und die Oxidation der Logik- und BCD-Regionen befördern. Eine solche Oxidation zehrt teilweise die Logik- und BCD-Regionen auf, wodurch die Tiefe der Logik- und BCD-Mulden reduziert wird und die Dotierungsprofile der Logik- und BCD-Mulden verändert werden. Durch das Verändern der Dotierungsprofile der Logik- und BCD-Mulden führen die thermischen und Oxidationsprozesse zu großen Verschiebungen der Leistungsparameter der Logik- und BCD-Vorrichtungen. Die thermischen und Oxidationsprozesse enthalten zum Beispiel Prozesse, die bei Temperaturen von über etwa 850 Grad Celsius und/oder bei Temperaturen zwischen etwa 850-1000 Grad Celsius, etwa 750-950 Grad Celsius oder etwa 850-1250 Grad Celsius ausgeführt werden. Eine Lösung der Herausforderung besteht in der Verwendung von p-Type Metal Oxide Semiconductor (P-MOS) One-Time Programmable (OTP)-Speicher, da der Speicher ohne die thermischen und Oxidationsprozesse gebildet werden kann. Jedoch kann der P-MOS OTP-Speicher nur ein einziges Mal programmiert werden und ist daher in seinen Anwendungen beschränkt.
  • Vor dem Hintergrund des oben Dargelegten betreffen verschiedene Ausführungsformen der vorliegenden Anmeldung ein Versiegelungsverfahren zum Integrieren einer NVM-Vorrichtung mit einer Logik- oder BCD-Vorrichtung unter Verwendung einer Versiegelungsschicht sowie einen integrierten Schaltkreis (IC), der durch das Verfahren entsteht. Gemäß einigen Ausführungsformen des Verfahrens wird eine Isolierungsstruktur in einem Halbleitersubstrat ausgebildet. Die Isolierungsstruktur trennt eine Speicherregion des Halbleitersubstrats von einer Randregion des Halbleitersubstrats. Eine dotierte Mulde wird in der Randregion ausgebildet. Die Versiegelungsschicht wird so ausgebildet, dass sie die Speicher- und Randregionen bedeckt und des Weiteren die dotierte Mulde bedeckt. Die Versiegelungsschicht kann zum Beispiel ein Dielektrikum sein und/oder kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Polysilizium (dotiert oder undotiert) oder ein anderes geeignetes Versiegelungsmaterial sein oder umfassen. Die Versiegelungsschicht wird von der Speicherregion entfernt, aber nicht von der Randregion, und eine Speicherzellenstruktur wird auf der Speicherregion unter Verwendung von thermischen und Oxidationsprozessen ausgebildet. Die Versiegelungsschicht wird von der Randregion entfernt, und eine Logik- oder BCD-Vorrichtungsstruktur wird auf der Randregion ausgebildet.
  • Die Versiegelungsschicht schützt die Randregion, einschließlich der dotierten Mulde, vor den thermischen und Oxidationsprozessen, die dafür verwendet werden, die Speicherzellenstruktur zu bilden. Zum Beispiel kann die Versiegelungsschicht verhindern, dass ein Oxidans, das während der thermischen und Oxidationsprozesse verwendet wird, zu der Randregion migriert und Oxidation und ein Aufzehren der Randregion verursacht. Ein solches Oxidieren und Aufzehren reduziert eine Tiefe der dotierten Mulde und verändert folglich ein Dotierungsprofil der dotierten Mulde. Dementsprechend verhindert die Versiegelungsschicht eine Verschiebung des Dotierungsprofils der dotierten Mulde, was eine Leistungsverschiebung der Logik- oder BCD-Vorrichtung, die auf der dotierten Mulde ausgebildet wird, verhindert. Dies wiederum führt zu hohen Produktionsausbeuten während der Massenfertigung des IC.
  • 1A zeigt eine Querschnittsansicht 100A einiger Ausführungsformen eines IC, der eine Speicherzelle 102 und eine Logik- oder BCD-Vorrichtung 104 umfasst. Die Speicherzelle 102 befindet sich in einer ersten Sektion I des IC auf einer Speicherregion 106m eines Halbleitersubstrats 106. Des Weiteren liegt die Speicherzelle 102 über einer Speichermulde 108 in der Speicherregion 106m. Die Speicherzelle 102 kann zum Beispiel eine First Generation Embedded Superflash (ESF1)-Vorrichtung, eine Third Generation Embedded Superflash (ESF3)-Vorrichtung, eine 1,5-Transistor-Silicon-Oxide-Nitride-Oxide-Silicon (SONOS)-Vorrichtung, eine Zwei-Transistor-SONOS-Vorrichtung, eine 1,5-Transistor-Metal-Oxide-Nitride-Oxide-Silicon (MONOS)-Vorrichtung, eine Zwei-Transistor-MONOS-Vorrichtung, eine Ein-Transistor-Floating-Gate-Vorrichtung, eine Zwei-Transistor-Floating-Gate-Vorrichtung, eine Dünnfilmspeicher (TFS)-Vorrichtung oder eine andere geeignete Speicherzelle sein. Das Halbleitersubstrat 106 kann zum Beispiel eine Volumensiliziumsubstrat, eine Silizium-Epitaxialschicht, ein Silizium-auf-Isolator (SOI)-Substrat, eine oder mehrere andere geeignete Halbleiterstrukturen oder jede beliebige Kombination des oben Genannten sein oder umfassen. Im Sinne des vorliegenden Textes kann ein Begriff (zum Beispiel Halbleiterstruktur) mit einem vorausgehenden „eine oder mehrere“ eine Einzahl oder eine Mehrzahl sein. In einigen Ausführungsformen umfasst das Halbleitersubstrat 106 ein (nicht gezeigtes) Volumensiliziumsubstrat und die (nicht gezeigte) Silizium-Epitaxialschicht, die das Volumensiliziumsubstrat bedeckt.
  • Die Logik- oder BCD-Vorrichtung 104 befindet sich in einer zweiten Sektion II der IC auf einer Logik- oder BCD-Region 106lb des Halbleitersubstrats 106. In einigen Ausführungsformen befindet sich die Logik- oder BCD-Region 106lb des Halbleitersubstrats 106 an einem Umfangsrand des IC und/oder einem Umfangsrand der Speicherregion 106m des Halbleitersubstrats 106. Des Weiteren liegt die Logik- oder BCD-Vorrichtung 104 über einer Logik- oder BCD-Mulde 110 in der Logik- oder BCD-Region 106lb. In einigen Ausführungsformen hat die Logik- oder BCD-Mulde 110 eine Oberseite, die sich um eine Distanz D über eine Oberseite der Speichermulde 108 erhebt. Die Distanz D kann zum Beispiel etwa 1-10 nm, etwa 4-6 nm oder etwa 2,5-7,5 nm betragen. Die Logik- oder BCD-Vorrichtung 104 kann zum Beispiel eine Metall-Oxid-Halbleiter (MOS)-Vorrichtung, eine DMOS-Vorrichtung, ein Bipolartransistor (BJT) oder eine andere geeignete Logik- oder BCD-Vorrichtung sein.
  • Die Speichermulde 108 und die Logik- oder BCD-Mulde 110 haben verschiedene Dotierungsprofile, verschiedene Dotierungskonzentrationen, verschiedene Dotierungstypen oder jede beliebige Kombination des oben Genannten relativ zueinander und/oder relativ zu einem Volumen 112 des Halbleitersubstrats 106. In einigen Ausführungsformen hat die Speichermulde 108 einen einzigen Dotierungstyp, und/oder die Logik- oder BCD-Mulde 110 hat einen einzigen Dotierungstyp. Des Weiteren sind die Speichermulde 108 und die Logik- oder BCD-Mulde 110 von einer Isolierungsstruktur 114 umgeben, die sich in einer Oberseite des Halbleitersubstrats 106 erstreckt. Die Isolierungsstruktur 114 umfasst ein Paar Speichersegmente auf gegenüberliegenden Seiten der Speichermulde 108. In ähnlicher Weise umfasst die Isolierungsstruktur 114 ein Paar Logik- oder BCD-Segmente auf gegenüberliegenden Seiten der Logik- oder BCD-Mulde 110. Die Isolierungsstruktur 114 kann zum Beispiel eine Flachgrabenisolierungs (STI)-Struktur, eine Tiefgrabenisolierungs (DTI)-Struktur oder eine andere geeignete Isolierungsstruktur sein oder umfassen.
  • In einigen Ausführungsformen befindet sich eine Dummy-Struktur 116 auf der Speicherregion 106m des Halbleitersubstrats 106 neben der Speicherzelle 102. In einigen Ausführungsformen liegt die Dummy-Struktur 116 auch über den Speichersegmenten der Isolierungsstruktur 114. Die Dummy-Struktur 116 umfasst ein Paar Dummy-Segmente auf gegenüberliegenden Seiten der Speicherzelle 102. In einigen Ausführungsformen erstreckt sich ein planares Oberseiten-Layout der Dummy-Struktur 116 seitlich in einem geschlossenen Pfad entlang einer Grenze der Speichermulde 108 dergestalt, dass die Speichermulde 108 komplett umschlossen wird, und/oder verläuft kontinuierlich von einem der Dummy-Segmente zu einem anderen der Dummy-Segmente entlang des geschlossenen Pfades. Der geschlossene Pfad kann zum Beispiel kreisringförmig, quadratisch-ringförmig oder rechteckig-ringförmig sein oder eine andere geeignete geschlossene Pfadform haben. Es ist zu beachten, dass dies innerhalb der Querschnittsansicht 100A von 1A nicht sichtbar ist, da sich der geschlossene Pfad außerhalb der Querschnittsansicht 100A von 1A erstreckt (zum Beispiel in die Seite hinein und aus der Seite heraus). Die Dummy-Struktur 116 ist durch ein Dummy-Versiegelungselement 118d und - in einigen Ausführungsformen - ein Dummy-Dielektrikumelement 120d, das unter dem Dummy-Versiegelungselement 118d liegt, definiert.
  • In einigen Ausführungsformen hat das Dummy-Versiegelungselement 118d eine erste Dicke T1 von etwa 10-50 nm, etwa 10-25 nm, etwa 25-50 nm, etwa 15-35 nm, etwa 5-15 nm oder etwa 45-55 nm. In einigen Ausführungsformen hat das Dummy-Dielektrikumelement 120d eine zweite Dicke T2 von etwa 6-20 nm, etwa 6-13 nm, etwa 13-20 nm, etwa 2-10 nm oder etwa 16-24 nm. In einigen Ausführungsformen beträgt die erste Dicke T1 etwa 0,5-8,5-mal die zweite Dicke T2, etwa 0,25-0,75-mal die zweite Dicke T2, etwa 8-9-mal die zweite Dicke T2, etwa 1-5-mal die zweite Dicke T2 oder etwa 4-9-mal die zweite Dicke T2.
  • Wie im Weiteren zu sehen, wird eine Versiegelungsschicht verwendet, um die Logik- oder BCD-Mulde 110 während des Ausführens eines Verfahrens zum Bilden des IC zu schützen. Des Weiteren wird, wie im Weiteren zu sehen, die Versiegelungsschicht während des Ausführens des Verfahrens größtenteils entfernt, und das Dummy-Versiegelungselement 118d ist ein übrig gebliebener Abschnitt der Versiegelungsschicht. In ähnlicher Weise ist, wie im Weiteren zu sehen, das Dummy-Dielektrikumelement 120d ein übrig gebliebener Abschnitt einer dielektrischen Schicht, aus der eine BCD-Gate-Dielektrikumschicht für eine BCD-Vorrichtung gebildet wird. Das Dummy-Versiegelungselement 118d kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, ein oder mehrere andere geeignete Dielektrika, Polysilizium (dotiert oder undotiert) oder jede beliebige Kombination des oben Genannten sein oder umfassen. Des Weiteren kann das Dummy-Versiegelungselement 118d ein Material sein, das Oxidanzien blockiert oder sonstige Weise daran hindert, dort hindurch zu dringen. Das Dummy-Dielektrikumelement 120d kann zum Beispiel Siliziumoxid, ein oder mehrere andere geeignete Oxide, ein Dielektrikum mit hohem x-Wert, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein. Im Sinne des vorliegenden Textes kann ein Dielektrikum mit hohem x-Wert zum Beispiel ein Dielektrikum mit einer Dielektrizitätskonstante κ von größer als etwa 3,9, 5, 10, 15 oder 20 sein. In einigen Ausführungsformen ist das Dummy-Versiegelungselement 118d homogen (zum Beispiel ein einziges Material), und/oder das Dummy-Dielektrikumelement 120d ist homogen.
  • Eine Zwischenschichtdielektrikum (ILD)-Schicht 122 bedeckt das Halbleitersubstrat 106, die Dummy-Struktur 116, die Speicherzelle 102, die Logik- oder BCD-Vorrichtung 104 und die Isolierungsstruktur 114. Des Weiteren erstrecken sich Kontakt-Durchkontaktierungen 124 durch die ILD-Schicht 122 und sind elektrisch mit der Speicherzelle 102 und der Logik- oder BCD-Vorrichtung 104 gekoppelt. Die ILD-Schicht 122 kann zum Beispiel Siliziumdioxid, ein Dielektrikum mit niedrigem x-Wert, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen. Im Sinne des vorliegenden Textes kann ein Dielektrikum mit niedrigem K-Wert zum Beispiel ein Dielektrikum mit einer Dielektrizitätskonstante κ von kleiner als etwa 3,9, 3, 2 oder 1 sein. Die Kontakt-Durchkontaktierungen 124 können zum Beispiel Kupfer, Aluminium-Kupfer, Aluminium, Wolfram, ein oder mehrere andere geeignete Metalle oder jede beliebige Kombination des oben Genannten sein oder umfassen.
  • In 1B ist eine Querschnittsansicht 100B einiger weiterer Ausführungsformen des IC von 1A zu sehen. Wie veranschaulicht, ist 1B eine Variante von 1A, bei der das Dummy-Dielektrikumelement 120d von 1A weggelassen ist. In einigen solchen Ausführungsformen berührt das Dummy-Versiegelungselement 118d direkt die Isolierungsstruktur 114.
  • In 2A ist eine Querschnittsansicht 200A einiger weiterer detaillierter Ausführungsformen des IC von 1A zu sehen. Schnitt I veranschaulicht einige weitere detaillierte Ausführungsformen von Schnitt I von 1A. Schnitt II' veranschaulicht einige weitere detaillierte BCD-Ausführungsformen von Schnitt II von 1A. Die BCD-Region 106b des Halbleitersubstrats 106 entspricht der Logik- oder BCD-Region 106lb von 1A, die BCD-Vorrichtung 104b entspricht der Logik- oder BCD-Vorrichtung 104 von 1A, und eine oder mehrere BCD-Mulden 110b1-110b5 entsprechen der Logik- oder BCD-Mulde 110 von 1A. Schnitt II'' veranschaulicht einige weitere detaillierte Logik- Ausführungsformen von Schnitt II von 1A. Die Logik-Region 106l des Halbleitersubstrats 106 entspricht der Logik- oder BCD-Region 106lb von 1A, die Logikvorrichtung 104l entspricht der Logik- oder BCD-Vorrichtung 104 von 1A, und die Logik-Mulde 110l entspricht der Logik- oder BCD-Mulde 110 von 1A. Obgleich 2A beide Schnitte II' und II'' veranschaulicht, kann Schnitt II' oder II'' (aber nicht beide) in anderen Ausführungsformen weggelassen werden.
  • Wie durch Schnitt II'' von 2A veranschaulicht, liegt die Logik-Mulde 110l in der Logik-Region 106l des Halbleitersubstrats 106. Die Logik-Mulde 110l hat - relativ zu dem Volumen 112 des Halbleitersubstrats 106 - ein anderes Dotierungsprofil, eine andere Dotierungskonzentration, einen anderen Dotierungstyp oder jede beliebige Kombination des oben Genannten. In einigen Ausführungsformen hat die Logik-Mulde 110l einen einzigen Dotierungstyp. Des Weiteren ist die Logik-Mulde 110l von der Isolierungsstruktur 114 umgeben, und die Isolierungsstruktur 114 umfasst ein Paar Logik-Segmente auf gegenüberliegenden Seiten der Logik-Mulde 110l.
  • Die Logikvorrichtung 104l liegt über der Logik-Mulde 110l auf der Logik-Region 106l des Halbleitersubstrats 106. Die Logikvorrichtung 104l kann zum Beispiel ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), eine andere geeignete Metall-Oxid-Halbleiter (MOS)-Vorrichtung, ein Feldeffekttransistor mit isolierter Sperrelektrode (IGFET) oder eine oder andere geeignete Logikvorrichtung sein. In einigen Ausführungsformen umfasst die Logikvorrichtung 104l ein Paar Logik-Source/Drain-Regionen 222. Zur Vereinfachung der Veranschaulichung ist nur eine der Logik-Source/Drain-Regionen 222 mit 222 beschriftet. Die Logik-Source/Drain-Regionen 222 liegen jeweils auf gegenüberliegenden Seiten der Logik-Mulde 110l und sind in eine Oberseite der Logik-Mulde 110l hinein ausgespart. Des Weiteren haben die Logik-Source/Drain-Regionen 222 denselben Dotierungstyp. In einigen Ausführungsformen sind auch ein Paar Logik-Source/Drain-Erweiterungen 222e in die Oberseite der Logik-Mulde 110l hinein, seitlich zwischen den Logik-Source/Drain-Regionen 222, ausgespart. Zur Vereinfachung der Veranschaulichung ist nur eine der Logik-Source/Drain-Erweiterungen 222e mit 222e beschriftet. Die Logik-Source/Drain-Erweiterungen 222e erstrecken sich jeweils von den Logik-Source/Drain-Regionen 222 und haben denselben Dotierungstyp, aber eine geringere Dotierungskonzentration als die Logik-Source/Drain-Regionen 222.
  • Ein selektiv-leitfähiger Logik-Kanal 224 befindet sich zwischen den Logik-Source/Drain-Regionen 222. In einigen Ausführungsformen ohne die Logik-Source/Drain-Erweiterungen 222e erstreckt sich der selektiv-leitfähige Logik-Kanal 224 kontinuierlich von einer der Logik-Source/Drain-Regionen 222 zu einer anderen der Logik-Source/Drain-Regionen 222. In einigen Ausführungsformen mit den Logik-Source/Drain-Erweiterungen 222e erstreckt sich der selektiv-leitfähige Logik-Kanal 224 kontinuierlich von einer der Logik-Source/Drain-Erweiterungen 222e zu einer anderen der Logik-Source/Drain-Erweiterungen 222e. Der selektiv-leitfähige Logik-Kanal 224 ist durch die Logik-Mulde 110l definiert, und die Logik-Mulde 110l hat einen Dotierungstyp, der dem der Logik-Source/Drain-Regionen 222 entgegengesetzt ist. Zum Beispiel können die Logik-Source/Drain-Regionen 222 vom p-Typ sein, und die Logik-Mulde 110l kann vom n-Typ sein, oder umgekehrt.
  • Eine Logik-Gate-Elektrode 226 und eine Logik-Gate-Dielektrikumschicht 228 sind auf den selektiv-leitfähigen Logik-Kanal 224 gestapelt, und die Logik-Gate-Elektrode 226 liegt über der Logik-Gate-Dielektrikumschicht 228. Die Logik-Gate-Dielektrikumschicht 228 kann zum Beispiel ein Oxid, ein Dielektrikum mit hohem x-Wert, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen. Die Logik-Gate-Elektrode 226 kann zum Beispiel dotiertes Polysilizium, Metall oder ein anderes geeigneten leitfähiges Material sein oder umfassen.
  • Wie durch den Schnitt II' von 2A veranschaulicht, befinden sich die eine oder die mehreren BCD-Mulden 110b1-110b5 in der BCD-Region 106b des Halbleitersubstrats 106. Mindestens einige (zum Beispiel alle) der einen oder mehreren BCD-Mulden 110b1-110b5 haben relativ zu dem Volumen 112 des Halbleitersubstrats 106 andere Dotierungsprofile, andere Dotierungskonzentrationen, andere Dotierungstypen oder jede beliebige Kombination des oben Genannten. Des Weiteren haben in einigen Ausführungsformen mindestens einige (zum Beispiel alle) der einen oder mehreren BCD-Mulden 110b1-110b5 einen einzigen Dotierungstyp.
  • In einigen Ausführungsformen befinden sich eine erste BCD-Mulde 110b1 und eine zweite BCD-Mulde 110b2 in der BCD-Region 106b des Halbleitersubstrats 106 entlang einer Oberseite des Halbleitersubstrats 106. Die zweite BCD-Mulde 110b2 liegt über der ersten BCD-Mulde 110b1 und befindet sich auf der ersten Seite der ersten BCD-Mulde 110b1. Die erste BCD-Mulde 110b1 hat einen ersten Dotierungstyp, und die zweite BCD-Mulde 110b2 hat einen zweiten Dotierungstyp, der dem ersten Dotierungstyp entgegengesetzt ist. In einigen Ausführungsformen hat das Volumen 112 des Halbleitersubstrats 106 ebenfalls den zweiten Dotierungstyp. Die ersten und zweiten Dotierungstypen können jeweils zum Beispiel ein p-Typ und ein n-Typ sein oder umgekehrt. Des Weiteren befinden sich in einigen Ausführungsformen eine dritte BCD-Mulde 110b3, eine vierte BCD-Mulde 110b4, eine fünfte BCD-Mulde 110b5 oder jede beliebige Kombination des oben Genannten in der BCD-Region 106b des Halbleitersubstrats 106.
  • In einigen Ausführungsformen liegt die dritte BCD-Mulde 110b3 über der ersten BCD-Mulde 110b1 und befindet sich auf der zweiten Seite der ersten BCD-Mulde 110b1, die der ersten Seite der ersten BCD-Mulde 110b1 gegenüberliegt. In einigen Ausführungsformen liegt die vierte BCD-Mulde 110b4 unter den ersten und zweiten BCD-Mulden 110b1, 110b2, und liegt des Weiteren unter der dritten BCD-Mulde 110b3, wenn vorhanden. Die dritte BCD-Mulde 110b3 hat den ersten Dotierungstyp, und die vierte BCD-Mulde 110b4 hat den zweiten Dotierungstyp. In einigen Ausführungsformen hat die dritte BCD-Mulde 110b3 eine höhere Dotierungskonzentration als die erste BCD-Mulde 110b1. In einigen Ausführungsformen umgibt die fünfte BCD-Mulde 110b5 die ersten und zweiten BCD-Mulden 110b1, 110b2 und umgibt des Weiteren die dritte BCD-Mulde 110b3, wenn vorhanden, und/oder die vierte BCD-Mulde 110b4, wenn vorhanden. Des Weiteren verläuft die fünfte BCD-Mulde 110b5 entlang der Oberseite des Halbleitersubstrats 106. Die fünfte BCD-Mulde 110b5 umfasst ein Paar Muldensegmente jeweils auf gegenüberliegenden Seiten der ersten BCD-Mulde 110b1, dergestalt, dass die ersten und zweiten BCD-Mulden 110b1, 110b2 zwischen den Muldensegmenten aufgenommen werden. In einigen Ausführungsformen sind die dritte BCD-Mulde 110b3 und/oder die vierte BCD-Mulde 110b4 ebenfalls zwischen den Muldensegmenten aufgenommen. Die fünfte BCD-Mulde 110b5 hat den zweiten Dotierungstyp.
  • In einigen Ausführungsformen liegt eine vergrabene Halbleiterschicht 230 unter der einen oder den mehreren BCD-Mulden 110b1-110b5, und/oder die Isolierungsstruktur 114 umgibt und/oder trennt die eine oder die mehreren BCD-Mulden 110b1-110b5. In einigen Ausführungsformen hat die vergrabene Halbleiterschicht 230 den ersten Dotierungstyp. In einigen Ausführungsformen umgibt die Isolierungsstruktur 114 die ersten und zweiten BCD-Mulden 110b1, 110b2 und umgibt des Weiteren die dritte BCD-Mulde 110b3, wenn vorhanden, und/oder die vierte BCD-Mulde 110b4, wenn vorhanden. Zum Beispiel kann die Isolierungsstruktur 114 ein Trio von BCD-Segmente umfassen, von denen zur Vereinfachung der Veranschaulichung nur einige mit 114 beschriftet sind. Ein erstes BCD-Segment des Trios und ein zweites BCD-Segment des Trios kann sich jeweils auf gegenüberliegenden Seiten der ersten BCD-Mulde 110b1 befinden. Das erste BCD-Segment kann die zweite BCD-Mulde 110b2 von der fünften BCD-Mulde 110b5 trennen, und das zweite BCD-Segment kann die dritte BCD-Mulde 110b3 von der fünften BCD-Mulde 110b5 trennen. Des Weiteren kann ein drittes BCD-Segment des Trios zwischen den ersten und zweiten BCD-Segmenten liegen und kann des Weiteren die erste BCD-Mulde 110b1 von der dritten BCD-Mulde 110b3 trennen.
  • Die BCD-Vorrichtung 104b liegt über der einen oder den mehreren BCD-Mulden 110b1-110b5 auf der BCD-Region 106b des Halbleitersubstrats 106. Die BCD-Vorrichtung 104b kann zum Beispiel eine Laterally Diffused MOS (LDMOS)-Vorrichtung, eine andere geeignete MOS-Vorrichtung, eine andere geeignete DMOS-Vorrichtung, ein BJT oder eine andere geeignete BCD-Vorrichtung sein. Des Weiteren kann die BCD-Vorrichtung 104b dafür konfiguriert sein, bei hohen Spannungen zu arbeiten, die größer als etwa 50, 100, 200 oder 500 Volt sind.
  • In einigen Ausführungsformen umfasst die BCD-Vorrichtung 104b ein Paar BCD-Source/Drain-Regionen 232. Zur Vereinfachung der Veranschaulichung ist nur eine der BCD-Source/Drain-Regionen 232 mit 232 beschriftet. Die BCD-Source/Drain-Regionen 232 liegen über der ersten BCD-Mulde 110b1 jeweils auf gegenüberliegenden Seiten der ersten BCD-Mulde 110b1 und sind in eine Oberseite des Halbleitersubstrats 106 hinein ausgespart. Eine erste BCD-Source/Drain-Region der BCD-Source/Drain-Regionen 232 liegt des Weiteren über der zweiten BCD-Mulde 110b2, und eine zweite BCD-Source/Drain-Region der BCD-Source/Drain-Regionen 232 liegt des Weiteren über der dritten BCD-Mulde 110b3, wenn vorhanden. In einigen Ausführungsformen liegt die erste BCD-Source/Drain-Region auch über einer Körper-Mulde 234 des Halbleitersubstrats 106, das über der zweiten BCD-Mulde 110b2 liegt. Die Körper-Mulde 234 hat den zweiten Dotierungstyp und kann zum Beispiel eine andere Dotierungskonzentration haben als die zweite BCD-Mulde 110b2. Die BCD-Source/Drain-Regionen 232 haben denselben Dotierungstyp und haben des Weiteren den ersten Dotierungstyp. Des Weiteren liegt in einigen Ausführungsformen eine BCD-Source/Drain-Regions-Erweiterung 232e über der zweiten BCD-Mulde 110b2 sowie der Körper-Mulde 234, wenn vorhanden. Die BCD-Source/Drain-Regions-Erweiterung 232e hat denselben Dotierungstyp und eine geringere Dotierungskonzentration als die BCD-Source/Drain-Regionen 232.
  • Ein selektiv-leitfähiger BCD-Kanal 236 befindet sich zwischen der ersten BCD-Source/Drain-Region und der ersten BCD-Mulde 110b1 und ist durch die zweite BCD-Mulde 110b2 definiert. In einigen Ausführungsformen ohne die BCD-Source/Drain-Regions-Erweiterung 232e erstreckt sich der selektiv-leitfähige BCD-Kanal 236 kontinuierlich von der ersten BCD-Source/Drain-Region zu der ersten BCD-Mulde 110b1. In einigen Ausführungsformen mit der BCD-Source/Drain-Regions-Erweiterung 232e erstreckt sich der selektiv-leitfähige BCD-Kanal 236 kontinuierlich von der BCD-Source/Drain-Regions-Erweiterung 232e zu der ersten BCD-Mulde 110b1. Die erste BCD-Mulde 110b1 und, wenn vorhanden, die dritte BCD-Mulde 110b3 dienen als eine Driftregion für die BCD-Vorrichtung 104b. Die Driftregion bildet einen leitfähigen Pfad von dem selektiv-leitfähigen BCD-Kanal 236 zu der zweiten BCD-Source/Drain-Region und hat, obgleich leitfähig, einen höheren Widerstand als ein EIN-Widerstand des selektiv-leitfähigen BCD-Kanals 236, damit die BCD-Vorrichtung 104b bei hohen Spannungen arbeiten kann. Die Driftregion hat den ersten Dotierungstyp.
  • Eine BCD-Gate-Elektrode 238 und eine oder mehrere BCD-Gate-Dielektrikumschichten 240a-240c sind auf den selektiv-leitfähigen BCD-Kanal 236 gestapelt, und die BCD-Gate-Elektrode 238 liegt über der oder den BCD-Gate-Dielektrikumschichten 240a-240c. Zum Beispiel liegt eine erste BCD-Gate-Dielektrikumschicht 240a über einer zweiten BCD-Gate-Dielektrikumschicht 240b, die zweite BCD-Gate-Dielektrikumschicht 240b liegt über einer dritten BCD-Gate-Dielektrikumschicht 240c, und die dritte BCD-Gate-Dielektrikumschicht 240c liegt über dem selektiv-leitfähigen BCD-Kanal 236. In einigen Ausführungsformen hat die zweite BCD-Gate-Dielektrikumschicht 240b die zweite Dicke T2 des Dummy-Dielektrikumelements 120d. Die eine oder die mehreren BCD-Gate-Dielektrikumschichten 240a-240c können zum Beispiel ein Oxid, ein Dielektrikum mit hohem κ-Wert, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen. Die BCD-Gate-Elektrode 238 kann zum Beispiel dotiertes Polysilizium, Metall oder ein anderes geeignetes leitfähiges Material sein oder umfassen.
  • Wie durch Schnitt I von 2A veranschaulicht, befindet sich die Speichermulde 108 in der Speicherregion 106m des Halbleitersubstrats 106. Die Speichermulde 108 hat relativ zu dem Volumen 112 des Halbleitersubstrats 106 ein anderes Dotierungsprofil, eine andere Dotierungskonzentration, einen anderen Dotierungstyp oder jede beliebige Kombination des oben Genannten. Des Weiteren ist die Speichermulde 108 von der Isolierungsstruktur 114 umgeben. In einigen Ausführungsformen ist eine Oberseite der Speichermulde 108 unter einer Oberseite der Logik-Mulde nol, eine Oberseite der einen oder mehreren BCD-Mulden 110b1-110b5, eine Oberseite des Volumens 112 des Halbleitersubstrats 106 oder jede beliebige Kombination des oben Genannten um eine Distanz D ausgespart. Die Distanz D kann zum Beispiel etwa 1-10 nm, etwa 4-6 nm oder etwa 2,5-7,5 nm betragen.
  • Die Speicherzelle 102 liegt über der Speichermulde 108 auf der Speicherregion 106m des Halbleitersubstrats 106. In einigen Ausführungsformen umfasst die Speicherzelle 102 ein Paar Speicher-Source/Drain-Regionen 202. Zur Vereinfachung der Veranschaulichung ist nur eine der Speicher-Source/Drain-Regionen 202 mit 202 beschriftet. Die Speicher-Source/Drain-Regionen 202 sind jeweils auf gegenüberliegenden Seiten der Speichermulde 108 in eine Oberseite der Speichermulde 108 hinein ausgespart. Des Weiteren haben die Speicher-Source/Drain-Regionen 202 denselben Dotierungstyp. In einigen Ausführungsformen ist auch ein Paar Speicher-Source/Drain-Erweiterungen 202e in die Oberseite der Speichermulde 108 hinein, seitlich zwischen den Speicher-Source/Drain-Regionen 202, ausgespart. Zur Vereinfachung der Veranschaulichung ist nur eine der Speicher-Source/Drain-Erweiterungen 202e mit 202e beschriftet. Die Speicher-Source/Drain-Erweiterungen 202e erstrecken sich jeweils von den Speicher-Source/Drain-Regionen 202 und haben denselben Dotierungstyp, aber eine geringere Dotierungskonzentration als die Speicher-Source/Drain-Regionen 202.
  • Ein selektiv-leitfähiger Speicherkanal 204 befindet sich zwischen den Speicher-Source/Drain-Regionen 202. In einigen Ausführungsformen ohne die Speicher-Source/Drain-Erweiterungen 202e erstreckt sich der selektiv-leitfähige Speicherkanal 204 kontinuierlich von einer der Speicher-Source/Drain-Regionen 202 zu einer anderen der Speicher-Source/Drain-Regionen 202. In einigen Ausführungsformen mit den Speicher-Source/Drain-Erweiterungen 202e erstreckt sich der selektiv-leitfähige Speicherkanal 204 kontinuierlich von einem der Speicher-Source/Drain-Erweiterungen 202e zu einer anderen der Speicher-Source/Drain-Erweiterungen 202e. Des Weiteren ist der selektiv-leitfähige Speicherkanal 204 durch die Speichermulde 108 definiert, und die Speichermulde 108 hat einen Dotierungstyp, der dem der Speicher-Source/Drain-Regionen 202 entgegengesetzt ist. Zum Beispiel können die Speicher-Source/Drain-Regionen 202 vom p-Typ sein, und die Speichermulde 108 kann vom n-Typ sein, oder umgekehrt.
  • Eine Floating-Gate-Hartmaske 206, eine Floating-Gate-Elektrode 208 und eine Floating-Gate-Dielektrikumschicht 210 sind auf den selektiv-leitfähigen Speicherkanal 204 gestapelt. Die Floating-Gate-Hartmaske 206 liegt über der Floating-Gate-Elektrode 208, und die Floating-Gate-Elektrode 208 liegt über der Floating-Gate-Dielektrikumschicht 210. Die Floating-Gate-Hartmaske 206 und die Floating-Gate-Dielektrikumschicht 210 können zum Beispiel Oxid, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen. In einigen Ausführungsformen hat die Floating-Gate-Dielektrikumschicht 210 eine dritte Dicke T3 von etwa 5-40 nm, etwa 7,5-12,5 nm, etwa 5-20 nm oder etwa 20-40 nm. In einigen Ausführungsformen beträgt die dritte Dicke T3 etwa 1,5-2,5-mal die Distanz D, etwa 1,75-2,25-mal die Distanz D, etwa 1,9-2,1-mal die Distanz D oder etwa 2-mal die Distanz D. Die Floating-Gate-Elektrode 208 kann zum Beispiel dotiertes Polysilizium oder ein anderes geeignetes leitfähiges Material sein oder umfassen.
  • Eine erste Auswahl-Gate-Dielektrikumschicht 214 liegt über dem selektiv-leitfähigen Speicherkanal 204 zu Seiten der Floating-Gate-Elektrode 208 und umfasst ein Paar Auswahl-Gate-Dielektrikumsegmente, die jeweils gegenüberliegende Seitenwände der Floating-Gate-Elektrode 208 verkleiden. Zur Vereinfachung der Veranschaulichung ist nur eines der Auswahl-Gate-Dielektrikumsegmente mit 214 beschriftet. Zusätzlich verkleiden die Auswahl-Gate-Dielektrikumsegmente gegenüberliegende Seitenwände der Floating-Gate-Dielektrikumschicht 210, die jeweils bündig mit den gegenüberliegenden Seitenwänden der Floating-Gate-Elektrode 208 sind, und erstrecken sich von den gegenüberliegenden Seitenwänden der Floating-Gate-Dielektrikumschicht 210 jeweils in Richtung der Speicher-Source/Drain-Regionen 202. Die erste Auswahl-Gate-Dielektrikumschicht 214 kann zum Beispiel Siliziumoxid, ein Dielektrikum mit hohem κ-Wert, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen.
  • Eine Auswahl-Gate-Elektrode 216 liegt über der ersten Auswahl-Gate-Dielektrikumschicht 214 und dem selektiv-leitfähigen Speicherkanal 204, und liegt des Weiteren über der Floating-Gate-Hartmaske 206. Des Weiteren liegen ein Speicher-Seitenwandabstandshalter 218 und in einigen Ausführungsformen eine zweite Auswahl-Gate-Dielektrikumschicht 220 über der ersten Auswahl-Gate-Dielektrikumschicht 214 zwischen der ersten Auswahl-Gate-Dielektrikumschicht 214 und der Auswahl-Gate-Elektrode 216. Der Speicher-Seitenwandabstandshalter 218 umfasst ein Paar Speicher-Abstandshaltersegmente, die jeweils Seitenwände der ersten Auswahl-Gate-Dielektrikumschicht 214 auf gegenüberliegenden Seiten der Floating-Gate-Elektrode 208 verkleiden. Zur Vereinfachung der Veranschaulichung ist nur eines der Speicher-Seitenwandabstandshaltersegmente mit 218 beschriftet. Die zweite Auswahl-Gate-Dielektrikumschicht 220 liegt des Weiteren über dem Speicher-Seitenwandabstandshalter 218 und der Floating-Gate-Hartmaske 206. Die Auswahl-Gate-Elektrode 216 kann zum Beispiel dotiertes Polysilizium, Metall oder ein anderes geeignetes leitfähiges Material sein oder umfassen. Die zweite Auswahl-Gate-Dielektrikumschicht 220 kann zum Beispiel Siliziumoxid, ein Dielektrikum mit hohem κ-Wert, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen. Der Speicher-Seitenwandabstandshalter 218 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen.
  • Die Dummy-Struktur 116 befindet sich auf der Speicherregion 106m des Halbleitersubstrats 106 neben der Speicherzelle 102. Die Dummy-Struktur 116 ist durch ein Dummy-Versiegelungselement 118d und in einigen Ausführungsformen durch das Dummy-Dielektrikumelement 120d, das unter dem Dummy-Versiegelungselement 118d liegt, definiert. Das Dummy-Versiegelungselement 118d umfasst ein Paar Dummy-Versiegelungssegmente jeweils auf gegenüberliegenden Seiten der Speicherzelle 102. Des Weiteren umfasst das Dummy-Dielektrikumelement 120d ein Paar Dummy-Dielektrikumsegmente, die jeweils auf den gegenüberliegenden Seiten der Speichervorrichtung liegen und jeweils unter den Dummy-Versiegelungssegmenten liegen. Zur Vereinfachung der Veranschaulichung ist nur eines der Dummy-Versiegelungssegmente mit 118d beschriftet, und nur eines der Dummy-Dielektrikumsegmente beschriftet mit 120d.
  • Hauptseitenwandabstandshalter 242 verkleiden Seitenwände der Speicherzelle 102, der Dummy-Struktur 116, der Logikvorrichtung 104l und der BCD-Vorrichtung 104b. Zur Vereinfachung der Veranschaulichung sind nur einige Segmente der Hauptseitenwandabstandshalter 242 mit 242 beschriftet. Des Weiteren bedeckt die ILD-Schicht 122 das Halbleitersubstrat 106, die Hauptseitenwandabstandshalter 242, die Dummy-Struktur 116, die Speicherzelle 102, die Logikvorrichtung 104l, die BCD-Vorrichtung 104b und die Isolierungsstruktur 114. Des Weiteren erstrecken sich die Kontakt-Durchkontaktierungen 124 durch die ILD-Schicht 122 und sind elektrisch mit der Speicherzelle 102, der Logikvorrichtung 104l und der BCD-Vorrichtung 104b gekoppelt. Zur Vereinfachung der Veranschaulichung sind nur einige der Kontakt-Durchkontaktierungen 124 mit 124 beschriftet. Die Hauptseitenwandabstandshalter 242 können zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen.
  • In 2B ist eine Querschnittsansicht 200B einiger weiterer detaillierter Ausführungsformen des IC von 1B zu sehen. Wie veranschaulicht, ist 2B eine Variante von 2A, bei der das Dummy-Dielektrikumelement 120d von 2A weggelassen ist. In einigen solchen Ausführungsformen berührt das Dummy-Versiegelungselement 118d direkt die Isolierungsstruktur 114. Des Weiteren trennt eine dritte Auswahl-Gate-Dielektrikumschicht 244 die zweite Auswahl-Gate-Dielektrikumschicht 220 von der ersten Auswahl-Gate-Dielektrikumschicht 214, und/oder die dritte BCD-Gate-Dielektrikumschicht 240c von 2A ist weggelassen. Die dritte Auswahl-Gate-Dielektrikumschicht 244 kann zum Beispiel Siliziumoxid, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen.
  • In den 3-23 ist eine Reihe von Querschnittsansichten 300-2300 einiger Ausführungsformen eines Versiegelungsverfahrens zum Bilden eines IC, der eine Speicherzelle und eine BCD- oder Logikvorrichtung umfasst, gezeigt. Das Versiegelungsverfahren ist mit Bezug auf eine ESF1-Vorrichtung veranschaulicht, aber es versteht sich, dass das Versiegelungsverfahren auch auf andere Arten von Speichervorrichtungen angewendet werden kann, wie zum Beispiel SONOS-Vorrichtungen, MONOS-Vorrichtungen, ESF3-Vorrichtungen oder anderen geeignete Arten von NVM-Vorrichtungen. Des Weiteren kann das Versiegelungsverfahren zum Beispiel ausgeführt werden, um den IC von 2A zu bilden.
  • Wie durch die Querschnittsansicht 300 von 3 veranschaulicht, wird ein Halbleitersubstrat 106 bereitgestellt. Das Halbleitersubstrat 106 umfasst eine Speicherregion 106m, eine BCD-Region 106b und eine Logik-Region 106l. Die Speicherregion 106m befindet sich in Schnitt I des im Prozess der Herstellung befindlichen IC. Die BCD-Region 106b befindet sich in Schnitt II' des im Prozess der Herstellung befindlichen IC. Die Logik-Region 106l befindet sich in Schnitt II'' des im Prozess der Herstellung befindlichen IC. Das Halbleitersubstrat 106 kann zum Beispiel ein Volumensiliziumsubstrat, eine Silizium-Epitaxialschicht, ein SOI-Substrat, eine Gruppe III-V-Halbleitersubstrat, eine oder mehrere andere geeignete Halbleiterstrukturen oder jede beliebige Kombination des oben Genannten sein oder umfassen. In einigen Ausführungsformen ist eine vergrabene Halbleiterschicht 230 in dem Halbleitersubstrat 106 vergraben und befindet sich in der BCD-Region 106b. Des Weiteren hat in einigen Ausführungsformen die vergrabene Halbleiterschicht 230 einen ersten Dotierungstyp, und ein Volumen 112 des Halbleitersubstrats 106 hat einen zweiten Dotierungstyp, der dem ersten Dotierungstyp entgegengesetzt ist. Der erste Dotierungstyp und der zweite Dotierungstyp können jeweils vom n-Typ und vom p-Typ sein, oder umgekehrt.
  • Wie ebenfalls durch die Querschnittsansicht 300 von 3 veranschaulicht ist, wird eine Isolierungsstruktur 114 in dem Halbleitersubstrat 106 ausgebildet, um die Speicherregion 106m des Halbleitersubstrats 106, die BCD-Region 106b des Halbleitersubstrats 106 und die Logik-Region 106l des Halbleitersubstrats 106 abzugrenzen. Des Weiteren isoliert die Isolierungsstruktur 114 die Speicherregion 106m des Halbleitersubstrats 106, die BCD-Region 106b des Halbleitersubstrats 106 und die Logik-Region 106l des Halbleitersubstrats 106 elektrisch von der umgebenden Struktur und umgekehrt. Zur Vereinfachung der Veranschaulichung sind nur einige Segmente der Isolierungsstruktur 114 mit 114 beschriftet. Die Isolierungsstruktur 114 kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder eine andere geeignete Art von Isolierungsstruktur sein.
  • In einigen Ausführungsformen umfasst ein Prozess zum Bilden der Isolierungsstruktur 114 das Bilden einer unteren Kontaktinselschicht 302, die das Halbleitersubstrat 106 bedeckt, und umfasst des Weiteren das Bilden einer oberen Kontaktinselschicht 304, die die untere Kontaktinselschicht 302 bedeckt. Die untere Kontaktinselschicht 302 kann zum Beispiel Siliziumdioxid, ein anderes geeignetes Oxid oder ein anderes geeignetes Dielektrikum sein oder umfassen. Die obere Kontaktinselschicht 304 kann zum Beispiel Siliziumnitrid, ein anderes geeignetes Nitrid oder ein anderes geeignetes Dielektrikum sein oder umfassen. Des Weiteren können die unteren und oberen Kontaktinselschichten 302, 304 zum Beispiel durch chemisches Aufdampfen (CVD), physikalisches Aufdampfen (PVD), thermische Oxidation, einen oder mehrere andere geeignete Wachstums- oder Abscheidungsprozesse oder jede beliebige Kombination des oben Genannten gebildet werden. Im Sinne des vorliegenden Textes kann ein Begriff (zum Beispiel Prozess) mit einem vorausgehenden „eine oder mehrere“ eine Einzahl oder eine Mehrzahl sein. Nach dem Bilden der unteren und oberen Kontaktinselschichten 302, 304 werden die unteren und oberen Kontaktinselschichten 302, 304 mit einem Layout der Isolierungsstruktur 114 strukturiert, und anschließend wird ein Ätzvorgang in das Halbleitersubstrat 106 hinein ausgeführt, während die unteren und oberen Kontaktinselschichten 302, 304 an ihrem Platz sind, um einen Graben mit dem Layout der Isolierungsstruktur 114 in dem Halbleitersubstrat 106 zu definieren. Eine Graben-Dielektrikumschicht wird ausgebildet, die die obere Kontaktinselschicht 304 bedeckt und den Graben ausfüllt. Des Weiteren wird eine Planarisierung in der Graben-Dielektrikumschicht ausgeführt, bis die obere Kontaktinselschicht 304 erreicht ist, wodurch eine Isolierungsstruktur 114 aus der Graben-Dielektrikumschicht gebildet wird. Die unteren und oberen Kontaktinselschichten 302, 304 können zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess strukturiert werden. Die Graben-Dielektrikumschicht kann zum Beispiel durch CVD, PVD, Sputtern oder einen anderen geeigneten Abscheidungsprozess gebildet werden. Die Planarisierung kann zum Beispiel durch chemisch-mechanisches Polieren (CMP) oder einen anderen geeigneten Planarisierungsprozess ausgeführt werden.
  • Wie durch die Querschnittsansicht 400 von 4 veranschaulicht, wird die obere Kontaktinselschicht 304 (siehe 3) von den Speicher-, BCD- und Logik-Regionen 106m, 106b, 106l des Halbleitersubstrats 106 entfernt. Das Entfernen kann zum Beispiel durch eine Planarisierung, einen Ätzprozess oder einen anderen geeigneten Abtragsprozess ausgeführt werden. Die Planarisierung kann zum Beispiel durch einen CMP oder einen anderen geeigneten Planarisierungsprozess ausgeführt werden.
  • Wie ebenfalls durch die Querschnittsansicht 400 von 4 veranschaulicht, werden eine oder mehrere BCD-Mulden 110b1-110b5 in der BCD-Region 106b des Halbleitersubstrats 106 gebildet. In einigen Ausführungsformen werden eine erste BCD-Mulde 110b1 und eine zweite BCD-Mulde 110b2 in der BCD-Region 106b des Halbleitersubstrats 106 entlang einer Oberseite des Halbleitersubstrats 106 gebildet. Die zweite BCD-Mulde 110b2 liegt über der ersten BCD-Mulde 110b1 und befindet sich auf der ersten Seite der ersten BCD-Mulde 110b1. Die erste BCD-Mulde 110b1 hat den ersten Dotierungstyp, und die zweite BCD-Mulde 110b2 hat den zweiten Dotierungstyp, der dem ersten Dotierungstyp entgegengesetzt ist. In einigen Ausführungsformen werden außerdem eine dritte BCD-Mulde 110b3, eine vierte BCD-Mulde und eine fünfte BCD-Mulde in der BCD-Region 106b des Halbleitersubstrats 106 ausgebildet. Die dritte BCD-Mulde 110b3 liegt über der ersten BCD-Mulde 110b1 und verläuft entlang der Oberseite des Halbleitersubstrats 106. Des Weiteren befindet sich die dritte BCD-Mulde 110b3 auf einer zweiten Seite der ersten BCD-Mulde 110b1, die der ersten Seite der ersten BCD-Mulde 110b1 gegenüberliegt, und hat den ersten Dotierungstyp. Die vierte BCD-Mulde 110b4 liegt unter den ersten, zweiten und dritten BCD-Mulden 110b1-110b3 und hat den zweiten Dotierungstyp. Die fünfte BCD-Mulde 110b5 umgibt die ersten, zweiten, dritten und vierten BCD-Mulden 110b1-110b4 und verläuft entlang der Oberseite des Halbleitersubstrats 106. Des Weiteren umfasst die fünfte BCD-Mulde 110b5 ein Paar Muldensegmente jeweils auf gegenüberliegenden Seiten der ersten BCD-Mulde 110b1 und hat den zweiten Dotierungstyp.
  • In einigen Ausführungsformen umfasst ein Prozess zum Bilden der einen oder mehreren BCD-Mulden 110b1-110b5 das wiederholte Ausführen eines selektiven Dotierungsprozesses zum sequenziellen Ausbilden der einen oder mehreren BCD-Mulden 110b1-110b5. In einigen Ausführungsformen umfasst der selektive Dotierungsprozess das sequenzielle Abscheiden einer Photoresistschicht auf der unteren Kontaktinselschicht 302, das Strukturieren der Photoresistschicht, wobei das Layout einer BCD-Mulde ausgebildet wird, das Implantieren von Dotanden in die BCD-Region 106b des Halbleitersubstrats 106 mit der strukturierten Photoresistschicht an ihrem Platz, und das Entfernen der strukturierten Photoresistschicht. Im Sinne des vorliegenden Textes kann das Abscheiden einer Photoresistschicht zum Beispiel durch Aufschleuderbeschichtung oder einen anderen geeigneten Abscheidungsprozess ausgeführt werden. Im Sinne des vorliegenden Textes kann das Strukturieren einer Photoresistschicht zum Beispiel durch einen Fotolithografieprozess oder einen anderen geeigneten Strukturierungsprozess ausgeführt werden. Im Sinne des vorliegenden Textes kann das Implantieren der Dotanden zum Beispiel durch Ionenimplantierung oder einen anderen geeigneten Dotierungsprozess ausgeführt werden. Im Sinne des vorliegenden Textes kann das Entfernen der Photoresistschicht zum Beispiel durch Plasma-Ashing oder einen anderen geeigneten Abtragsprozess ausgeführt werden.
  • Wie durch die Querschnittsansicht 500 von 5 veranschaulicht, wird eine Logik-Mulde 110l in der Logik-Region 106l des Halbleitersubstrats 106 ausgebildet. In einigen Ausführungsformen wird die Logik-Mulde 110l aus einem Dotierungstyp gebildet, der dem des Volumens 112 des Halbleitersubstrats 106 entgegengesetzt ist. In einigen Ausführungsformen umfasst ein Prozess zum Bilden der Logik-Mulde 110l das sequenzielle Abscheiden einer Photoresistschicht auf der unteren Kontaktinselschicht 302, das Strukturieren der Photoresistschicht mit einem Layout der Logik-Mulde 110l, das Implantieren von Dotanden in die Logik-Region 106l des Halbleitersubstrats 106 mit der strukturierten Photoresistschicht an ihrem Platz, und das anschließende Entfernen der strukturierten Photoresistschicht. Das Abscheiden, das Strukturieren, das Implantieren, das Entfernen oder jede beliebige Kombination des oben Genannten kann zum Beispiel so erfolgen, wie es mit Bezug auf 4 beschrieben ist.
  • Wie durch die Querschnittsansicht 600 von 6 veranschaulicht, wird eine erste Gate-Dielektrikumschicht 120 so ausgebildet, dass sie die Speicher-, BCD- und Logik-Regionen 106m, 106b, 106l des Halbleitersubstrats 106 bedeckt. Des Weiteren wird eine Versiegelungsschicht 118 so ausgebildet, dass sie die erste Gate-Dielektrikumschicht 120 bedeckt. Die erste Gate-Dielektrikumschicht 120 kann zum Beispiel Siliziumoxid, ein oder mehrere andere geeignete Oxide, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen. Die Versiegelungsschicht 118 ist eine Sperre für Oxidanzien, die während einer anschließenden Verarbeitung verwendet, und kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, ein oder mehrere andere geeignete Dielektrika, Polysilizium (dotiert oder undotiert), ein oder mehrere andere geeignete Versiegelungsmaterialien oder jede beliebige Kombination des oben Genannten sein oder umfassen. In einigen Ausführungsformen werden die erste Gate-Dielektrikumschicht 120 und die Versiegelungsschicht 118 durch CVD, PVD, thermische Oxidation, einen oder mehrere andere geeignete Abscheidungsprozesse oder jede beliebige Kombination des oben Genannten gebildet.
  • In einigen Ausführungsformen hat die Versiegelungsschicht 118 eine erste Dicke T1 von etwa 10-50 nm, etwa 10-25 nm, etwa 25-50 nm, etwa 15-35 nm, etwa 5-15 nm oder etwa 45-55 nm. In einigen Ausführungsformen hat die erste Gate-Dielektrikumschicht 120 eine zweite Dicke T2 von etwa 6-20 nm, etwa 6-13 nm, etwa 13-20 nm, etwa 2-10 nm oder etwa 16-24 nm. In einigen Ausführungsformen beträgt die erste Dicke T1 etwa 0,5-8,5-mal die zweite Dicke T2, etwa 0,25-0,75-mal die zweite Dicke T2, etwa 8-9-mal die zweite Dicke T2, etwa 1-5-mal die zweite Dicke T2 oder etwa 4-9-mal die zweite Dicke T2. In einigen Ausführungsformen ist die erste Dicke T1 hinreichend groß (zum Beispiel größer als etwa 10 nm, oder ein anderer geeigneter Dickenwert) für die Versiegelungsschicht 118, um die Logik- und BCD-Regionen io6l, 106b vor Beschädigung durch thermische und Oxidationsprozesse zu schützen (zum Beispiel vollständig zu schützen). Es ist anzumerken, dass dieser Schutz im Folgenden erklärt wird. In einigen Ausführungsformen ist die erste Dicke T1 hinreichend klein (zum Beispiel weniger als etwa 50 nm, oder ein anderer geeigneter Dickenwert), so dass die Versiegelungsschicht 118 effizient ausgebildet werden kann und die Kosten zum Bilden der Versiegelungsschicht 118 niedrigen gehalten werden können.
  • Wie durch die Querschnittsansicht 700 von 7 veranschaulicht, wird die Versiegelungsschicht 118 strukturiert, um eine erste Vorrichtungsöffnung 702 zu bilden, die über der ersten Gate-Dielektrikumschicht 120 auf der Speicherregion 106m des Halbleitersubstrats 106 liegt. Das Strukturieren der Versiegelungsschicht 118 kann zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess ausgeführt werden. In einigen Ausführungsformen umfasst der Fotolithografie-/Ätzprozess das Abscheiden einer ersten Photoresistschicht 704 auf der Versiegelungsschicht 118, das Strukturieren der ersten Photoresistschicht 704 mit einer Struktur der ersten Vorrichtungsöffnung 702, das Ausführen eines Ätzvorgangs in der Versiegelungsschicht 118 durch die erste Photoresistschicht 704 zum Transferieren der Struktur zu der Versiegelungsschicht 118, und das Entfernen der ersten Photoresistschicht 704.
  • Des Weiteren veranschaulicht die Querschnittsansicht 700 von 7, wie eine Speichermulde 108 in der Speicherregion 106m des Halbleitersubstrats 106 ausgebildet wird. In einigen Ausführungsformen wird die Speichermulde 108 mit einem Dotierungstyp ausgebildet, der dem des Volumens 112 des Halbleitersubstrats 106 entgegengesetzt ist. Des Weiteren umfasst in einigen Ausführungsformen ein Prozess zum Bilden der Speichermulde 108 Ionenimplantierung oder einen anderen geeigneten Dotierungsprozess durch die erste Vorrichtungsöffnung 702.
  • Wie durch die Querschnittsansicht 800 von 8 veranschaulicht, wird ein erster Ätzvorgang in die erste Gate-Dielektrikumschicht 120 und die untere Kontaktinselschicht 302 hinein ausgeführt. Der erste Ätzvorgang verwendet die Versiegelungsschicht 118 als eine Maske und transferiert dadurch eine Struktur der Versiegelungsschicht 118 zu der ersten Gate-Dielektrikumschicht 120 und der unteren Kontaktinselschicht 302. Des Weiteren stoppt der erste Ätzvorgang auf dem Halbleitersubstrat 106 und erweitert die erste Vorrichtungsöffnung 702, um die Speichermulde 108 freizulegen.
  • In einigen Ausführungsformen wird, obgleich nicht gezeigt, ein B-Reinigungsprozess nach dem ersten Ätzvorgang ausgeführt. In einigen Ausführungsformen umfasst der B-Reinigungsprozess Folgendes: Anwenden eines Gemisches aus Schwefelsäure/Wasserstoffperoxid/entionisiertem Wasser auf die erste Vorrichtungsöffnung 702; Anwenden eines Gemisches aus Fluorwasserstoffsäure/entionisiertem Wasser auf die erste Vorrichtungsöffnung 702; Anwenden eines Gemisches aus Ammoniumhydroxid/Wasserstoffperoxid/entionisiertem Wasser auf die erste Vorrichtungsöffnung 702; und Anwenden eines Gemisches aus Chlorwasserstoffsäure/Wasserstoffperoxid/entionisiertem Wasser auf die erste Vorrichtungsöffnung 702. Das Gemisch aus Schwefelsäure/Wasserstoffperoxid/entionisiertem Wasser kann zum Beispiel organische Rückstände in der ersten Vorrichtungsöffnung 702 entfernen. Das Gemisch aus Fluorwasserstoffsäure/entionisiertem Wasser kann zum Beispiel natives Oxid in der ersten Vorrichtungsöffnung 702 entfernen. Das Gemisch aus Chlorwasserstoffsäure/Wasserstoffperoxid/entionisiertem Wasser kann zum Beispiel organische Rückstände und/oder Partikel in der ersten Vorrichtungsöffnung 702 entfernen. Das Gemisch aus Schwefelsäure/Wasserstoffperoxid/entionisiertem Wasser kann zum Beispiel organische Metallionen in der ersten Vorrichtungsöffnung 702 entfernen. In einigen Ausführungsformen werden die vier Gemische nacheinander auf die erste Vorrichtungsöffnung 702 in der oben dargelegten Reihenfolge angewendet.
  • Wie durch die Querschnittsansicht 900 von 9 veranschaulicht, wird eine zweite Gate-Dielektrikumschicht 902 so ausgebildet, dass sie die Speicher-, BCD- und Logik-Regionen 106m, 106b, 106l des Halbleitersubstrats 106 über der Versiegelungsschicht 118 bedeckt. Des Weiteren wird die zweite Gate-Dielektrikumschicht 902 ausgebildet, die die erste Vorrichtungsöffnung 702 verkleidet (siehe 8). In einigen Ausführungsformen ist oder umfasst die zweite Gate-Dielektrikumschicht 902 Siliziumdioxid, ein oder mehrere andere geeignete Oxide oder ein oder mehrere andere geeignete Dielektrika. In einigen Ausführungsformen wird die zweite Gate-Dielektrikumschicht 902 durch konformale Abscheidung ausgebildet und/oder wird durch thermische Oxidation, CVD, PVD oder einen anderen geeigneten Abscheidungs- oder Wachstumsprozess ausgebildet.
  • In einigen Ausführungsformen, in denen die zweite Gate-Dielektrikumschicht 902 durch thermische Oxidation ausgebildet wird, wird die Speichermulde 106m teilweise durch Oxidation aufgezehrt, dergestalt, dass eine Oberseite der Speichermulde 106m um eine Distanz D relativ zu einer Oberseite der einen oder der mehreren BCD-Mulden 110b1-110b5, einer Oberseite der Logik-Mulde nol, einer Oberseite des Volumens 112 des Halbleitersubstrats 106 oder jede beliebige Kombination des oben Genannten ausgespart wird. Fehlte die Versiegelungsschicht 118, so würden die Oberseite der einen oder der mehreren BCD-Mulden 110b1-110b5, die Oberseite der Logik-Mulde 110l und die Oberseite des Volumens 112 des Halbleitersubstrats 106 ebenfalls ausgespart werden, da die Versiegelungsschicht 118 verhindert, dass die eine oder die mehreren BCD-Mulden 110b1-110b5, die Logik-Mulde 110l und das Volumen 112 des Halbleitersubstrats 106 während der thermischen Oxidation oxidieren. Die Distanz D kann zum Beispiel etwa 1-10 nm, etwa 4-6 nm oder etwa 2,5-7,5 nm betragen.
  • Des Weiteren entsteht in einigen Ausführungsformen, in denen die zweite Gate-Dielektrikumschicht 902 durch thermische Oxidation ausgebildet wird, die zweite Gate-Dielektrikumschicht 902 schneller auf der Speichermulde 106m als auf der Versiegelungsschicht 118, dergestalt, dass die zweite Gate-Dielektrikumschicht 902 eine dritte Dicke T3 auf der Speichermulde 106m und eine vierte Dicke T4, die kleiner ist als die dritte Dicke T3, auf der Versiegelungsschicht 118 aufweist. Wenn zum Beispiel die Versiegelungsschicht 118 Siliziumnitrid ist und die Speichermulde 106m monokristallines Silizium ist, so bildet sich das thermische Oxid der zweiten Gate-Dielektrikumschicht 902 langsamer auf der Siliziumnitrid der Versiegelungsschicht 118 als auf dem monokristallinen Silizium der Speichermulde 106m. Die dritte Dicke T3 kann zum Beispiel etwa 5-40 nm, etwa 7,5-12,5 nm, etwa 5-20 nm oder etwa 20-40 nm betragen. Des Weiteren kann die dritte Dicke T3 zum Beispiel etwa 1,5-2,5-mal die Distanz D, etwa 1,75-2,25-mal die Distanz D, etwa 1,9-2,1-mal die Distanz D oder etwa 2-mal die Distanz D betragen.
  • Des Weiteren veranschaulicht die Querschnittsansicht 900 von 9, dass eine erste Gate-Elektrodenschicht 904 so ausgebildet wird, dass sie die zweite Gate-Dielektrikumschicht 902 bedeckt, und eine Kappschicht 906 so ausgebildet wird, dass sie die erste Gate-Elektrodenschicht 904 bedeckt. Die erste Gate-Elektrodenschicht 904 kann zum Beispiel dotiertes Polysilizium oder ein anderes geeignetes leitfähiges Material sein oder umfassen, und/oder die Kappschicht 906 kann zum Beispiel Siliziumnitrid, ein anderes geeignetes Nitrid oder ein anderes geeignetes Dielektrikum sein oder umfassen. In einigen Ausführungsformen ist die Kappschicht 906 das gleiche Material wie die Versiegelungsschicht 118. In einigen Ausführungsformen umfasst ein Prozess zum Bilden der ersten Gate-Elektrodenschicht 904 das Abscheiden der ersten Gate-Elektrodenschicht 904 und anschließendes Dotieren und Ausheilen der ersten Gate-Elektrodenschicht 904. Das Abscheiden der ersten Gate-Elektrodenschicht 904 kann zum Beispiel durch CVD, PVD oder einen anderen geeigneten Abscheidungsprozess ausgeführt werden. Die Dotierung der ersten Gate-Elektrodenschicht 904 kann zum Beispiel durch Ionenimplantierung oder einen anderen geeigneten Dotierungsprozess ausgeführt werden. Die Kappschicht 906 kann zum Beispiel durch CVD, PVD oder einen anderen geeigneten Abscheidungsprozess gebildet werden.
  • Wie durch die Querschnittsansicht 1000 von 10 veranschaulicht, wird die Kappschicht 906 strukturiert, um eine Hartmaskenöffnung 1002 zu bilden, die über der ersten Gate-Elektrodenschicht 904 auf der Speicherregion 106m des Halbleitersubstrats 106 liegt. Das Strukturieren der Kappschicht 906 kann zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess ausgeführt werden. In einigen Ausführungsformen umfasst der Fotolithografie-/Ätzprozess das Abscheiden einer zweiten Photoresistschicht 1004 auf der Kappschicht 906, das Strukturieren der zweiten Photoresistschicht 1004 mit einer Struktur der Hartmaskenöffnung 1002, das Ausführen eines Ätzvorgangs in der Kappschicht 906 durch die zweiten Photoresistschicht 1004 zum Transferieren der Struktur zu der Kappschicht 906, und das Entfernen der zweiten Photoresistschicht 1004.
  • Wie durch die Querschnittsansicht 1100 von 11 veranschaulicht, wird eine Floating-Gate-Hartmaske 206 in der Hartmaskenöffnung 1002 ausgebildet (siehe 10). Die Floating-Gate-Hartmaske 206 kann zum Beispiel Siliziumoxid, ein anderes geeignetes Oxid oder ein anderes geeignetes Dielektrikum sein oder umfassen. Des Weiteren kann die Floating-Gate-Hartmaske 206 zum Beispiel das gleiche Material wie die zweite Gate-Dielektrikumschicht 902 sein oder umfassen. In einigen Ausführungsformen wird die Floating-Gate-Hartmaske 206 durch thermische Oxidation eines Abschnitts der ersten Gate-Elektrodenschicht 904 in der Hartmaskenöffnung 1002 ausgebildet. In anderen Ausführungsformen wird die Floating-Gate-Hartmaske 206 durch einen anderen geeigneten Wachstums- oder Abscheidungsprozess ausgebildet. Des Weiteren verzehrt in einigen Ausführungsformen die Bildung der Floating-Gate-Hartmaske 206 einen Abschnitt der Floating-Gate-Hartmaske 206 in der Hartmaskenöffnung 1002.
  • Wie durch die Querschnittsansicht 1200 von 12 veranschaulicht, wird ein zweiter Ätzvorgang in die Kappschicht 906 (siehe 11) ausgeführt, um die Kappschicht 906 zu entfernen. In einigen Ausführungsformen verwendet der zweite Ätzvorgang die erste Gate-Elektrodenschicht 904 als einen Ätzstopp. Des Weiteren hat in einigen Ausführungsformen ein Ätzmittel, das durch den zweiten Ätzvorgang verwendet wird, eine Ätzrate für die Kappschicht 906, die höher (zum Beispiel 10-, 20-, 50- oder 100-mal höher) ist als eine Ätzrate für die erste Gate-Elektrodenschicht 904 und/oder eine Ätzrate für die Floating-Gate-Hartmaske 206.
  • Des Weiteren veranschaulicht die Querschnittsansicht 1200 von 12, wie ein dritter Ätzvorgang in der ersten Gate-Elektrodenschicht 904 (siehe 11) mit der Floating-Gate-Hartmaske 206 an ihrem Platz ausgeführt wird, um eine Floating-Gate-Elektrode 208 zu bilden, die unter der Floating-Gate-Hartmaske 206 liegt. Der dritte Ätzvorgang kann zum Beispiel auch teilweise die erste Vorrichtungsöffnung 702 frei machen. In einigen Ausführungsformen verwendet der dritte Ätzvorgang die zweite Gate-Dielektrikumschicht 902 als einen Ätzstopp. Des Weiteren hat in einigen Ausführungsformen ein Ätzmittel, das durch den dritten Ätzvorgang verwendet wird, eine Ätzrate für die erste Gate-Elektrodenschicht 904, die höher (zum Beispiel 10-, 20-, 50- oder 100-mal höher) ist als eine Ätzrate für die Floating-Gate-Hartmaske 206 und/oder eine Ätzrate für die zweite Gate-Dielektrikumschicht 902.
  • Wie durch die Querschnittsansicht 1300 von 13 veranschaulicht, wird ein vierter Ätzvorgang in der zweiten Gate-Dielektrikumschicht 902 (siehe 12) ausgeführt, um eine Floating-Gate-Dielektrikumschicht 210 zu bilden, die unter der Floating-Gate-Elektrode 208 liegt. Der vierte Ätzvorgang kann zum Beispiel auch die erste Vorrichtungsöffnung 702 frei machen. Die Floating-Gate-Hartmaske 206 und die Floating-Gate-Elektrode 208 dienen als eine Maske für den vierten Ätzvorgang, und in einigen Ausführungsformen dient das Halbleitersubstrat 106 als ein Ätzstopp für den vierten Ätzvorgang. In einigen Ausführungsformen wird der vierte Ätzvorgang als Teil eines B-Reinigungsprozesses der ersten Vorrichtungsöffnung 702 ausgeführt. Ein Beispiel des B-Reinigungsprozesses ist oben zwischen den Aktionen von 8 und den Aktionen von 9 beschrieben.
  • Des Weiteren veranschaulicht die Querschnittsansicht 1300 von 13, dass eine dritte Gate-Dielektrikumschicht 1302 so ausgebildet wird, dass sie die BCD- und Logik-Regionen 106b, 106l des Halbleitersubstrats 106 bedeckt. Des Weiteren wird die dritte Gate-Dielektrikumschicht 1302 so ausgebildet, dass sie die erste Vorrichtungsöffnung 702 auskleidet und die Seitenwände der Floating-Gate-Elektrode 208 und Seitenwände der Floating-Gate-Dielektrikumschicht 210 verkleidet. In einigen Ausführungsformen ist oder umfasst die dritte Gate-Dielektrikumschicht 1302 Siliziumoxid, Hochtemperaturoxid (HTO), ein anderes geeignetes Oxid oder ein anderes geeignetes Dielektrikum. Des Weiteren wird in einigen Ausführungsformen die dritte Gate-Dielektrikumschicht 1302 durch thermische Oxidation oder einen anderen geeigneten Abscheidungsprozess ausgebildet. Wenn die dritte Gate-Dielektrikumschicht 1302 durch thermische Oxidation ausgebildet wird und die Floating-Gate-Hartmaske 206 Oxid ist oder umfasst, so kann sich die dritte Gate-Dielektrikumschicht 1302 zum Beispiel minimal (wenn überhaupt) auf der Floating-Gate-Hartmaske 206 ausbilden.
  • Wie durch die Querschnittsansicht 1400 von 14 veranschaulicht, wird ein Speicher-Seitenwandabstandshalter 218 ausgebildet, der Floating-Gate-Seitenwände der dritten Gate-Dielektrikumschicht 1302 verkleidet, die an die Floating-Gate-Elektrode 208 grenzen, und wird des Weiteren so ausgebildet, dass er über der dritten Gate-Dielektrikumschicht 1302 liegt. Der Speicher-Seitenwandabstandshalter 218 umfasst ein Paar Segmente jeweils auf gegenüberliegenden Seiten der Floating-Gate-Elektrode 208 und kann zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen.
  • In einigen Ausführungsformen umfasst ein Prozess zum Bilden des Speicher-Seitenwandabstandshalters 218 das Abscheiden einer Speicher-Abstandshalterschicht, die die Struktur von 13 bedeckt, und das anschließende Ausführen eines Rückätzens in die Speicher-Abstandshalterschicht. Das Rückätzen entfernt horizontale Segmente der Speicher-Abstandshalterschicht ohne Entfernen vertikaler Segmente der Speicher-Abstandshalterschicht entlang der Floating-Gate-Seitenwände der dritten Gate-Dielektrikumschicht 1302. Diese vertikalen Segmente definieren den Speicher-Seitenwandabstandshalter 218. Des Weiteren entfernt in einigen Ausführungsformen das Rückätzen vertikale Segmente der Speicher-Abstandshalterschicht entlang anderer Seitenwände der dritten Gate-Dielektrikumschicht 1302. Das kann zum Beispiel an einer langen Ätzzeit für das Rückätzen liegen, und weil die vertikalen Segmente entlang der Floating-Gate-Seitenwände der dritten Gate-Dielektrikumschicht 1302 eine größere Höhe haben als die vertikalen Segmente entlang der anderen Seitenwände der dritten Gate-Dielektrikumschicht 1302. Das Abscheiden kann zum Beispiel durch konformale Abscheidung ausgeführt werden und/oder kann zum Beispiel durch CVD, PVD, einen oder mehrere andere geeignete Abscheidungsprozesse oder jede beliebige Kombination des oben Genannten ausgeführt werden. Die dritte Gate-Dielektrikumschicht 1302 kann zum Beispiel als ein Ätzstopp für das Rückätzen dienen.
  • Wie durch die Querschnittsansicht 1500 von 15 veranschaulicht, werden die dritte Gate-Dielektrikumschicht 1302 (siehe 14) und die Versiegelungsschicht 118 (siehe 14) strukturiert, um die dritte Gate-Dielektrikumschicht 1302 und die Versiegelungsschicht 118 von den Logik- und BCD-Regionen 106l, 106b des Halbleitersubstrats 106 zu entfernen. Des Weiteren bildet das Strukturieren eine erste Auswahl-Gate-Dielektrikumschicht 214 und ein Dummy-Versiegelungselement 118d auf der Speicherregion 106m des Halbleitersubstrats 106. Das Strukturieren kann zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess ausgeführt werden. In einigen Ausführungsformen umfasst der Fotolithografie-/Ätzprozess das Abscheiden einer dritten Photoresistschicht 1502 auf der dritten Gate-Dielektrikumschicht 1302, das Strukturieren der dritten Photoresistschicht 1502 mit einer Struktur der ersten Auswahl-Gate-Dielektrikumschicht 214, das Ausführen eines Ätzvorgangs in der dritten Gate-Dielektrikumschicht 1302 und der Versiegelungsschicht 118 mit der dritten Photoresistschicht 1502 an ihrem Platz, um die Struktur zu der dritten Gate-Dielektrikumschicht 1302 und der Versiegelungsschicht 118 zu transferieren, und das Entfernen der dritten Photoresistschicht 1502. Das Ätzen kann zum Beispiel ein Plasmaätzvorgang oder ein anderer geeigneter Ätzvorgang sein.
  • Während der Aktionen der 7-14 können thermische und Oxidationsprozesse ausgeführt werden. Die thermischen und Oxidationsprozesse können zum Beispiel enthalten: thermische Oxidation, um die zweite Gate-Dielektrikumschicht 902 zu bilden (siehe 9), thermische Oxidation, um die Floating-Gate-Hartmaske 206 zu bilden (siehe 11), thermische Oxidation, um die dritte Gate-Dielektrikumschicht 1302 zu bilden (siehe 13), Ausheilen der ersten Gate-Elektrodenschicht 904 (siehe 9), andere geeignete thermische und/oder Oxidationsprozesse oder jede beliebige Kombination des oben Genannten. Des Weiteren können mindestens einige der thermischen und Oxidationsprozesse zum Beispiel bei hohen Temperaturen zwischen etwa 800 und 1200 Grad Celsius (°C), zwischen etwa 900 und 1000°C oder zwischen etwa 700 und 900°C ausgeführt werden. Die Versiegelungsschicht 118 (siehe 7-14) schützt die Logik- und BCD-Regionen 106l, 106b des Halbleitersubstrats 106 vor Beschädigung durch die thermischen und Oxidationsprozesse. Zum Beispiel kann die Versiegelungsschicht 118 verhindern, dass Oxidanzien, die während der thermischen und Oxidationsprozesse verwendet werden, zu den Logik- und BCD-Regionen 106l, 106b des Halbleitersubstrats 106 migrieren. Fehlte die Versiegelungsschicht 118, so würden die Oxidanzien Oxidation und ein Aufzehren der Logik- und BCD-Regionen 106l, 106b des Halbleitersubstrats 106, der flachen Stellen der Logik-Mulde 110l und der einen oder der mehreren BCD-Mulden 110b1-110b5 verursachen und dadurch jeweils die Dotierungsprofile der Logik-Mulde 110l und der einen oder der mehreren BCD-Mulden 110b1-110b5 verursachen. Solche Veränderungen der Dotierungsprofile wiederum führen zu niedrigen Produktionsausbeuten und verändern Betriebsparameter der im Prozess der Herstellung befindlichen Logik- und BCD-Vorrichtungen auf der Logik-Mulde 110l und der einen oder mehreren BCD-Mulden 110b1-110b5. Darum führt die Versiegelungsschicht 118 auch zu hohen Produktionsausbeuten und verhindert Verschiebungen der Parameter in den im Prozess der Herstellung befindlichen Logik- und BCD-Vorrichtungen.
  • Wie durch die Querschnittsansicht 1600 von 16 veranschaulicht, werden die erste Gate-Dielektrikumschicht 120 und die untere Kontaktinselschicht 302 strukturiert, um eine zweite Vorrichtungsöffnung 1602 zu bilden, die über der Logik-Mulde 110l liegt und diese frei legt. Das Strukturieren der ersten Gate-Dielektrikumschicht 120 und der unteren Kontaktinselschicht 302 kann zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess ausgeführt werden. In einigen Ausführungsformen umfasst der Fotolithografie-/Ätzprozess das Abscheiden einer vierten Photoresistschicht 1604 auf der ersten Gate-Dielektrikumschicht 120, das Strukturieren der vierten Photoresistschicht 1604 mit einer Struktur der zweiten Vorrichtungsöffnung 1602, das Ausführen eines Ätzvorgangs in der ersten Gate-Dielektrikumschicht 120 und der unteren Kontaktinselschicht 302 durch die vierte Photoresistschicht 1604 zum Transferieren der Struktur zu der ersten Gate-Dielektrikumschicht 120 und der unteren Kontaktinselschicht 302, und das Entfernen der vierten Photoresistschicht 1604.
  • Wie durch die Querschnittsansicht 1700 von 17 veranschaulicht, wird eine vierte Gate-Dielektrikumschicht 1702 so ausgebildet, dass sie die Speicher-, BCD- und Logik-Regionen 106m, 106b, 106l des Halbleitersubstrats 106 bedeckt und des Weiteren die zweite Vorrichtungsöffnung 1602 (siehe 16) auskleidet. In einigen Ausführungsformen ist oder umfasst die vierte Gate-Dielektrikumschicht 1702 Oxid, ein oder mehrere andere geeignete Oxide, ein Dielektrikum mit hohem κ-Wert, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten. Des Weiteren wird in einigen Ausführungsformen die vierte Gate-Dielektrikumschicht 1702 durch CVD, PVD oder einen anderen geeigneten Abscheidungsprozess ausgebildet.
  • Des Weiteren veranschaulicht die Querschnittsansicht 1700 von 17, dass eine zweite Gate-Elektrodenschicht 1704 so ausgebildet wird, dass sie die vierte Gate-Dielektrikumschicht 1702 bedeckt. Die zweite Gate-Elektrodenschicht 1704 kann zum Beispiel dotiertes Polysilizium, Metall oder ein anderes geeignetes leitfähiges Material sein oder umfassen. In einigen Ausführungsformen umfasst ein Prozess zum Bilden der zweiten Gate-Elektrodenschicht 1704 das Abscheiden der zweiten Gate-Elektrodenschicht 1704 zum Beispiel durch CVD, PVD, chemisches Plattieren, Elektroplattieren oder einen anderen geeigneten Abscheidungs- oder Plattierungsprozess. Des Weiteren werden in einigen Ausführungsformen, wo die zweite Gate-Elektrodenschicht 1704 Polysilizium ist oder umfasst, Dotanden zu der zweiten Gate-Elektrodenschicht 1704 hinzugefügt. Die Dotanden können werden der zweiten Gate-Elektrodenschicht 1704 durch Ionenimplantierung oder einen anderen geeigneten Dotierungsprozess hinzugefügt.
  • Wie durch die Querschnittsansicht 1800 von 18 veranschaulicht, werden die zweite Gate-Elektrodenschicht 1704 (siehe 17), die vierte Gate-Dielektrikumschicht 1702 (siehe 17), die erste Gate-Dielektrikumschicht 120 (siehe 17), die untere Kontaktinselschicht 302 (siehe 17) und die erste Auswahl-Gate-Dielektrikumschicht 214 strukturiert. Das Strukturieren bildet eine Logik-Gate-Elektrode 226 und eine Logik-Gate-Dielektrikumschicht 228, die auf die Logik-Mulde 110l gestapelt werden, dergestalt, dass die Logik-Gate-Elektrode 226 über der Logik-Gate-Dielektrikumschicht 228 liegt. Die Logik-Gate-Elektrode 226 kann zum Beispiel aus der zweiten Gate-Elektrodenschicht 1704 gebildet werden, und/oder die Logik-Gate-Dielektrikumschicht 228 kann zum Beispiel aus der vierten Gate-Dielektrikumschicht 1702 gebildet werden. Des Weiteren bildet das Strukturieren eine BCD-Gate-Elektrode 238 und mehrere BCD-Gate-Dielektrikumschichten 240a-240c, die auf die eine oder die mehreren BCD-Mulden 110b1-110b5 gestapelt sind. Eine erste BCD-Gate-Dielektrikumschicht 240a liegt unter der BCD-Gate-Elektrode 238 und kann zum Beispiel aus der vierten Gate-Dielektrikumschicht 1702 gebildet werden. Eine zweite BCD-Gate-Dielektrikumschicht 240b liegt unter der ersten BCD-Gate-Dielektrikumschicht 240a und kann zum Beispiel aus der ersten Gate-Dielektrikumschicht 120 gebildet werden. Eine dritte BCD-Gate-Dielektrikumschicht 240c liegt unter der zweiten BCD-Gate-Dielektrikumschicht 240b und kann zum Beispiel aus der unteren Kontaktinselschicht 302 gebildet werden. Des Weiteren bildet das Strukturieren eine Auswahl-Gate-Elektrode 216 und eine zweite Auswahl-Gate-Dielektrikumschicht 220, die aufeinander gestapelt sind und über der ersten Auswahl-Gate-Dielektrikumschicht 214, dem Speicher-Seitenwandabstandshalter 218 und der Floating-Gate-Hartmaske 206 liegen. Die zweite Auswahl-Gate-Elektrode 216 liegt über der zweiten Auswahl-Gate-Dielektrikumschicht 220 und kann zum Beispiel aus der zweiten Gate-Elektrodenschicht 1704 gebildet werden. Die zweite Auswahl-Gate-Dielektrikumschicht 220 kann zum Beispiel aus der vierten Gate-Dielektrikumschicht 1702 gebildet werden. Des Weiteren bildet das Strukturieren ein Dummy-Dielektrikumelement 120d, das unter dem Dummy-Versiegelungselement 118d liegt und ein Paar Dummy-Dielektrikumsegmente jeweils auf gegenüberliegenden Seiten der Speichermulde 108 umfasst. Das Dummy-Dielektrikumelement 120d kann zum Beispiel aus der ersten Gate-Dielektrikumschicht 120 gebildet werden.
  • Das Strukturieren kann zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess ausgeführt werden. In einigen Ausführungsformen umfasst der Fotolithografie-/Ätzprozess Folgendes: Abscheiden einer fünften Photoresistschicht 1802 auf der zweiten Gate-Elektrodenschicht 1704; Strukturieren der fünften Photoresistschicht 1802 mit einer Struktur; Ausführen eines Ätzvorgangs in der zweiten Gate-Elektrodenschicht 1704, der vierten Gate-Dielektrikumschicht 1702, der ersten Gate-Dielektrikumschicht 120, der unteren Kontaktinselschicht 302 und der ersten Auswahl-Gate-Dielektrikumschicht 214 mit der fünften Photoresistschicht 1802 an ihrem Platz, um die Struktur zu der zweiten Gate-Elektrodenschicht 1704, der vierten Gate-Dielektrikumschicht 1702, der ersten Gate-Dielektrikumschicht 120, der unteren Kontaktinselschicht 302 und der ersten Auswahl-Gate-Dielektrikumschicht 214 zu transferieren; und Entfernen der fünften Photoresistschicht 1802. In einigen Ausführungsformen dient das Dummy-Versiegelungselement 118d auch als eine Hartmaske während des Ausführens des Ätzvorgangs.
  • Wie durch die Querschnittsansicht 1900 von 19 veranschaulicht, werden die BCD-Gate-Elektrode 238 und die mehreren BCD-Gate-Dielektrikumschichten 240a-240c strukturiert. Das Strukturieren legt einen ersten Abschnitt der zweiten BCD-Mulde 110b2 auf einer ersten Seite der zweiten BCD-Mulde 110b2 frei, während ein zweiter Abschnitt der zweiten BCD-Mulde 110b2 auf einer zweiten Seite der zweiten BCD-Mulde 110b2, die der ersten Seite gegenüberliegt, durch die BCD-Gate-Elektrode 238 bedeckt bleibt. Das Strukturieren kann zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess ausgeführt werden. In einigen Ausführungsformen umfasst der Fotolithografie-/Ätzprozess das Abscheiden einer sechsten Photoresistschicht 1902 auf der Struktur von 18, das Strukturieren der sechsten Photoresistschicht 1902 mit einer Struktur, das Ausführen eines Ätzvorgangs in der BCD-Gate-Elektrode 238 und den mehreren BCD-Gate-Dielektrikumschichten 240a-240c mit der sechsten Photoresistschicht 1902 an ihrem Platz, um die Struktur zu der BCD-Gate-Elektrode 238 und den mehreren BCD-Gate-Dielektrikumschichten 240a-240c zu transferieren, und das Entfernen der sechsten Photoresistschicht 1902.
  • Des Weiteren veranschaulicht die Querschnittsansicht 1900 von 19, wie eine Körper-Mulde 234 ausgebildet wird, die über der zweiten BCD-Mulde 110b2 auf der ersten Seite der zweiten BCD-Mulde 110b2 liegt. In einigen Ausführungsformen wird die Körper-Mulde 234 mit demselben Dotierungstyp wie, und einer anderen Dotierungskonzentration als, die zweite BCD-Mulde 110b2 ausgebildet. Des Weiteren wird in einigen Ausführungsformen die Körper-Mulde 234 durch einen selektiven Dotierungsprozess oder einen anderen geeigneten Dotierungsprozess ausgebildet. In einigen Ausführungsformen umfasst der selektive Dotierungsprozess das Implantieren von Dotanden in das Halbleitersubstrat 106 durch die sechste Photoresistschicht 1902. Das Implantieren der Dotanden kann zum Beispiel durch Ionenimplantierung oder einen anderen geeigneten Dotierungsprozess ausgeführt werden.
  • Wie durch die Querschnittsansicht 2000 von 20 veranschaulicht, werden ein Paar Speicher-Source/Drain-Erweiterungen 202e, eine BCD-Source/Drain-Erweiterung 232e und ein Paar Logik-Source/Drain-Erweiterungen 222e gebildet, die jeweils über der Speichermulde 108, der Körper-Mulde 234 und der Logik-Mulde 110l liegen. Zur Vereinfachung der Veranschaulichung ist nur eine der Speicher-Source/Drain-Erweiterungen 202e mit 202e beschriftet. Die Speicher-Source/Drain-Erweiterungen 202e liegen jeweils auf gegenüberliegenden Seiten der Speichermulde 108, dergestalt, dass die Auswahl- und Floating-Gate-Elektroden 216, 208 zwischen den Speicher-Source/Drain-Erweiterungen 202e aufgenommen werden. Die Speicher-Source/Drain-Erweiterungen 202e können zum Beispiel eine Dotierungstyp haben, der dem der Speichermulde 108 entgegengesetzt ist. Die BCD-Source/Drain-Erweiterung 232e kann zum Beispiel denselben Dotierungstyp wie die erste BCD-Mulde 110b1 haben. Die Logik-Source/Drain-Erweiterungen 222e befinden sich jeweils auf gegenüberliegenden Seiten der Logik-Mulde 110l, dergestalt, dass die Logik-Gate-Elektrode 226 zwischen den Logik-Source/Drain-Erweiterungen 222e aufgenommen ist. Die Logik-Source/Drain-Erweiterungen 222e können zum Beispiel einen Dotierungstyp haben, der dem der Logik-Mulde 110l entgegengesetzt ist.
  • In einigen Ausführungsformen umfasst ein Prozess zum Bilden der Speicher-Source/Drain-Erweiterungen 202e, der BCD-Source/Drain-Erweiterung 232e und der Logik-Source/Drain-Erweiterungen 222e das wiederholte Ausführen eines selektiven Dotierungsprozesses. Zum Beispiel kann ein erster selektiver Dotierungsprozess ausgeführt werden, um die Speicher-Source/Drain-Erweiterungen 202e zu bilden, gefolgt von einem zweiten selektiven Dotierungsprozess, um die Logik-Source/Drain-Erweiterungen 222e zu bilden, gefolgt von einem dritten selektiven Dotierungsprozess, um die BCD-Source/Drain-Erweiterung 232e zu bilden. In einigen Ausführungsformen umfasst der selektive Dotierungsprozess das Abscheiden einer Photoresistschicht auf der Struktur von 19, das Strukturieren der Photoresistschicht, wobei ein Layout der Source/Drain-Erweiterungen gebildet wird, das Implantieren von Dotanden in das Halbleitersubstrat 106 mit der strukturierten Photoresistschicht an ihrem Platz, und das Entfernen der strukturierten Photoresistschicht.
  • Wie durch die Querschnittsansicht 2100 von 21 veranschaulicht, werden Hauptseitenwandabstandshalter 242 an Seitenwänden der Struktur in 20 gebildet. Zur Vereinfachung der Veranschaulichung sind nur einige der Hauptseitenwandabstandshalter 242 mit 242 beschriftet. Die Hauptseitenwandabstandshalter 242 können zum Beispiel Siliziumnitrid, ein oder mehrere andere geeignete Nitride, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen. In einigen Ausführungsformen umfasst ein Prozess zum Bilden der Hauptseitenwandabstandshalter 242 das Abscheiden einer Hauptabstandshalterschicht, die die Struktur von 20 und anschließend das Ausführen eines Rückätzens in der Hauptabstandshalterschicht bedeckt. Das Rückätzen entfernt horizontale Segmente der Hauptabstandshalterschicht ohne Entfernen vertikaler Segmente der Hauptabstandshalterschicht, und die verbliebenen vertikalen Segmente definieren die Hauptseitenwandabstandshalter 242. Das Abscheiden kann zum Beispiel durch konformale Abscheidung ausgeführt werden und/oder kann zum Beispiel durch CVD, PVD, einen oder mehrere andere geeignete Abscheidungsprozesse oder jede beliebige Kombination des oben Genannten ausgeführt werden.
  • Wie durch die Querschnittsansicht 2200 von 22 veranschaulicht, werden ein Paar Speicher-Source/Drain-Regionen 202, ein Paar BCD-Source/Drain-Regionen 232 und ein Paar Logik-Source/Drain-Regionen 222 gebildet, die jeweils über der Speichermulde 108, der ersten BCD-Mulde 110b1 und der Logik-Mulde 110l liegen. Die Speicher-Source/Drain-Regionen 202 befinden sich jeweils auf gegenüberliegenden Seiten der Speichermulde 108, dergestalt, dass die Auswahl- und Floating-Gate-Elektroden 216, 208 zwischen den Speicher-Source/Drain-Regionen 202 aufgenommen werden. Des Weiteren grenzen die Speicher-Source/Drain-Regionen 202 jeweils an die Speicher-Source/Drain-Erweiterungen 202e, und die Speicher-Source/Drain-Regionen 202 haben denselben Dotierungstyp wie, und eine höhere Dotierungskonzentration als, die Speicher-Source/Drain-Erweiterungen 202e. Die BCD-Source/Drain-Regionen 232 befinden sich jeweils auf gegenüberliegenden Seiten der ersten BCD-Mulde 110b1, dergestalt, dass die BCD-Gate-Elektrode 238 zwischen der BCD-Source/Drain-Regionen 232 aufgenommen ist. Des Weiteren grenzt eine der BCD-Source/Drain-Regionen 232 an die BCD-Source/Drain-Erweiterung 232e, und die eine der BCD-Source/Drain-Regionen 232 hat denselben Dotierungstyp wie, und eine höhere Dotierungskonzentration als, die BCD-Source/Drain-Erweiterungen 232e. Die Logik-Source/Drain-Regionen 222 befinden sich jeweils auf gegenüberliegenden Seiten der Logik-Mulde 110l, dergestalt, dass die Logik-Gate-Elektrode 226 zwischen den Logik-Source/Drain-Regionen 222 aufgenommen ist. Des Weiteren grenzen die Logik-Source/Drain-Regionen 222 jeweils an die Logik-Source/Drain-Erweiterungen 222e, und die Speicher-Source/Drain-Regionen 202 haben denselben Dotierungstyp wie, und eine höhere Dotierungskonzentration als, die Speicher-Source/Drain-Erweiterungen 202e.
  • In einigen Ausführungsformen umfasst ein Prozess zum Bilden der Speicher-Source/Drain-Regionen 202, der BCD-Source/Drain-Regionen 232 und der Logik-Source/Drain-Regionen 222 das wiederholte Ausführen eines selektiven Dotierungsprozesses. Zum Beispiel kann ein erster selektiver Dotierungsprozess ausgeführt werden, um die Speicher-Source/Drain-Regionen 202 zu bilden, gefolgt von einem zweiten selektiven Dotierungsprozess, um die Logik-Source/Drain-Regionen 222 zu bilden, gefolgt von einem dritten selektiven Dotierungsprozess, um die BCD-Source/Drain-Regionen 232 zu bilden. In einigen Ausführungsformen umfasst der selektive Dotierungsprozess das Abscheiden einer Photoresistschicht auf der Struktur von 21, das Strukturieren der Photoresistschicht, wobei ein Layout von Source/Drain-Regionen gebildet wird, das Implantieren von Dotanden in das Halbleitersubstrat 106 mit der strukturierten Photoresistschicht an ihrem Platz, und das Entfernen der strukturierten Photoresistschicht.
  • Wie durch die Querschnittsansicht 2300 von 23 veranschaulicht, wird eine ILD-Schicht 122 so ausgebildet, dass sie die Struktur von 22 bedeckt, und dass Kontakt-Durchkontaktierungen 124 gebildet werden, die sich durch die ILD-Schicht 122 zu den Speicher-Source/Drain-Regionen 202, den BCD-Source/Drain-Regionen 232, den Logik-Source/Drain-Regionen 222, der Auswahl-Gate-Elektrode 216, der BCD-Gate-Elektrode 238, der Logik-Gate-Elektrode 226 oder jeder beliebigen Kombination des oben Genannten erstrecken. Die ILD-Schicht 122 kann zum Beispiel Siliziumdioxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen. Des Weiteren kann die ILD-Schicht 122 zum Beispiel durch das Abscheiden der ILD-Schicht 122 und das Ausführen einer Planarisierung in einer Oberseite der ILD-Schicht 122 gebildet werden. Die Abscheidung kann zum Beispiel durch CVD, PVD oder einen anderen geeigneten Abscheidungsprozess ausgeführt werden. Die Planarisierung kann zum Beispiel durch CMP oder einen anderen geeigneten Planarisierungsprozess ausgeführt werden. Die Kontakt-Durchkontaktierungen 124 können zum Beispiel Wolfram, Kupfer, Aluminium Kupfer, Aluminium, ein oder mehrere andere geeignete Metalle oder ein oder mehrere andere geeignete Materialien sein oder umfassen. Des Weiteren können die Kontakt-Durchkontaktierungen 124 zum Beispiel durch einen Einzel- oder Dual-Damaszen-Prozess gebildet werden.
  • Obgleich nicht gezeigt, werden in einigen Ausführungsformen Silicid-Kontaktinseln auf den Speicher-Source/Drain-Regionen 202, den BCD-Source/Drain-Regionen 232 und den Logik-Source/Drain-Regionen 222 gebildet, bevor eine ILD-Schicht 122 gebildet wird. Die Silicid-Kontaktinseln reduzieren den Kontaktwiderstand zwischen den Source/Drain-Regionen auf den Kontakt-Durchkontaktierungen 124, und können zum Beispiel Nickelsilicid oder ein anderes geeignetes Silicid sein oder umfassen.
  • In 24 ist ein Flussdiagramm 2400 einiger Ausführungsformen des Versiegelungsverfahrens der 3-23 zu sehen.
  • Bei 2402 wird eine Isolierungsstruktur ausgebildet, die eine Speicherregion, eine BCD-Region und eine Logik-Region in einem Halbleitersubstrat abgrenzt. Siehe zum Beispiel 3.
  • Bei 2404 werden eine oder mehrere BCD-Mulden in der BCD-Region des Halbleitersubstrats gebildet. Siehe zum Beispiel 4.
  • Bei 2406 werden eine oder mehrere Logik-Mulden in der Logik-Region des Halbleitersubstrats gebildet. Siehe zum Beispiel 5.
  • Bei 2408 wird eine Versiegelungsschicht so ausgebildet, dass sie die Speicher-, Logik- und BCD-Regionen des Halbleitersubstrats bedeckt. Siehe zum Beispiel 6. In einigen Ausführungsformen ist oder umfasst die Versiegelungsschicht Siliziumnitrid oder ein anderes geeignetes Dielektrikum. Des Weiteren ist in einigen Ausführungsformen die Versiegelungsschicht eine Sperre für Oxidanzien, die anschließend bei 2410 verwendet werden.
  • Bei 2410 wird eine Speicherzellenstruktur auf der Speicherregion des Halbleitersubstrats ausgebildet. Das Bilden der Speicherzellenstruktur umfasst einen thermischen und/oder Oxidationsprozess. Siehe zum Beispiel 7-14.
  • Bei 2412 wird die Versiegelungsschicht von den BCD- und Logik-Regionen entfernt. Siehe zum Beispiel 15. Die Versiegelungsschicht schützt die Logik- und BCD-Mulden von dem thermischen und/oder Oxidationsprozess, der dafür verwendet wird, die Speicherzellenstruktur bei 2410 zu bilden. Zum Beispiel verhindert die Versiegelungsschicht, dass Oxidanzien, die während des thermischen und/oder Oxidationsprozesses bei 2410 verwendet werden, die Logik- und BCD-Mulden oxidieren, wodurch die Tiefen der Logik- und BCD-Mulden reduziert werden, wodurch wiederum die Dotierungsprofile der Logik- und BCD-Mulden verändert werden. Dementsprechend führt die Versiegelungsschicht zu hohen Produktionsausbeuten sowie stabilen und gleichmäßigen Vorrichtungsparametern für Logik- und die BCD-Vorrichtungen auf den Logik- und BCD-Mulden.
  • Bei 2414 werden eine Logik-Struktur und eine BCD-Struktur jeweils auf der einen oder den mehreren Logik-Mulden und der einen oder den mehreren BCD-Mulden gebildet. Siehe zum Beispiel 16-19. In einigen Ausführungsformen wird eine Speicher-Gate-Elektrode (zum Beispiel eine Auswahl-Gate-Elektrode) entlang einer Seitenwand der Speicherstruktur ausgebildet, während die Logik- und BCD-Strukturen gebildet werden.
  • Bei 2416 werden Source/Drain-Regionen für die Speicherstruktur, die Logik-Struktur und die BCD-Struktur gebildet. Siehe zum Beispiel 20-22.
  • Bei 2418 wird eine Back-End-of-Line (BEOL)-Interconnect-Struktur so ausgebildet, dass sie das Halbleitersubstrat, die Speicherstruktur, die Logik-Struktur und die BCD-Struktur bedeckt. Siehe zum Beispiel 23. Die BEOL-Interconnect-Struktur umfasst eine ILD-Schicht sowie Kontakt-Durchkontaktierungen, die sich durch die ILD-Schicht zu den Source/Drain-Regionen erstrecken.
  • Obgleich das Flussdiagramm 2400 von 24 im vorliegenden Text als eine Reihe von Aktionen oder Ereignissen veranschaulicht und beschrieben ist, versteht es sich, dass die veranschaulichte Reihenfolge solcher Aktionen oder Ereignisse nicht in einem einschränkenden Sinne verstanden werden darf. Zum Beispiel können einige Aktionen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Aktionen oder Ereignissen stattfinden als in denen, die im vorliegenden Text veranschaulicht und/oder beschrieben sind. Des Weiteren brauchen nicht alle veranschaulichten Aktionen erforderlich zu sein, um einen oder mehrere Aspekte oder eine oder mehrere Ausführungsformen der Beschreibung im vorliegenden Text zu implementieren, und eine oder mehrere der im vorliegenden Text gezeigten Aktionen kann in einer oder mehreren separaten Aktionen und/oder Phasen ausgeführt werden.
  • In den 25-32 ist eine Reihe von Querschnittsansichten 2500-3200 einiger weiterer Ausführungsformen des Versiegelungsverfahrens der 3-23 gezeigt. Wie im Weiteren zu sehen, wird im Gegensatz zu den Ausführungsformen des Versiegelungsverfahrens der 3-23 die erste Gate-Dielektrikumschicht 120 in den Ausführungsformen des Versiegelungsverfahrens der 25-32 nach der Versiegelungsschicht 118 ausgebildet. Die Ausführungsformen des Versiegelungsverfahrens der 25-32 können zum Beispiel ausgeführt werden, um den IC von 2B zu bilden.
  • Wie durch die Querschnittsansicht 2500 von 25 veranschaulicht, wird eine Isolierungsstruktur 114 in dem Halbleitersubstrat 106 ausgebildet, um eine Speicherregion 106m des Halbleitersubstrats 106, eine BCD-Region 106b des Halbleitersubstrats 106 und eine Logik-Region 106l des Halbleitersubstrats 106 abzugrenzen. Des Weiteren werden eine oder mehrere BCD-Mulden 110b1-110b5 in der BCD-Region 106b des Halbleitersubstrats 106 gebildet, und eine Logik-Mulde 110l wird in der Logik-Region 106l des Halbleitersubstrats 106 ausgebildet. Die Isolierungsstruktur 114, die eine oder die mehreren BCD-Mulden 110b1-110b5 und die Logik-Mulde 110l können zum Beispiel so gebildet werden, wie es mit Bezug auf die 3-5 beschrieben ist.
  • Des Weiteren veranschaulicht die Querschnittsansicht 2500 von 25, wie eine Versiegelungsschicht 118 so ausgebildet wird, dass sie die Speicher-, BCD- und Logik-Regionen 106m, 106b, 106l des Halbleitersubstrats 106 bedeckt. Die Versiegelungsschicht 118 kann zum Beispiel so gebildet werden, wie es mit Bezug auf 6 beschrieben ist. Im Gegensatz zu 6 ist die erste Gate-Dielektrikumschicht 120 von 6 weggelassen.
  • Wie durch die Querschnittsansicht 2600 von 26 veranschaulicht, werden die Versiegelungsschicht 118 und eine untere Kontaktinselschicht 302 strukturiert, um eine erste Vorrichtungsöffnung 702 auf der Speicherregion 106m des Halbleitersubstrats 106 zu bilden. Des Weiteren wird eine Speichermulde 108 in der Speicherregion 106m des Halbleitersubstrats 106 durch die erste Vorrichtungsöffnung 702 ausgebildet. Das Strukturieren und Bilden der Speichermulde 108 kann zum Beispiel so ausgeführt werden, wie es mit Bezug auf die 7 und 8 beschrieben ist.
  • Wie durch die Querschnittsansicht 2700 von 27 veranschaulicht, werden eine Floating-Gate-Dielektrikumschicht 210, eine Floating-Gate-Elektrode 208 und eine Floating-Gate-Hartmaske 206 gebildet, die auf der Speichermulde 108 gestapelt sind. Des Weiteren wird eine dritte Gate-Dielektrikumschicht 1302 so ausgebildet, dass sie die Versiegelungsschicht 118 und die Speichermulde 108 bedeckt. Des Weiteren wird ein Speicher-Seitenwandabstandshalter 218 auf der dritten Gate-Dielektrikumschicht 1302 neben den Seitenwänden der Floating-Gate-Elektrode 208 ausgebildet. Das Bilden kann zum Beispiel so ausgeführt werden, wie es mit Bezug auf die 9-14 beschrieben ist.
  • Wie durch die Querschnittsansicht 2800 von 28 veranschaulicht, werden die dritte Gate-Dielektrikumschicht 1302 (siehe 27), die Versiegelungsschicht 118 (siehe 27) und die untere Kontaktinselschicht 302 (siehe 27) strukturiert, um die dritte Gate-Dielektrikumschicht 1302, die Versiegelungsschicht 118 und die untere Kontaktinselschicht 302 von den Logik- und BCD-Regionen 106l, 106b des Halbleitersubstrats 106 zu entfernen. Das Strukturieren kann zum Beispiel so ausgeführt werden, wie es mit Bezug auf 15 beschrieben ist. Im Gegensatz zu 15 wird die untere Kontaktinselschicht 302 ebenfalls strukturiert.
  • Wie durch die Querschnittsansicht 2900 von 29 veranschaulicht, wird eine erste Gate-Dielektrikumschicht 120 so ausgebildet, dass sie die Speicher-, BCD- und Logik-Regionen 106m, 106b, 106l des Halbleitersubstrats 106 bedeckt. Die erste Gate-Dielektrikumschicht 120 kann zum Beispiel Siliziumoxid, ein oder mehrere andere geeignete Oxide, ein oder mehrere andere geeignete Dielektrika oder jede beliebige Kombination des oben Genannten sein oder umfassen. In einigen Ausführungsformen wird die erste Gate-Dielektrikumschicht 120 durch CVD, PVD, thermische Oxidation, einen oder mehrere andere geeignete Abscheidungsprozesse oder jede beliebige Kombination des oben Genannten gebildet.
  • In einigen Ausführungsformen, in denen die erste Gate-Dielektrikumschicht 120 durch thermische Oxidation ausgebildet wird, entsteht die erste Gate-Dielektrikumschicht 120 schneller auf den BCD- und Logik-Regionen 106b, 106l als auf der Speicherregion 106m, dergestalt, dass die erste Gate-Dielektrikumschicht 120 eine zweite Dicke T2 auf den BCD- und Logik-Regionen 106b, 106l und eine fünfte Dicke T5, die kleiner als die zweite Dicke T2 ist, auf der Speicherregion 106m hat. In einigen Ausführungsformen beträgt die zweite Dicke T2 etwa 6-20 nm, etwa 6-13 nm, etwa 13-20 nm, etwa 2-10 nm oder etwa 16-24 nm. Die erste Gate-Dielektrikumschicht 120 kann zum Beispiel schneller auf den BCD- und Logik-Regionen 106b, 106l entstehen als auf den Speicherregion 106m, was an Unterschieden in den oxidierten Materialien liegt.
  • Wie durch die Querschnittsansicht 3000 von 30 veranschaulicht, wird die erste Gate-Dielektrikumschicht 120 strukturiert, um die erste Gate-Dielektrikumschicht 120 von der Logik-Mulde 110l zu entfernen. Des Weiteren werden eine vierte Gate-Dielektrikumschicht 1702 und eine zweite Gate-Elektrode 1704 gebildet, die die Speicher-, BCD- und Logik-Regionen 106m, 106b, 106l des Halbleitersubstrats 106 bedecken. Das Strukturieren und Bilden kann zum Beispiel so ausgeführt werden, wie es mit Bezug auf die 17 und 18 beschrieben ist.
  • Wie durch die Querschnittsansicht 3100 von 31 veranschaulicht, werden die zweite Gate-Elektrodenschicht 1704 (siehe 30), die vierte Gate-Dielektrikumschicht 1702 (siehe 30), die erste Gate-Dielektrikumschicht 120 (siehe 30) und die erste Auswahl-Gate-Dielektrikumschicht 214 strukturiert. Das Strukturieren bildet eine Logik-Gate-Elektrode 226 und eine Logik-Gate-Dielektrikumschicht 228, die auf der Logik-Mulde 110l gestapelt sind. Des Weiteren bildet das Strukturieren eine BCD-Gate-Elektrode 238 und mehrere BCD-Gate-Dielektrikumschichten 240a, 240b, die auf der einen oder den mehreren BCD-Mulden 110b1-110b5 gestapelt sind. Des Weiteren bildet das Strukturieren eine Auswahl-Gate-Elektrode 216, eine zweite Auswahl-Gate-Dielektrikumschicht 220 und eine dritte Auswahl-Gate-Dielektrikumschicht 244, die aufeinander gestapelt sind und über der ersten Auswahl-Gate-Dielektrikumschicht 214, dem Speicher-Seitenwandabstandshalter 218 und der Floating-Gate-Hartmaske 206 liegen. Das Strukturieren und Bilden kann zum Beispiel so ausgeführt werden, wie es mit Bezug auf 18 beschrieben ist. Im Gegensatz zu 18 bildet das Strukturieren des Weiteren die dritte Auswahl-Gate-Dielektrikumschicht 244, und die dritte BCD-Gate-Dielektrikumschicht 240c von 18 ist weggelassen.
  • Wie durch die Querschnittsansicht 3200 von 32 veranschaulicht, werden die BCD-Gate-Elektrode 238 und die mehreren BCD-Gate-Dielektrikumschichten 240a, 240b weiter strukturiert, und eine Körper-Mulde 234 wird ausgebildet, die über der zweiten BCD-Mulde 110b2 liegt. Des Weiteren werden ein Paar Speicher-Source/Drain-Erweiterungen 202e, eine BCD-Source/Drain-Erweiterung 232e und ein Paar Logik-Source/Drain-Erweiterungen 222e gebildet, die jeweils über der Speichermulde 108, der Körper-Mulde 234 und der Logik-Mulde 110l liegen. Des Weiteren werden Hauptseitenwandabstandshalter 242 ausgebildet, gefolgt von einem Paar Speicher-Source/Drain-Regionen 202, einem Paar BCD-Source/Drain-Regionen 232 und einem Paar Logik-Source/Drain-Regionen 222. Des Weiteren werden eine ILD-Schicht 122 und Kontakt-Durchkontaktierungen 124 ausgebildet. Das Bilden kann zum Beispiel so ausgeführt werden, wie es mit Bezug auf die 19-23 beschrieben ist.
  • In einigen Ausführungsformen stellt die vorliegende Offenbarung Verfahren zum Bilden eines integrierten Schaltkreises bereit, wobei das Verfahren Folgendes enthält: Bereitstellen eines Halbleitersubstrats, das eine erste Vorrichtungsregion und eine zweite Vorrichtungsregion enthält, die durch eine Isolierungsstruktur getrennt sind; Bilden einer dotierten Mulde in der zweiten Vorrichtungsregion; Bilden einer Versiegelungsschicht, die die erste und die zweite Vorrichtungsregion bedeckt und des Weiteren die dotierte Mulde bedeckt; Entfernen der Versiegelungsschicht aus der ersten Vorrichtungsregion, aber nicht von der zweiten Vorrichtungsregion; Bilden einer Speicherzellenstruktur auf der ersten Vorrichtungsregion; nach dem Bilden der Speicherzellenstruktur, Entfernen der Versiegelungsschicht von der zweiten Vorrichtungsregion; und Bilden einer Vorrichtungsstruktur auf der zweiten Vorrichtungsregion. In einigen Ausführungsformen enthält das Bilden der Speicherzellenstruktur das Aussparen einer Oberseite des Halbleitersubstrats an der ersten Vorrichtungsregion, aber nicht an der zweiten Vorrichtungsregion. In einigen Ausführungsformen enthält das Verfahren des Weiteren das Bilden einer Gate-Dielektrikumschicht auf der Isolierungsstruktur, der ersten Vorrichtungsregion und der zweiten Vorrichtungsregion, wobei die Gate-Dielektrikumschicht aus einem anderen Material besteht als die Versiegelungsschicht und nach dem Entfernen der Versiegelungsschicht von der zweiten Vorrichtungsregion ausgebildet wird. In einigen Ausführungsformen enthält das Verfahren das Bilden einer Gate-Dielektrikumschicht auf der Isolierungsstruktur, der ersten Vorrichtungsregion und der zweiten Vorrichtungsregion, wobei die Gate-Dielektrikumschicht aus einem anderen Material besteht als die Versiegelungsschicht und wobei die Versiegelungsschicht so ausgebildet wird, dass sie die Gate-Dielektrikumschicht bedeckt. In einigen Ausführungsformen enthält die Versiegelungsschicht Siliziumnitrid, Siliziumcarbid, Polysilizium oder Siliziumoxynitrid. In einigen Ausführungsformen wird die Speicherzellenstruktur unter Verwendung eines Oxidationsprozesses ausgebildet. In einigen Ausführungsformen enthält das Bilden der Speicherzellenstruktur das Bilden einer Speicher-Gate-Dielektrikumschicht, einer Speicher-Gate-Elektrode, die über der Speicher-Gate-Dielektrikumschicht liegt, und einer Speicher-Gate-Hartmaske, die über der Speicher-Gate-Elektrode liegt, wobei die Speicher-Gate-Dielektrikumschicht durch den Oxidationsprozess ausgebildet wird. In einigen Ausführungsformen enthält das Verfahren des Weiteren das Bilden einer zweiten dotierten Mulde in der ersten Vorrichtungsregion nach dem Entfernen der Versiegelungsschicht aus der ersten Vorrichtungsregion und vor dem Bilden der Speicherzellenstruktur. In einigen Ausführungsformen enthält das Verfahren des Weiteren Folgendes: Abscheiden einer leitfähigen Schicht, die die erste und die zweite Vorrichtungsregion bedeckt und des Weiteren die Speicherzellenstruktur bedeckt; und Strukturieren der leitfähigen Schicht, um eine Vorrichtungs-Gate-Elektrode zu bilden, die über der dotierten Mulde liegt und mindestens teilweise die Vorrichtungsstruktur definiert, und des Weiteren eine Speicher-Gate-Elektrode zu bilden, die an die Speicherzellenstruktur grenzt.
  • In einigen Ausführungsformen bildet die vorliegende Offenbarung einen integrierten Schaltkreis, der Folgendes enthält: ein Halbleitersubstrat, das eine erste Vorrichtungsregion und eine zweite Vorrichtungsregion umfasst; eine Isolierungsstruktur, die sich in eine Oberseite des Halbleitersubstrats erstreckt, wobei die Isolierungsstruktur die erste und die zweite Vorrichtungsregion abgrenzt und trennt; eine Speicherzelle, die über der ersten Vorrichtungsregion liegt; eine MOS-Vorrichtung, die über der zweiten Vorrichtungsregion liegt; und eine Dummy-Struktur, die über der Isolierungsstruktur liegt, wobei die Dummy-Struktur ein Dummy-Versiegelungselement enthält. In einigen Ausführungsformen enthält das Dummy-Versiegelungselement Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Polysilizium. In einigen Ausführungsformen berührt das Dummy-Versiegelungselement direkt die Isolierungsstruktur. In einigen Ausführungsformen enthält die Dummy-Struktur des Weiteren ein Dummy-Dielektrikumelement, wobei das Dummy-Versiegelungselement über dem Dummy-Dielektrikumelement liegt. In einigen Ausführungsformen enthält die Dummy-Struktur ein Paar Dummy-Segmente jeweils auf gegenüberliegenden Seiten der Speicherzelle. In einigen Ausführungsformen hat die Oberseite des Halbleitersubstrats einen ersten Oberseitenabschnitt an der ersten Vorrichtungsregion und hat des Weiteren einen zweiten Oberseitenabschnitt an der zweiten Vorrichtungsregion, wobei der erste Oberseitenabschnitt unter dem zweiten Oberseitenabschnitt ausgespart ist. In einigen Ausführungsformen enthält die Speicherzelle eine Speicher-Gate-Dielektrikumschicht und eine Speicher-Gate-Elektrode, die über der Speicher-Gate-Dielektrikumschicht liegt, wobei der erste Oberseitenabschnitt unter dem zweiten Oberseitenabschnitt um eine Aussparungstiefe ausgespart ist, und wobei eine Dicke der Speicher-Gate-Dielektrikumschicht etwa 1,75-2,25-mal die Aussparungstiefe beträgt.
  • In einigen Ausführungsformen stellt die vorliegende Offenbarung ein weiteres Verfahren zum Bilden eines integrierten Schaltkreises bereit, wobei das Verfahren Folgendes enthält: Bilden einer Isolierungsstruktur in einem Halbleitersubstrat, wobei die Isolierungsstruktur eine Speicherregion des Halbleitersubstrats abgrenzt und des Weiteren eine Randregion des Halbleitersubstrats abgrenzt; Bilden einer dotierten Mulde in der Randregion; Bilden einer Versiegelungsschicht, die die Speicher- und Randregionen bedeckt und des Weiteren die dotierte Mulde bedeckt; Entfernen der Versiegelungsschicht aus der Speicherregion, aber nicht der Randregion; Bilden einer Gate-Dielektrikumschicht auf der Speicherregion durch einen thermischen Oxidationsprozess, wobei der thermische Oxidationsprozess eine Oberseite des Halbleitersubstrats an der Speicherregion ausspart, aber nicht an der Randregion; Bilden einer Speicher-Gate-Elektrode über der Gate-Dielektrikumschicht; nach dem Bilden der Speicher-Gate-Elektrode, Entfernen der Versiegelungsschicht aus der Randregion; und Bilden einer Rand-Gate-Elektrode auf der Randregion bei gleichzeitigem Bilden einer zweiten Speicher-Gate-Elektrode, die an die Speicher-Gate-Elektrode grenzt. In einigen Ausführungsformen enthält das Verfahren des Weiteren Folgendes: Bilden einer zweiten Gate-Dielektrikumschicht, die die Speicher- und Randregionen bedeckt und des Weiteren die dotierte Mulde bedeckt, wobei die Versiegelungsschicht so ausgebildet wird, dass sie die zweite Gate-Dielektrikumschicht bedeckt; und Entfernen der zweiten Gate-Dielektrikumschicht aus der Speicherregion, aber nicht der Randregion, vor dem Bilden der Gate-Dielektrikumschicht. In einigen Ausführungsformen enthält das Verfahren des Weiteren Folgendes: Bilden einer zweiten Gate-Dielektrikumschicht, die die Speicher- und Randregionen bedeckt und des Weiteren die dotierte Mulde bedeckt, wobei das Entfernen der Versiegelungsschicht aus der Randregion vor dem Bilden der zweiten Gate-Dielektrikumschicht ausgeführt wird; und Strukturieren der zweiten Gate-Dielektrikumschicht, um eine Rand-Gate-Dielektrikumschicht auf der Randregion zu bilden, wobei die Rand-Gate-Dielektrikumschicht unter der Rand-Gate-Elektrode liegt. In einigen Ausführungsformen bildet das Strukturieren der zweiten Gate-Dielektrikumschicht des Weiteren eine Speicher-Gate-Dielektrikumschicht auf der Speicherregion, wobei die Speicher-Gate-Dielektrikumschicht unter der zweiten Speicher-Gate-Elektrode liegt.

Claims (19)

  1. Verfahren zum Bilden eines integrierten Schaltkreises, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Halbleitersubstrats (106), das eine erste Vorrichtungsregion (106m) und eine zweite Vorrichtungsregion (106lb, 106b, 106l) umfasst, die durch eine Isolierungsstruktur (114) getrennt sind; Bilden einer dotierten Mulde (110, 110b, 110l) in der zweiten Vorrichtungsregion (106lb, 106b, 106l); Bilden einer Versiegelungsschicht (118), die die erste (106m) und die zweite (106lb, 106b, 106l) Vorrichtungsregion bedeckt und des Weiteren die dotierte Mulde (110, 110b, 110l) bedeckt; Entfernen der Versiegelungsschicht (118) von der ersten Vorrichtungsregion (106m), aber nicht von der zweiten Vorrichtungsregion (106lb, 106b, 106l), sodass die Versiegelungsschicht an einer Grenze zu der ersten Vorrichtungsregion eine Seitenwand aufweist, die der ersten Vorrichtungsregion zugewandt ist; nach dem Entfernen der Versiegelungsschicht (118) von der ersten Vorrichtungsregion (106m), Bilden einer Speicherzellenstruktur (102) auf der ersten Vorrichtungsregion, wobei die Speicherzellenstruktur eine Seitenwand aufweist, die der Versiegelungsschicht zugewandt ist; Abscheiden einer ersten Gate-Dielektrikumschicht (1302), die die Seitenwand der Versiegelungsschicht (118) und die Seitenwand der Speicherzellenstruktur (102) überzieht und die Versiegelungsschicht bedeckt; nach dem Bilden der Speicherzellenstruktur (102), Entfernen der Versiegelungsschicht (118) von der zweiten Vorrichtungsregion (106lb, 106b, 106l), wobei das Entfernen der Versiegelungsschicht von der zweiten Vorrichtungsregion ein Ätzen in die erste Gate-Dielektrikumschicht (1302) und die Versiegelungsschicht umfasst, um die erste Gate-Dielektrikumschicht von der zweiten Vorrichtungsregion, aber nicht von der ersten Vorrichtungsregion (106m), zu entfernen und um die Versiegelungsschicht von der zweiten Vorrichtungsregion zu entfernen, wobei ein Dummy-Versiegelungselement (118d) der Versiegelungsschicht nach Beendigung des Ätzens von der ersten Gate-Dielektrikumschicht bedeckt bleibt; und Bilden einer Vorrichtungsstruktur (104, 104b, 104l) auf der zweiten Vorrichtungsregion (106lb, 106b, 106l).
  2. Verfahren nach Anspruch 1, wobei das Bilden der Speicherzellenstruktur (102) das Aussparen einer Oberseite des Halbleitersubstrats (106) an der ersten Vorrichtungsregion (106m), aber nicht an der zweiten Vorrichtungsregion (106lb, 106b, 106l) umfasst.
  3. Verfahren nach Anspruch 1 oder 2, das des Weiteren Folgendes umfasst: Bilden einer zweiten Gate-Dielektrikumschicht (1702) auf der Isolierungsstruktur (114), der ersten Vorrichtungsregion (106m) und der zweiten Vorrichtungsregion (106lb, 106b, 106l), wobei die zweite Gate-Dielektrikumschicht aus einem anderen Material besteht als die Versiegelungsschicht (118) und nach dem Entfernen der Versiegelungsschicht von der zweiten Vorrichtungsregion ausgebildet wird.
  4. Verfahren nach Anspruch 1 oder 2, das des Weiteren Folgendes umfasst: Bilden einer dritten Gate-Dielektrikumschicht (120) auf der Isolierungsstruktur (114), der ersten Vorrichtungsregion (106m) und der zweiten Vorrichtungsregion (106lb, 106b, 106l), wobei die dritte Gate-Dielektrikumschicht aus einem anderen Material besteht als die Versiegelungsschicht (118) und wobei die Versiegelungsschicht so ausgebildet wird, dass sie die Gate-Dielektrikumschicht bedeckt.
  5. Verfahren nach einem der vorangegangenen Ansprüche, wobei die Versiegelungsschicht (118) Siliziumnitrid, Siliziumcarbid, Polysilizium oder Siliziumoxynitrid umfasst.
  6. Verfahren nach einem der vorangegangenen Ansprüche, wobei die Speicherzellenstruktur (102) unter Verwendung eines Oxidationsprozesses ausgebildet wird.
  7. Verfahren nach Anspruch 6, wobei das Bilden der Speicherzellenstruktur (102) Folgendes umfasst: Bilden einer Speicher-Gate-Dielektrikumschicht (210), einer Speicher-Gate-Elektrode (208), die über der Speicher-Gate-Dielektrikumschicht (210) liegt, und einer Speicher-Gate-Hartmaske (206), die über der Speicher-Gate-Elektrode (208) liegt, wobei die Speicher-Gate-Dielektrikumschicht (210) durch den Oxidationsprozess ausgebildet wird.
  8. Verfahren nach einem der vorangegangenen Ansprüche, das des Weiteren Folgendes umfasst: Bilden einer zweiten dotierten Mulde (108) in der ersten Vorrichtungsregion (106m) nach dem Entfernen der Versiegelungsschicht (118) aus der ersten Vorrichtungsregion und vor dem Bilden der Speicherzellenstruktur (102).
  9. Verfahren nach einem der vorangegangenen Ansprüche, das des Weiteren Folgendes umfasst: Abscheiden einer leitfähigen Schicht (1704), die die erste (106m) und die zweite (106lb, 106b, 106l) Vorrichtungsregion bedeckt und des Weiteren die Speicherzellenstruktur (102) bedeckt; und Strukturieren der leitfähigen Schicht (1704), um eine Vorrichtungs-Gate-Elektrode (226, 238) zu bilden, die über der dotierten Mulde (110, 110b, 110l) liegt und mindestens teilweise eine Vorrichtungsstruktur definiert, und des Weiteren eine Speicher-Gate-Elektrode (216) zu bilden, die an die Speicherzellenstruktur (102) grenzt.
  10. Integrierter Schaltkreis, der Folgendes umfasst: ein Halbleitersubstrat (106), das eine erste Vorrichtungsregion (106m) und eine zweite Vorrichtungsregion (106lb, 106b, 106l) umfasst; eine Isolierungsstruktur (114), die sich in eine Oberseite des Halbleitersubstrats (106) erstreckt, wobei die Isolierungsstruktur die erste und die zweite Vorrichtungsregion abgrenzt und trennt; eine Speicherzelle (102), die über der ersten Vorrichtungsregion liegt; eine MOS-Vorrichtung (104l), die über der zweiten Vorrichtungsregion (106lb, 106b, 106l) liegt und eine Gate-Dielektrikumschicht (228) umfasst; und eine Dummy-Struktur (116), die an einer Grenze der ersten Vorrichtungsregion (106m) über der Isolierungsstruktur (114) liegt und die Isolierungsstruktur direkt berührt, wobei die Dummy-Struktur ein säulenförmiges Profil aufweist und eine Kontaktfläche zwischen der Dummy-Struktur und der Isolierungsstruktur auf gleicher Höhe mit der Gate-Dielektrikumschicht (228) der MOS-Vorrichtung (104l) liegt, und wobei die Dummy-Struktur ein Dummy-Versiegelungselement (118d) umfasst.
  11. Integrierter Schaltkreis nach Anspruch 10, wobei das Dummy-Versiegelungselement (118d) Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Polysilizium umfasst.
  12. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 11, wobei die Dummy-Struktur (116) des Weiteren ein Dummy-Dielektrikumelement (120d) umfasst und wobei das Dummy-Versiegelungselement (118d) über dem Dummy-Dielektrikumelement liegt.
  13. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 12, wobei die Dummy-Struktur (116) ein Paar Dummy-Segmente jeweils auf entgegengesetzten Seiten der Speicherzelle (102) umfasst.
  14. Integrierter Schaltkreis nach einem der Ansprüche 10 bis 13, wobei die Oberseite des Halbleitersubstrats (106) einen ersten Oberseitenabschnitt an der ersten Vorrichtungsregion (106m) hat und des Weiteren einen zweiten Oberseitenabschnitt an der zweiten Vorrichtungsregion (106lb, 106b, 106l) hat, wobei der erste Oberseitenabschnitt unter dem zweiten Oberseitenabschnitt ausgespart ist.
  15. Integrierter Schaltkreis nach Anspruch 14, wobei die Speicherzelle (102) eine Speicher-Gate-Dielektrikumschicht (210) und eine Speicher-Gate-Elektrode (208), die über der Speicher-Gate-Dielektrikumschicht liegt, umfasst, wobei der erste Oberseitenabschnitt unter dem zweiten Oberseitenabschnitt um eine Aussparungstiefe (D) ausgespart ist und wobei eine Dicke der Speicher-Gate-Dielektrikumschicht etwa 1,75-2,25-mal die Aussparungstiefe beträgt.
  16. Verfahren zum Bilden eines integrierten Schaltkreises, wobei das Verfahren Folgendes umfasst: Bilden einer Isolierungsstruktur (114) in einem Halbleitersubstrat (106), wobei die Isolierungsstruktur eine Speicherregion (106m) des Halbleitersubstrats abgrenzt und des Weiteren eine Randregion (106lb, 106b, 106l) des Halbleitersubstrats abgrenzt; Bilden einer dotierten Mulde (110, 110l, 110b) in der Randregion (106lb, 106b, 106l); Bilden einer Versiegelungsschicht (118), die die Speicherregion (106m) und die Randregion (106lb, 106b, 106l) bedeckt und des Weiteren die dotierte Mulde bedeckt; Entfernen der Versiegelungsschicht (118) aus der Speicherregion (106m), aber nicht der Randregion (106lb, 106b, 106l); Bilden einer Gate-Dielektrikumschicht (210) auf der Speicherregion (106m) durch einen thermischen Oxidationsprozess, wobei der thermische Oxidationsprozess eine Oberseite des Halbleitersubstrats (106) an der Speicherregion ausspart, aber nicht an der Randregion (106lb, 106b, 106l); Bilden einer ersten Speicher-Gate-Elektrode (208) über der Gate-Dielektrikumschicht (210); nach dem Bilden der ersten Speicher-Gate-Elektrode (208), Entfernen der Versiegelungsschicht (118) aus der Randregion (106lb, 106b, 106l) während die erste Speicher-Gate-Elektrode durch eine Maske bedeckt ist, wobei ein Dummy-Versiegelungselement (118d) der Versiegelungsschicht zurückbleibt und das Dummy-Versiegelungselement eine freigelegte Seitenwand aufweist, die von der ersten Speicher-Gate-Elektrode wegweist; Abscheiden eines mehrschichtigen Films (1702, 1704), der die Speicherregion (106m), die Randregion (106lb, 106b, 106l) und das Dummy-Versiegelungselement (118d) der Versiegelungsschicht bedeckt und die freigelegte Seitenwand des Dummy-Versiegelungselements überzieht; und Ätzen in den mehrschichtigen Film (1702, 1704), um gleichzeitig eine Rand-Gate-Elektrode (226, 238) auf der Randregion (106lb, 106b, 106l) und eine zweite Speicher-Gate-Elektrode (216), die an die erste Speicher-Gate-Elektrode (208) grenzt, zu bilden.
  17. Verfahren nach Anspruch 16, das des Weiteren Folgendes umfasst: Bilden einer zweiten Gate-Dielektrikumschicht (120), die die Speicher- und Randregionen bedeckt und des Weiteren die dotierte Mulde (110, 110l, 110b) bedeckt, wobei die Versiegelungsschicht (118) so ausgebildet wird, dass sie die zweite Gate-Dielektrikumschicht bedeckt; und Entfernen der zweiten Gate-Dielektrikumschicht (120) aus der Speicherregion (106m), aber nicht der Randregion (106lb, 106b, 106l), vor dem Bilden der Gate-Dielektrikumschicht.
  18. Verfahren nach Anspruch 16, das des Weiteren Folgendes umfasst: Bilden einer zweiten Gate-Dielektrikumschicht (1702), die die Speicher- und Randregionen bedeckt und des Weiteren die dotierte Mulde (110, 110l, 110b) bedeckt, wobei das Entfernen der Versiegelungsschicht (118) aus der Randregion (106lb, 106b, 106l) vor dem Bilden der zweiten Gate-Dielektrikumschicht ausgeführt wird; und Strukturieren der zweiten Gate-Dielektrikumschicht (1702), um eine Rand-Gate-Dielektrikumschicht (228, 240a) auf der Randregion (106lb, 106b, 106l) zu bilden, wobei die Rand-Gate-Dielektrikumschicht unter der Rand-Gate-Elektrode (226, 238) liegt.
  19. Verfahren nach Anspruch 18, wobei das Strukturieren der zweiten Gate-Dielektrikumschicht (1702) des Weiteren eine Speicher-Gate-Dielektrikumschicht (220) auf der Speicherregion (106m) bildet, wobei die Speicher-Gate-Dielektrikumschicht unter der zweiten Speicher-Gate-Elektrode (216) liegt.
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