DE102016123406B4 - Verfahren zur Ausbildung eines integrierten Chips mit gleichmäßigem Tunnel-Dielektrikum einer eingebetteten Flash-Speicherzelle und zugehöriger integrierter Chip - Google Patents

Verfahren zur Ausbildung eines integrierten Chips mit gleichmäßigem Tunnel-Dielektrikum einer eingebetteten Flash-Speicherzelle und zugehöriger integrierter Chip Download PDF

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Abstract

Verfahren zur Ausbildung eines integrierten Chips, wobei das Verfahren folgendes umfasst:Ausbilden einer Ladungsfangs-Dielektrikumsstruktur (114; 1002) über einem Logikbereich (234; 304), einem Steuergate-Bereich (302a), und einem Auswahlgate-Bereich (302b) innerhalb eines Substrats (102);Ausführen eines ersten Ladungsfang-Dielektrikum-Ätzprozesses, um eine Öffnung (1004) in der Ladungsfang-Dielektrikumsstruktur (114; 1002) über dem Logikbereich (234; 304) auszubilden;Ausbilden einer thermischen Gate-Dielektrikumsschicht (240; 1102) innerhalb der Öffnung (1004);Ausführen eines zweiten Ladungsfang-Dielektrikum-Ätzprozesses, um die Ladungsfang-Dielektrikumsstruktur (114; 1002) über dem Auswahlgate-Bereich (302b) zu entfernen; undAusbilden einer Vielzahl von Gate-Elektroden (220) über der thermischen Gate-Dielektrikumsschicht (240; 1102) und der Ladungsfang-Dielektrikumsstruktur (114; 1002); wobei das Substrat (102) eine erste obere Oberfläche unterhalb der thermischen Gate-Dielektrikumsschicht (240; 1102) umfasst, die in Bezug auf eine flache obere Oberfläche des Substrats (102) innerhalb des Steuergate-Bereiches (302a) und des Auswahlgate-Bereiches (302b) vertieft ist.

Description

  • HINTERGRUND
  • Ein eingebetteter Speicher ist ein elektronischer Speicher, der mit Logikvorrichtungen auf einem Die oder einem Chip einer gängigen integrierten Schaltung (IC) integriert ist. Ein eingebetteter Speicher kann den Betrieb der Logikvorrichtungen unterstützen und wird häufig mit VLSI- (very-large-scale integration)-IC-Dies oder Chips verwendet. Die Integration verbessert die Leistung durch das Weglassen von Verbindungsstrukturen zwischen Chips und senkt die Herstellungskosten dadurch, dass der eingebettete Speicher und die Logikvorrichtungen gemeinsame Prozessschritte verwenden.
  • Stand der Technik ist beschrieben in US 2005/0 277 250 A1 , US 6 787 416 B2 , US 2013/0 267 067 A1 , US 2007/0 066 087 A1 , US 2006/0 261 398 A1 , US 2007/0 281 423 A1 , US 2013/0 023 101 A1 .
    Die Erfindung sieht ein Verfahren gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 9 und einen integrierten Chip gemäß Anspruch 14 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass verschiedene Merkmale in Übereinstimmung mit dem üblichen Vorgehen in der Industrie nicht maßstabsgetreu gezeigt sind. Die Abmessungen der verschiedenen Merkmale können tatsächlich zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1A-1C zeigen manche Ausführungsformen eines integrierten Chips, der eine eingebettete Flash-Speicherzelle umfasst.
    • Die 2 zeigt eine Querschnittansicht mancher zusätzlichen Ausführungsformen eines integrierten Chips, der eine eingebettete Flash-Speicherzelle umfasst.
    • Die 3 zeigt eine Querschnittansicht mancher zusätzlichen Ausführungsformen eines integrierten Chips, der eine eingebettete Flash-Speicherzelle umfasst.
    • Die 4A-4B zeigen manche zusätzlichen Ausführungsformen eines integrierten Chips, der eine Anordnung von eingebetteten Flash-Speicherzellen umfasst.
    • Die 5-22 zeigen Querschnittansichten mancher Ausführungsformen eines Verfahrens zur Ausbildung eines integrierten Chips, der eine eingebettete Flash-Speicherzelle umfasst.
    • Die 23 zeigt manche Ausführungsformen eines Verfahrens zur Ausbildung eines integrierten Chips, der eine eingebettete Flash-Speicherzelle umfasst.
    • Die 24 zeigt manche zusätzlichen Ausführungsformen eines Verfahrens zur Ausbildung eines integrierten Chips, der eine eingebettete Flash-Speicherzelle umfasst.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des dargelegten Gegenstandes zu implementieren. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu erleichtern. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden eines ersten Merkmales über oder auf einem zweiten Merkmal kann in der folgenden Beschreibung beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein müssen. Ferner können Bezugszeichen in der vorliegenden Offenbarung in verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und der Klarheit und impliziert an sich keinen Zusammenhang zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe, wie „unten“, „unter“, „tiefer“, „über“, „oberer“ und dergleichen, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung im Betrieb zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtungen können anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Eingebettete Flash-Speicherzellen umfassen häufig eine Ladungsfang-Dielektrikumsstruktur, die zwischen einem Steuergate und einem Substrat angeordnet ist. Die Ladungsfang-Dielektrikumsstruktur kann eine dreischichtige Struktur umfassen, die eine Tunnel-Dielektrikumsschicht, eine Ladungsfangschicht und eine Sperr-Dielektrikumsschicht umfasst. Während der Herstellung einer eingebetteten Flash-Speicherzelle wird die Ladungsfang-Dielektrikumsstruktur auf dem Substrat abgeschieden. Das Steuergate wird dann ausgebildet, und die Ladungsfang-Dielektrikumsstruktur wird danach geätzt, um die Ladungsfang-Dielektrikumsstruktur unter dem Steuergate räumlich zu beschränken. Seiten der Tunnel-Dielektrikumsschicht können während des Ätzens der zusätzlichen Ladungsfangstruktur freigelegt sein. Folglich kann während nachfolgender thermischer Oxidiationsschritte Sauerstoff in Endbereiche der Tunnel-Dielektrikumsschicht hinein diffundieren und verursachen, dass die Endbereiche der Tunnel-Dielektrikumsschicht durch seitlichen Oxidübergriff dicker werden. Ein solches Verdicken der Endbereiche bildet eine Tunnel-Dielektrikumsschicht, die eine ungleichmäßige Dicke aufweist, was sich auf die Leistung der eingebetteten Flash-Speicherzelle negativ auswirken kann (z.B. kann die Größe des Schwellenspannung-Fensters verringert werden).
  • Die vorliegende Offenbarung betrifft ein Verfahren zur Ausbildung einer eingebetteten Flash-Speicherzelle, die eine verbesserte Leistung durch das Bereitstellen einer Tunnel-Dielektrikumsschicht, die eine relativ gleichmäßige Dicke aufweist, bietet, und eine dazugehörende Vorrichtung. Das Verfahren wird durch Ausbildung einer Ladungsfang-Dielektrikumsschicht über einem Logikbereich, einem Steuergate-Bereich, und einem Auswahlgate-Bereich innerhalb eines Substrats ausgeführt. Ein erster Ladungsfang-Dielektrikum-Ätzprozess wird ausgeführt, um eine Öffnung in der Ladungsfang-Dielektrikumsstruktur über dem Logikbereich auszubilden, und eine thermische Gate-Dielektrikumsschicht wird innerhalb der Öffnung ausgebildet. Ein zweiter Ladungsfang-Dielektrikum-Ätzprozess wird ausgeführt, um die Ladungsfang-Dielektrikumsstruktur über dem Auswahlgate-Bereich zu entfernen. Gate-Elektroden werden über der thermischen Gate-Dielektrikumsschicht und der nach dem zweiten Ladungsfang-Dielektrikum-Ätzprozess verbleibenden Ladungsfang-Dielektrikumsschicht ausgebildet. Das Beibehalten der Ladungsfang-Dielektrikumsstruktur während der Ausbildung der thermischen Gate-Dielektrikumsschicht über dem Auswahlgate-Bereich vermeidet den seitlichen Oxidübergriff auf dem Steuergate-Bereich und verbessert die Leistung der eingebetteten Flash-Speicherzelle.
  • 1A-1C zeigen manche Ausführungsformen eines integrierten Chips, der eine eingebettete Flash-Speicherzelle umfasst.
  • Der integrierte Chip umfasst, wie in der Querschnittansicht 100 der 1A gezeigt, eine eingebettete Flash-Speicherzelle, die auf einem Substrat 102 angeordnet ist. Die eingebettete Flash-Speicherzelle umfasst ein Steuergate 104 und ein Auswahlgate 106. Das Steuergate 104 umfasst eine Steuergate-Elektrode 110a, die seitlich zwischen Source-/Drain-Bereichen 108 angeordnet ist und durch eine erste Gate-Dielektrikumsschicht 112a und eine Ladungsfangstruktur 114 von dem Substrat 102 vertikal getrennt ist. Das Auswahlgate 106 umfasst eine Auswahlgate-Elektrode 110b, die seitlich zwischen Source-/Drain-Bereichen 108 angeordnet ist und durch eine zweite Gate-Dielektrikumsschicht 112b von dem Substrat 102 vertikal getrennt ist. Dielektrikum-Abstandhalterstrukturen 116 können in manchen Ausführungsformen auf gegenüberliegenden Seiten des Steuergates 102 und des Auswahlgates 106 angeordnet sein. Eine ILD- (inter-level dielectric)- Dielektrikumsschicht 118 ist über dem Substrat 102 angeordnet.
  • Die Ladungsfang-Dielektrikumsstruktur 114 umfasst eine mehrschichtige Dielektrikumsstruktur, die dazu eingerichtet ist, unterschiedliche Ladungsmengen zu speichern (d.h. zu fangen („trap“)), die jeweils einem Datenzustand entsprechen (z.B. die eine logische „0“ oder eine logische „1“ darstellen). Die Ladungsfang-Dielektrikumsstruktur 114 umfasst eine Tunnel-Dielektrikumsschicht 114a, die auf dem Substrat 102 angeordnet ist, eine Ladungsfang-Dielektrikumsschicht 114b, die auf der Tunnel-Dielektrikumsschicht 114a angeordnet ist, und eine Sperr-Dielektrikumsschicht 114c, die auf der Ladungsfang-Dielektrikumsschicht 114b angeordnet ist. Um die Ladung auszulesen, die in der Ladungsfang-Dielektrikumsstruktur 114 gespeichert ist, wird eine Vorspannung an die Steuergate-Elektrode 110a angelegt. Die gespeicherte Ladung schirmt ein von der Steuergate-Elektrode 110a erzeugtes elektrisches Feld ab, was dazu führt, dass eine Schwellenspannung des Steuergates 104 sich ändert. Deshalb kann die Vorspannung je nach Ladungsmenge, die in der Ladungsfang-Dielektrikumsstruktur 114 gespeichert ist, verursachen, dass ein Kanalbereich, der unter der Steuergate-Elektrode 110a liegt, leitet, wodurch eine logische „0“ oder eine logische „1“ signalisiert wird. Die Ladungsfang-Dielektrikumsstruktur 114, die Steuergate-Elektrode 110a und die Auswahlgate-Elektrode 110b können vorgespannt sein, um der Ladungsfang-Dielektrikumsstruktur 114 Ladungen hinzuzufügen, um heiße Ladungsträgerinjektion zu begünstigen. Die Ladungsfang-Dielektrikumsstruktur 114 und die Steuergate-Elektrode 110a können mit einer hohen Spannung vorgespannt sein, um der Ladungsfang-Dielektrikumsstruktur 114 Ladungen zu entnehmen, um das Fowler-Nordheim-Tunneln (FNT) der Ladungen aus der Ladungsfang-Dielektrikumsstruktur 114 heraus zu begünstigen
  • Die 1B zeigt manche Ausführungsformen einer Draufsicht 120 des integrierten Chips der 1A (1A wird entlang der SchnittlinieSchnittlinie A-A' der 1B gezeigt). Die Steuergate-Elektrode 110a und die Auswahlgate-Elektrode 110b sind, wie in der Draufsicht 120 gezeigt, entlang einer ersten Richtung 124 zwischen den Source-/Drain-Bereichen 108 angeordnet. Die Source-/Drain-Bereiche 108 sind entlang einer zweiten Richtung 126 durch Ioslationsbereiche 122 (z.B. STI- (shallow trench isolation)-Bereiche) voneinander getrennt.
  • Die 1C zeigt manche Ausführungsformen einer Draufsicht 128 des integrierten Chips entlang der zweiten Richtung 126 (entlang der Schnittlinie B-B' der 1B). Die Isolationsbereiche 122 sind, wie in der Draufsicht 128 gezeigt, innerhalb des Substrats 102 auf gegenüberliegenden Seiten der Source-/Drain-Bereiche 108 angeordnet. Das Substrat 102 weist in manchen Ausführungsformen eine obere Oberfläche 102u auf, die zwischen den Isolationsbereichen 122 gekrümmt ist, so dass ein Mittelpunkt der oberen Oberfläche 102u höher als Ränder der oberen Oberfläche 102u liegt. Die Isolationsbereiche 122 können in manchen Ausführungsformen einen vertieften Bereich 130 umfassen, der unter der oberen Oberfläche 102u ausgenommen ist, und einen erhöhten Bereich 132, der sich über die obere Oberfläche 102u erhebt ist, und der von dem Substrat 102durch den vertieften Bereich 130 seitlich getrennt ist.
  • Die Tunnel-Dielektrikumsschicht 114a weist eine relativ gleichmäßige Dicke auf, die mit abnehmendem Abstand von einem Isolationsbereich 122 um ein geringes Maß zunimmt. Die Tunnel-Dielektrikumsschicht 114a weist beispielweise eine erste Dicke t1, eine zweite Dicke t2, die geringer als die erste Dicke t1 ist, und eine dritte Dicke t3 auf, die geringer als die zweite Dicke t2 ist. Die Dicke der Tunnel-Dielektrikumsschicht 114a kann zwischen der ersten Dicke t1 und der dritten Dicke t3 um weniger als ungefähr 25% abnehmen. Die Dicke der Tunnel-Dielektrikumsschicht 114a kann in manchen Ausführungsformen beispielsweise um einen Wert zwischen ungefähr 5% und ungefähr 25% abnehmen.
  • Die Dicken der Tunnel-Dielektrikumsschicht 114a können sich in manchen Ausführungsformen beispielsweise zwischen der ersten Dicke t1 und der dritten Dicke t3 um weniger als ungefähr 5 nm ändern (z.B. können die Dicken der Tunnel-Dielektrikumsschicht 114a von einer ersten Dicke t1 von ungefähr 15 nm bis zu einer dritten Dicke t3 von ungefähr 20 nm zunehmen). Die Dicken der Tunnel-Dielektrikumsschicht 114a können sich in anderen Ausführungsformen zwischen der ersten Dicke t1 und der dritten Dicke t3 um weniger als ungefähr 3 nm ändern.
  • Die relative geringe Zunahme der Dicke der Tunnel-Dielektrikumsschicht 114a verleiht der eingebetteten Flash-Speicherzelle eine relativ geringe Schwankung der Schwellenspannung, wodurch die Leistung und/oder die Zuverlässigkeit der eingebetteten Flash-Speicherzelle verbessert wird.
  • Die 2 zeigt eine Querschnittansicht mancher zusätzlichen Ausführungsformen eines integrierten Chips 200, der eine eingebettete Flash-Speicherzelle umfasst.
  • Der integrierte Chip 200 umfasst einen Speicherbereich 232 und einen Logikbereich 234. Der Speicherbereich 232 umfasst eine eingebettete Flash-Speicherzelle (z.B. eine eingebettete SONOS- (Silizium-Oxid-Nitrid-Oxid-Silizium)-Flash-Speicherzelle), die ein Steuergate 202 und ein Auswahlgate 204 umfasst, die an Stellen zwischen Source-/Drain-Bereichen 206 über einem Substrat 102 angeordnet sind. Die Source-/Drain-Bereiche 206 umfassen hochdotierte Bereiche, die einen ersten Dotierungstyp (z.B. n-Dotierung) aufweisen, die innerhalb einer oberen Oberfläche des Substrats 102 angeordnet sind. In manchen Ausführungsformen ist das Steuergate 202 über einer Steuer-Mulde 208 angeordnet, die einen zweiten Dotierungstyp (z.B. p-Dotierung) aufweist, und das Auswahlgate 204 ist über einer Auswahl-Mulde 210 angeordnet, die den zweiten Dotierungstyp (z.B. p-Dotierung) aufweist. Die Steuer-Mulde 208 und die Auswahl-Mulde 210 können in manchen Ausführungsformen innerhalb einer tiefen Mulde 212 angeordnet sein, die den ersten Dotierungstyp (z.B. n-Dotierung) aufweist. Das Steuergate 202 und das Auswahlgate 204 können in manchen Ausführungsformen einen gemeinsamen Source-/Drain-Bereich 206 haben, der zwischen dem Steuergate 202 und dem Auswahlgate 204 seitlich angeordnet ist.
  • Das Steuergate 202 umfasst eine Steuergate-Elektrode 220a, die durch eine Ladungsfang-Dielektrikumsstruktur 114 von dem Substrat 102 getrennt ist, und eine oder mehrere zusätzliche Gate-Dielektrikumsschichten 216a und/oder 218a. Das Auswahlgate 204 umfasst eine Auswahlgate-Elektrode 220d, die durch eine oder mehrere zusätzliche Gate-Dielektrikumsschichten 216b und/oder 218b von dem Substrat 102 getrennt sind. Die obere Oberfläche der Steuergate-Elektrode 220a liegt in manchen Ausführungsformen höher als die obere Oberfläche der Auswahlgate-Elektrode 220b. Die obere Oberfläche der Steuergate-Elektrode 220a kann beispielsweise von der oberen Oberfläche der Auswahlgate-Elektrode 220b um einen Abstand 221 vertikal versetzt sein.
  • Die Ladungsfang-Dielektrikumsstruktur 114 kann in manchen Ausführungsformen eine ONO-Struktur umfassen. In solchen Ausführungsformen kann die Tunnel-Dielektrikumsschicht 114a ein Oxid umfassen, die Ladungsfang-Dielektrikumsschicht 114b kann ein Nitrid umfassen, und die Blockierungs-Dielektrikumsschicht 114c kann ein Oxid umfassen. Die Ladungsfang-Dielektrikumsstruktur 114 kann in anderen Ausführungsformen eine Oxid-Nanokristall-Oxid- (ONCO)-Struktur umfassen. In solchen Ausführungsformen kann die Tunnel-Dielektrikumsschicht 114a ein Oxid umfassen, die Ladungsfang-Dielektrikumsschicht 114b kann eine Schicht von Kristallnanopunkten (z.B. Siliziumpunkten) umfassen und die Sperr-Dielektrikumsschicht 114c kann ein Oxid umfassen.
  • Der Logikbereich 234 umfasst eine Transistorvorrichtung 236, die eine Logik-Gate-Elektrode 220x umfasst, die durch eine thermische Gate-Dielektrikumsschicht 240 (d. h. eine Gate-Dielektrikumsschicht, die mittels eines thermischen Wachstumsprozesses ausgebildet wird) von einem Logikmuldenbereich 238 innerhalb des Substrats 102 vertikal getrennt ist, und eine oder mehrere zusätzliche Gate-Dielektrikumsschichten 216x und/oder 218x. Die Logik-Gate-Elektrode 220x ist zwischen Source-/Drain-Bereichen 244 innerhalb des Logikmuldenbereiches 238 seitlich angeordnet. Eine obere Oberfläche des Substrats 102 innerhalb des Logikbereiches 234 kann in manchen Ausführungsformen um einen Abstand 242 bezüglich einer im Wesentlichen flachen oberen Oberfläche des Substrats innerhalb des eingebetteten-Speicherbereiches 302 vertikal vertieft sein.
  • Isolationsbereiche 214 können auf gegenüberliegenden Seiten der eingebetteten Flash-Speicherzelle innerhalb des Substrats 102 angeordnet sein. Die Isolationsbereiche 214 können in manchen Ausführungsformen STI- (shallow trench isolation)-Bereiche, DTI- (deep trench isolation)-Bereiche, Implantation-Isolation-Bereiche, Feld-Oxidbereiche, usw. umfassen. Eine Silizid-Schicht 222 kann in manchen Ausführungsformen auf den Source-/Drain-Bereichen 206 und/oder 244 angeordnet sein. Die Silizid-Schicht 222 kann beispielsweise ein Nickelsilizid umfassen.
  • Dielektrische Seitenwandabstandhalter können in manchen Ausführungsformen entlang Seitenwände des Steuergates 202, des Auswahlgates 204 und der Transistorvorrichtung 236 angeordnet sein. Die dielektrischen Seitenwandabstandhalter können in manchen Ausführungsformen erste Seitenwandabstandhalter 224 und zweite Seitenwandabstandhalter 226, die entlang äußerster Seitenwände der ersten Seitenwandabstandhalter 224 angeordnet sind, umfassen. Die ersten Seitenwandabstandhalter 224 und/oder die zweiten Seitenwandabstandhalter 226 können in manchen Ausführungsformen ein Nitrid umfassen. Die ersten Seitenwandabstandhalter 224 und/oder die zweiten Seitenwandabstandhalter 226 können in manchen Ausführungsformen ein high-k-dielektrisches Material umfassen, beispielsweise Hafniumoxid, Hafnium-Siliziumoxid, Hafnium-Aluminiumoxid, Hafnium-Tantaloxid, Zirkoniumsilikat oder Zirkoniumoxid.
  • Eine ILD- (inter-level dielectric)-Schicht 228 ist über dem Substrat 102 angeordnet. Die ILD-Schicht 228 kann in manchen Ausführungsformen beispielsweise Phosphor-Silikat-Glas (PSG) umfassen. Leitfähige Kontaktierungen 230 erstrecken sich vertikal durch die ILD-Schicht 228 bis zu einem oder bis zu mehreren der Source-/Drain-Bereiche 206 und 244 und/oder bis zu einem oder bis zu mehreren der Gate-Elektroden 220a, 220b und/oder 220x. Die leitfähigen Kontaktierungen 230 können Wolfram, Kupfer, Aluminium-Kupfer oder irgendein anderes leitfähiges Material umfassen.
  • Die 3 zeigt eine Querschnittansicht mancher zusätzlicher Ausführungsformen eines integrierten Chips 300, der eine eingebettete Flash-Speicherzelle umfasst.
  • Der integrierte Chip 300 umfasst einen Einbettung-Speicherbereich 302 und einen oder mehrere Logikbereiche 304a bis 304c. Der Einbettung-Speicherbereich 302 umfasst eine eingebettete Speichervorrichtung, die einen Steuergate-Bereich 302a und einen Auswahlgate-Bereich 302b umfasst. Der Steuergate-Bereich 302a umfasst ein Steuergate 202, das eine Steuergate-Elektrode 220a umfasst, die durch eine Ladungsfang-Dielektrikumsstruktur 114 von einem Substrat 102 getrennt ist, eine Dual-Gate-Dielektrikumsschicht 216a, und eine Single-Gate-Dielektrikumsschicht 218a. Der Auswahlgate-Bereich 302b umfasst ein Auswahlgate 204, das eine Auswahlgate-Elektrode 220b umfasst, die durch eine Dual-Gate-Dielektrikumsschicht 216b und eine Single-Gate-Dielektrikumsschicht 218b von dem Substrat 102 getrennt ist. Source-/Drain-Bereiche 206 sind in einer oberen Oberfläche des Substrats 102 auf gegenüberliegenden Seiten des Steuergates 202 und des Auswahlgates 204 angeordnet.
  • Der eine oder die mehreren Logikbereiche 304a-304c können in manchen Ausführungsformen folgendes umfassen: einen Single-Gate-Dielektrikum-Bereich 304a, der einen oder mehrere Single-Gate-Dielektrikum-Transistoren 306 umfasst, einen Dual-Gate-Dielektrikum-Bereich 304b, der einen oder mehrere Dual-Gate-Dielektrikum-Transistoren 312 umfasst, und/oder einen Hochspannung-Bereich 304c, der einen oder mehrere Hochspannung-Transistoren 316 umfasst. Der eine oder die mehren Logikbereiche 304a-304c sind in manchen Ausführungsformen durch Isolationsbereiche 214 voneinander seitlich getrennt. Es ist ersichtlich, dass obwohl der Einbettung-Speicherbereich 302 und der eine oder die mehreren Logikbereiche 304a-30c so gezeigt werden, als ob sie seitlich angrenzend aneinander wären, der Einbettung-Speicherbereich 302 und der eine oder die mehreren Logikbereiche 304a-304c in manchen Ausführungsformen innerhalb unterschiedlicher Teile eines integrierten Chips angeordnet sein können.
  • Der Single-Gate-Dielektrikum-Transistor 306 umfasst eine Single-Gate-Dielektrikum-Elektrode 220c, die durch eine Single-Gate-Dielektrikumsschicht 218c, die eine erste Dicke aufweist, von dem Substrat 102 vertikal getrennt ist. Die Single-Gate-Dielektrikum-Elektrode 220c ist in manchen Ausführungsformen von einer Single-Gate-Mulde 308, die innerhalb des Substrats 102 angeordnet ist und den zweiten Dotierungstyp aufweist, vertikal getrennt.
  • Der Dual-Gate-Dielektrikum-Transistor 312 umfasst eine Dual-Gate-Dielektrikum-Elektrode 220d, die durch eine Single-Gate-Dielektrikumsschicht 218d und durch eine Dual-Gate-Dielektrikumsschicht 216d von dem Substrat 102 vertikal getrennt ist. Die Dual-Gate-Dielektrikum-Elektrode 220d ist in manchen Ausführungsformen von einer Dual-Gate-Mulde 314 vertikal getrennt, die innerhalb des Substrats 102 angeordnet ist und die den zweiten Dotierungstyp aufweist. Die Single-Gate-Dielektrikumsschicht 218d und eine Dual-Gate-Dielektrikumsschicht 216d weisen insgesamt eine zweite Dicke auf, die dazu konfiguriert ist, dem Dual-Gate-Dielektrikum-Transistor 312 mit einer Durchbruchspannung zu versehen, die höher als jene des Single-Gate-Dielektrikum-Transistor 306 ist.
  • Der Hochspannung-Transistor 316 umfasst eine Hochspannungsgate-Elektrode 220e, die durch eine Single-Gate-Dielektrikumsschicht 218e, Dual-Gate-Dielektrikumsschicht 216e und eine Hochspannungsgate-Dielektrikumsschicht 218 von dem Substrat 102 vertikal getrennt ist. Die Hochspannungsgate-Elektrode 220e ist in manchen Ausführungsformen von einer Hochspannung-Mulde 320, die innerhalb des Substrats 102 angeordnet ist und den zweiten Dotierungstyp aufweist, vertikal getrennt. Die Single-Gate-Dielektrikumsschicht 218e, die Dual-Gate-Dielektrikumsschicht 216e und die Hochspannungsgate-Dielektrikumsschicht 318 weisen insgesamt eine dritte Dicke auf, die dazu konfiguriert ist, den Hochspannungstransistor 316 mit einer Durchbruchspannung zu versehen, die höher als jene des Dual-Gate-Dielektrikum-Transistors 312 ist.
  • Eine obere Oberfläche des Substrats 102 innerhalb des Hochspannung-Bereiches 304c kann in manchen Ausführungsformen innerhalb des Einbettung-Speicherbereiches 302 in Bezug auf eine im Wesentlichen flache obere Oberfläche des Substrats 102 um einen Abstand 322 vertikal vertieft sein. Die obere Oberfläche des Substrats 102 innerhalb des Hochspannung-Bereiches 304c kann in manchen Ausführungsformen innerhalb des Single-Gate-Dielektrikum-Bereiches 304a und des Dual-Gate-Dielektrikum-Bereiches 304b ebenfalls in Bezug auf obere Oberflächen des Substrats 102 vertikal vertieft sein. Die oberen Oberflächen des Substrats 102 innerhalb des Single-Gate-Dielektrikum-Bereiches 304a und des Dual-Gate-Dielektrikum-Bereiches 304b können in manchen Ausführungsformen im Wesentlichen auf gleicher Ebene wie die obere Oberfläche des Substrats 102 innerhalb des Einbettung-Speicherbereiches 302 liegen.
  • Source-/Drain-Bereiche 310 sind innerhalb der Single-Gate-Mulde 308, der Dual-Gate-Mulde 314 und der Hochspannung-Mulde 320 angeordnet. Die Source-/Drain-Bereiche 310 können in manchen Ausführungsformen eine zweite Tiefe d2 aufweisen, die größer als eine erste Tiefe d1 der Source-/Drain-Bereiche 310 innerhalb des Einbettung-Speicherbereiches 302 ist. Die Steuergate-Elektrode 220a und die Auswahlgate-Elektrode 220b können in manchen Ausführungsformen ein erstes Material umfassen, während die Single-Gate-Dielektrikum-Elektrode 220c, die Dual-Gate-Dielektrikum-Elektrode 220d und die Hochspannungsgate-Elektrode 220e ein unterschiedliches zweites Material umfassen können. In manchen Ausführungsformen ist das erste Material Silizium, und das zweite Material ist ein Metall (z.B. Titanium, Tantal, Wolfram, Kupfer, Aluminium Kupfer oder Aluminium, usw.).
  • Die 4A-4B zeigen manche Ausführungsformen eines integrierten Chips, der eine Anordnung von eingebetteten Flash-Speicherzellen umfasst.
  • Die 4A zeigt eine Querschnittansicht 400 eines integrierten Chips, der eine Anordnung von eingebetteten Flash-Speicherzellen umfasst. Die 4B zeigt eine Draufsicht 410 des integrierten Chips der 4A. Der integrierte Chip umfasst, wie in der Querschnittansicht 400 gezeigt, einen Speicherbereich 402, der innerhalb eines Substrats 102 an einer Stelle angeordnet ist, die von einem Logikbereich 408 seitlich getrennt ist. Der Speicherbereich 402 umfasst eine Vielzahl von Speicherzellen 404a-404b, die in einer Anordnung angeordnet sind und jeweils ein Steuergate 202 und ein Auswahlgate 204 umfassen. Die Steuergates 202 können in manchen Ausführungsformen unmittelbar nebeneinander angeordnet sein. Die Steuergates 202 und die Auswahlgates 204 können in manchen Ausführungsformen einen dazwischenliegenden Source-/Drain-Bereich 206 gemeinsam haben.
  • Der Logikbereich 408 umfasst eine oder mehrere Transistorvorrichtungen 236 (z.B. Single-Gate-Dielektrikum-Transistoren, Dual-Gate-Dielektrikum-Transistoren, Hochspannung-Transistoren, usw.). Der Logikbereich 408 kann in manchen Ausführungsformen durch einen Bereich 406, der ein oder mehrere Auswahlgates 204 umfasst, die nicht als Speicherzellen betrieben werden, von den Speicherzellen 404a-404b seitlich getrennt sein. Der Dummy-Bereich 406 kann in manchen Ausführungsformen innerhalb der Anordnungsstruktur des Speicherbereiches 402 angeordnet sein.
  • Die 5-22 zeigen eine Reihe von Querschnittansichten 500-2200 mancher Ausführungsformen eines Verfahrens zur Herstellung eines integrierten Chips, der eine eingebettete Flash-Speicherzelle umfasst. Obwohl die Querschnittansichten, die in den 5-22 gezeigt werden, in Bezug auf ein Verfahren zur Ausbildung einer eingebetteten Flash-Speicherzelle beschrieben werden, ist es ersichtlich, dass die Strukturen, die in den Figuren gezeigt werden, nicht auf das Ausbildungsverfahren beschränkt sind, sondern vielmehr unabhängig von dem Verfahren einzeln betrachtet werden können.
  • Eine tiefe Mulde 212 wird, wie in der Querschnittansicht 500 der 5 gezeigt, innerhalb des Substrats 102 ausgebildet. Das Substrat 102 kann eine beliebige Sorte eines Halbleiterkörpers (z.B. Silizium, SiGe, SOI, usw.) sein, beispielsweise ein Halbleiterwafer und/oder ein oder mehrere Chips auf einem Wafer, sowie jede andere Halbleitersorte und/oder Epitaxieschichten, die dazu gehören. Die tiefe Mulde 212 kann in manchen Ausführungsformen durch selektives Implantieren eines Dotierungsmittels 502 in das Substrat 102 ausgebildet werden (z.B. eine n-dotierte Mulde kann durch Implantieren eines n-Dotierungsmittels in ein p-dotiertes Substrat innerhalb des Substrats ausgebildet werden, um einen PMOS aktiven Bereich auszubilden), wobei das Dotierungsmittel einen ersten Dotierungstyp aufweist und das Substrat 102 einen zweiten Dotierungstyp aufweist. Das Dotierungsmittel 502 kann in manchen Ausführungsformen gemäß einer ersten Maskenschicht 504 in das Substrat 102 selektiv implantiert werden. Die erste Maskenschicht 504 kann in manchen Ausführungsformen eine strukturierte Fotolackschicht umfassen.
  • Eine Vielzahl von Isolationsbereichen 214 werden, wie in der Querschnittansicht 600 der 6 gezeigt, innerhalb einer oberen Seite des Substrats 102 ausgebildet. Die Vielzahl von Isolationsbereichen 214 kann in manchen Ausführungsformen durch selektives Ätzen des Substrats 102, um Gräben auszubilden, und durch anschließendes Ausfüllen der Gräben mit einem dielektrischen Material (z.B. einem Oxid) ausgebildet werden.
  • Eine oder mehrere Mulden 308, 210, 314, und/oder 320 werden, wie in der Querschnittansicht 700 der 7 gezeigt, innerhalb des Substrats 102 ausgebildet. Die eine oder die mehreren Mulden können eine Auswahl-Mulde 210, eine Single-Gate-Mulde 308, eine Dual-Gate-Mulde 314 und eine Hochspannung-Mulde 320 umfassen. Die eine oder die mehreren Mulden 308, 210, 314 und/oder 320 können durch selektives Implantieren in das Substrat 102 von einem oder von mehreren Dotierungsmitteln 702, die den ersten Dotierungstyp aufweisen (unter Verwendung von einem oder von mehreren getrennten Implantationsprozessen) ausgebildet werden. Das eine oder die mehr Dotierungsmittel 702 können in manchen Ausführungsformen durch selektives Implantieren gemäß einer zweiten Maskenschicht 704 (z.B. einer Fotolackschicht)in das Substrat 102 selektiv implantiert werden. Eine Opfer-Dielektrikumsschicht 706 kann in manchen Ausführungsformen vor den Implantationen über dem Substrat 102 ausgebildet werden, um eine Tiefe der Implantationen zu regulieren.
  • Eine Steuer-Mulde 208 wird, wie in der Querschnittansicht 800 der 8 gezeigt, innerhalb des Substrats 102 ausgebildet. Die Steuer-Mulde 208 kann durch selektives Implantieren in das Substrat 102 von einem oder von mehreren Dotierungsmitteln 802 gemäß einer dritten Maskenschicht 804 (z.B. einer Fotolackschicht) ausgebildet werden. Die Steuer-Mulde 208 und die Auswahl-Mulde 210 können in manchen Ausführungsformen das gleiche Dotierungsmittel umfassen und unterschiedliche Dotierungskonzentrationen aufweisen.
  • Eine Ladungsfang-Dielektrikumsstruktur 902 wird, wie in der Querschnittansicht 900 der 9 gezeigt, über dem Substrat 102 ausgebildet. Die Ladungsfang-Dielektrikumsstruktur 902 umfasst in manchen Ausführungsformen eine Tunnel-Dielektrikumsschicht 902a, eine Ladungsfang-Schicht 902b, die über der Tunnel-Dielektrikumsschicht 902a ausgebildet ist, und eine Sperr-Dielektrikumsschicht 902c, die über der Ladungsfang-Schicht 902b ausgebildet ist. Die Tunnel-Dielektrikumsschicht 902a und die Sperr-Dielektrikumsschicht 902c können ein Oxid (z.B. Siliziumdioxid) umfassen, und die Ladungsfang-Schicht 902b kann ein Nitrit oder Nanokristalle (z.B. Quantenpunkten) umfassen. Die Tunnel-Dielektrikumsschicht 902a kann durch einen thermischen Wachstumsprozess oder durch einen Abscheidungsprozess (z.B. chemische Gasphasenabscheidung (CVD) (chemical vapor deposition), physische Gasphasenabscheidung (PVD) (physical vapor deposition) und/oder Atomlagenabscheidung (ALD) (atomic layer deposition)) ausgebildet werden, während die Ladungsfang-Schicht 902b und die Sperr-Dielektrikumsschicht 902c durch Abscheidungsprozesse (z.B. CVD, PVD und/oder ALD) ausgebildet werden können.
  • Die Opfer-Dielektrikumsschicht 706 kann (wie in der 8 gezeigt) in manchen Ausführungsformen vor der Ausbildung der Ladungsfang-Dielektrikumsstruktur 902 über der Steuer-Mulde 208 entfernt werden und in Bereichen außerhalb der Steuer-Mulde 208 beibehalten werden (z.B. so dass die Ladungsfang-Dielektrikumsstruktur 902 über der Steuer-Mulde 208 und über der Opfer-Dielektrikumsschicht 706 in Bereichen außerhalb der Steuer-Mulde 208 ausgebildet ist).
  • Ein erster Ladungsfang-Dielektrikum-Ätzprozess wird ausgeführt, wie in der Querschnittansicht 1000 der 10 gezeigt, um eine Öffnung 1004 in der Ladungsfang-Dielektrikumsstruktur 1002 auszubilden. Die Öffnung 1004 liegt über der Hochspannung-Mulde 320. Der erste Ladungsfang-Dielektrikum-Ätzprozess kann in manchen Ausführungsformen dadurch ausgeführt werden, dass die Ladungsfang-Dielektrikumsstruktur 1002 einem oder mehreren Ätzmitteln 1006 gemäß einer vierten Maskenschicht 1008 selektiv ausgesetzt wird.
  • Eine Hochspannungsgate-Dielektrikumsschicht 1102 wird, wie in der Querschnittansicht 1100 der 11 A gezeigt, über der Hochspannung-Mulde 320 innerhalb des Substrats 102 ausgebildet. Die Eine Hochspannung-Gate-Dielektrikumsschicht 1102 wird in manchen Ausführungsformen durch einen thermischen Wachstumsprozess ausgebildet. Die Ladungsfang-Dielektrikumsstruktur 1002 blockiert (d.h. mildert) den thermischen Wachstumsprozess innerhalb eines Einbettung-Speicherbereiches 302, der die Steuer-Mulde 208 und die Auswahl-Mulde 210 umfasst. Die Blockierung des thermischen Wachstumsprozesses innerhalb des Einbettung-Speicherbereiches 302 führt zu vertikal versetzten Oberflächen zwischen der Hochspannung-Mulde 320 und dem Einbettung-Speicherbereich 302, da ein Teil des Substrats 102 während des thermischen Wachstumsprozesses über der Hochspannung-Mulde 320 konsumiert wird. Das Substrat 102 kann beispielsweise eine obere Oberfläche umfassen, die über der Hochspannung-Mulde 320 liegt, die bezüglich einer im Wesentlichen flachen oberen Oberfläche innerhalb des Einbettung-Speicherbereiches 302 um einen Abstand 1104 vertieft ist. Der thermische Wachstumsprozess kann in manchen Ausführungsformen einen nassen thermischen Wachstumsprozess oder einen trockenen thermischen Wachstumsprozess umfassen.
  • Da die Ladungsfang-Dielektrikumsstruktur 1002 den thermischen Wachstumsprozess innerhalb des Einbettung-Speicherbereiches 302 (z.B. über der Auswahlgate-Mulde 210) blockiert werden ferner thermischer Oxidübergriff und oxidationverstärkte Diffusion auf der Tunnel-Dielektrikumsschicht 1002a innerhalb des Einbettung-Speicherbereiches 302 reduziert, welches dazu führt, dass die Tunnel-Dielektrikumsschicht eine relativ gleichmäßige Dicke aufweist.
  • Die 11C zeigt beispielsweise eine Draufschicht 1110 des integrierten Chips des Speicherbereiches 302, der in der Querschnittansicht 1100 gezeigt ist (11A wird entlang der Schnittlinie A-A der 11 C gezeigt, die sich entlang der ersten Richtung 1109 erstreckt). Die 11B zeigt eine Querschnittansicht 1108 des integrierten Chips entlang einer zweiten Richtung 1111 (entlang der Schnittlinie B-B der 11C). Die Tunnel-Dielektrikumsschicht 1002a weist, wie in der Querschnittansicht 1108 und dem Diagramm 1112 der 11D gezeigt, eine Dicke auf, die entlang der zweiten Richtung 1111 mit zunehmendem Abstand von einem Isolationsbereich 122 abnimmt. Die Dicken der Tunnel-Dielektrikumsschicht 114a können sich zwischen der ersten Dicke t1 und der dritten dicke t3 um weniger als 25% ändern.
  • Das Ergebnis der Reduzierung des Oxidübergriffs auf der Tunnel-Dielektrikumsschicht 1002a führt ebenfalls dazu, dass die Ladungsfang-Dielektrikumsstruktur 1002, wie in der Querschnittansicht 1100 gezeigt, entlang der ersten Richtung 1109 im Wesentlichen flach ist. Die Ecken sind auf einem Abstand 1106 erhöht, der innerhalb eines Bereiches zwischen ungefähr 20% und ungefähr 50% der Höhe der Ladungsfang-Dielektrikumsstruktur 1002 an deren Mittelpunkt liegt, während die Ladungsfang-Dielektrikumsstruktur 1002 beispielsweise höhere äußere Ecken umfassen kann (im Gegensatz zu Single-Step-Ladungsfang-Dielektrikum-Ätzprozessen, die zu gespitzten Ecken führen, die in einem Bereich zwischen ungefähr 100% und ungefähr 200% der Höhe an dem Mittelpunkt der Ladungsfang-Dielektrikumsstruktur 1002 erhöht sind).
  • Ein zweiter Ladungsfang-Dielektrikum-Ätzprozess wird ausgeführt, wie in der Querschnittansicht 1200 der 12 gezeigt, um die Ladungsfang-Dielektrikumsstruktur 114 in Bereichen außerhalb der Steuer-Mulde 208 zu entfernen. Der zweite Ladungsfang-Dielektrikum-Ätzprozess kann in manchen Ausführungsformen dadurch ausgeführt werden, dass die Ladungsfang-Dielektrikumsstruktur 1206 einem oder mehreren Ätzmitteln 1202 gemäß einer fünften Maskenschicht 1204 (z.B. Einer Fotolackschicht) selektiv ausgesetzt wird, wobei die Maskenschicht 1204 die Ladungsfang-Dielektrikumsstruktur 114 über der Steuer-Mulde 208 und die Hochspannungsgate-Dielektrikumsschicht 1102 über der Hochspannung-Mulde 320 bedeckt.
  • Eine Dual-Gate-Dielektrikumsschicht 1302 wird, wie in der Querschnittansicht 1300 der 13 gezeigt, über dem Substrat 102 ausgebildet. Die Dual-Gate-Dielektrikumsschicht 1302 kann ein Oxid (z.B. Siliziumdioxid) umfassen. Die Dual-Gate-Dielektrikumsschicht 1302 kann in manchen Ausführungsformen durch einen Abscheidungsprozess (z.B. einen CVD-(chemical vapor deposition)-Prozess, einen PE-CVD- (plasma-enhanced chemical vapor deposition)-Prozess, einen PVD- (physical vapor deposition)-Prozess oder einen ALD- (Atomic layer deposition)-Prozess) ausgebildet werden. Die Dual-Gate-Dielektrikumsschicht 1302 wird nach der Ausbildung über der Single-Gate-Mulde 308 entfernt. Die Dual-Gate-Dielektrikumsschicht 1302 kann in manchen Ausführungsformen über der Single-Gate-Mulde 308 dadurch entfernt werden, dass die Dual-Gate-Dielektrikumsschicht 1302 einem oder mehreren Ätzmitteln 1304 gemäß einer sechsten Maskenschicht 1306 selektiv ausgesetzt wird, wobei die Maskenschicht 1306 eine Öffnung aufweist, die über der Single-Gate-Mulde 308 liegt.
  • Eine Single-Gate-Dielektrikumsschicht 1402 wird, wie in der Querschnittansicht 1400 der 14 gezeigt, über dem Substrat 102 ausgebildet. Die Single-Gate-Dielektrikumsschicht 1402 kann ein Oxid (z.B. Siliziumdioxid) umfassen. Die Single-Gate-Dielektrikumsschicht 1402 kann in manchen Ausführungsformen durch einen Abscheidungsprozess (z.B. einen CVD- (chemical vapor deposition)-Prozess, einen PE-CVD-(plasma-enhanced chemical vapor deposition)-Prozess, einen PVD- (physical vapor deposition)-Prozess oder einen ALD- (Atomic layer deposition)-Prozess) ausgebildet werden.
  • Eine Vielzahl von Gate-Elektroden 220a-220e wird, wie in der Querschnittansicht 1500 der 15 gezeigt, über der Single-Gate-Dielektrikumsschicht 1402 ausgebildet. Die Vielzahl von Gate Elektroden 220a-220e kann durch Abscheidung einer leitfähigen Schicht über der Single-Gate-Dielektrikumsschicht 1402 mittels eines chemischen Gasphasenabscheidungsprozesses (z.B. CVD (chemical vapor deposition), PVD (physical vapor deposition) oder ALD (atomic layer deposition)) ausgebildet werden. Die leitfähige Schicht kann in manchen Ausführungsformen dotiertes Polysilizium oder ein anderes leitfähiges Material umfassen. Die leitfähige Schicht kann darauffolgend geätzt werden, um eine Steuergate-Elektrode 220a, eine Auswahlgate-Elektrode 220b, eine Single-Gate-Dielektrikum-Elektrode 220c, eine Dual-Gate-Dielektrikum-Elektrode 220d und eine Hochspannungsgate-Elektrode 220e auszubilden.
  • Die Single-Gate-Dielektrikumsschicht und die Dual-Gate-Dielektrikumsschicht 1600 der 16 dadurch geätzt, dass die Single-Gate-Dielektrikumsschicht und die Dual-Gate-Dielektrikumsschicht unter Verwendung einer Vielzahl von Gate-Elektroden 220a-220e als Maske einem oder mehreren Ätzmitteln 1602 ausgesetzt werden. Der Ätzprozess beschränkt die Single-Gate-Dielektrikumsschicht und die Dual-Gate-Dielektrikumsschicht räumlich unter der Steuergate-Elektrode 220a, der Auswahl-Elektrode 220b, der Dual-Gate-Dielektrikum-Elektrode 220d und der Hochspannungsgate-Elektrode 220e. Der Ätzprozess beschränkt ebenfalls die Single-Gate-Dielektrikumsschicht unter der Single-Gate-Mulde-Dielektrikum-Elektrode 220c räumlich.
  • Ein erster Source-/Drain-Implantationsprozess wird, wie in der Querschnittansicht 1700 der 17 gezeigt, zur Ausbildung von Source-/Drain-Bereichen 310 innerhalb der Single-Gate-Mulde 308, der Dual-Gate-Mulde 314, und der Hochspannung-Mulde 320 ausgeführt. Der erste Source-/Drain-Implantationsprozess kann in manchen Ausführungsformen durch selektives implantieren eines Ätzmittels 1702 in das Substrat 102 gemäß einer Maske ausgeführt werden, wobei die Maske die Single-Gate-Mulde-Dielektrikum-Elektrode 220c, die Dual-Gate-Dielektrikumsschicht-Elektrode 220d, die Hochspannungsgate-Elektrode 220e und eine siebte Maskenschicht 1704 umfasst.
  • Ein oder mehrere Seitenwandabstandshalter 224-226 werden, wie in der Querschnittansicht 1800 der 18 gezeigt, auf gegenüberliegenden Seiten der Vielzahl von Gate-Elektroden 220a-220e ausgebildet. Der eine oder die mehreren Seitenwandabstandshalter 222-224 können in manchen Ausführungsformen erste Seitenwandabstandshalter 224 und zweiter Seitenwandabstandshalter 226 umfassen. Die ersten Seitenwandabstandshalter 224 und die zweiten Seitenwandabstandshalter 226 können jeweils dadurch ausgebildet werden, dass ein nitrit- oder oxidbasiertes Material auf das Substrat 102 abgeschieden wird, und dass das nitrit- oder oxidbasiertes Material selektiv geätzt wird, um den ersten Seitenwandabstandshalter 224 und den zweiten Seitenwandabstandshalter 226 auszubilden.
  • Die Ladungsfang-Dielektrikumsstruktur 114 wird selektiv geätzt, wie in der Querschnittansicht 1900 der 19 gezeigt, indem die Ladungsfang-Dielektrikumsstruktur 114 unter Verwendung der Steuergate-Elektrode 220a, des eines oder der mehreren Seitenwandabstandshalter 224-226, welche die Steuergate-Elektrode 220a umgeben, und einer achten Maskenschicht 1904 als Maske einem oder mehreren Ätzmitteln 1902 ausgesetzt wird. Der Ätzprozess beschränkt die Ladungsfang-Dielektrikumsstruktur 114 räumlich unterhalb der Steuergate-Elektrode 220a und des einen oder der mehreren Seitenwandabstandshalter 224-226, die die Steuergate-Elektrode 220a umgeben.
  • Ein zweiter Source-/Drain-Implantationsprozess wird ausgeführt, wie in der Querschnittansicht 2000 der 20 gezeigt, um die Source-/Drain-Bereiche 206 innerhalb der Steuer-Mulde 208 und der Auswahl-Mulde 210 auszubilden. Der zweite Source-/Drain-Implantationsprozess kann in manchen Ausführungsformen durch selektives Ätzen eines Ätzmittels 2002 in das Substrat 102 gemäß der Steuergate-Elektrode 220a, der Auswahlgate-Elektrode 220b, den Seitenwandabstandshaltern 224-226, die die Steuergate-Elektrode 220a und die Auswahlgate-Elektrode 220b umgeben, und gemäß einer siebten Maskenschicht 204 ausgeführt werden. Der zweite Source-/Drain-Implantationsprozess kann in manchen Ausführungsformen Source-/Drain-Bereiche 206 ausbilden, die geringmäßig dotierte Source-/Drain-Bereiche umfassen, die eine flachere Tiefe und eine geringere Dotierungskonzentration als die Source-/Drain-Bereiche 310 innerhalb der Single-Gate-Mulde 208, der Dual-Gate-Mulde 314 und der Hochspannung-Mulde 320 aufweisen.
  • Die Hochspannung-Dielektrikumsschicht 318 wird selektiv geätzt, wie in der Querschnittansicht 2100 der 21 gezeigt, indem die Hochspannungsgate-Dielektrikumsschicht 318 unter Verwendung der Hochspannung Gate Elektrode 220e, der Seitenwandabstandshalter 224-226, die die Hochspannung Gate Elektrode 220e umgeben, und einer neunten Maskenschicht 2104 als Maske einem oder mehreren Ätzmitteln 2102 ausgesetzt wird. Der Ätzprozess beschränkt die Hochspannungsgate-Dielektrikumsschicht 318 räumlich unterhalb der Hochspannungsgate-Elektrode 220e und der Seitenwandabstandshalter 224-226, die die Hochspannung Gate Elektrode 220e umgeben.
  • Eine ILD-Schicht 228 wird, wie in der Querschnittansicht 2200 der 22 gezeigt, über dem Substrat 102 ausgebildet. Die ILD-Schicht 228 kann ein Oxid, PSG, ein low-k-Dielektrikum oder jedes andere Dielektrikum umfassen, und kann durch chemische Gasphasenabscheidung (zum Beispiel CVD, DVD oder ALG) ausgebildet werden. Leitfähige Kontaktierungen 230 werden innerhalb der ILD-Schicht 228 ausgebildet. Die leitfähigen Kontaktierungen 230 erstrecken sich von einer oberen Oberfläche der ILD-Schicht 228 bis zu den Source-/Drain-Bereichen 206 und/oder 310 und/oder der Steuergate-Elektrode 220a, der Auswahlgate-Elektrode 220b, der Single-Gate-Dielektrikum-Elektrode 220a, der Dual-Gate-Dielektrikumsschicht-Elektrode 220d, und/oder der Hochspannungsgate-Elektrode 220e. Die leitfähigen Kontaktierungen 230 können in manchen Ausführungsformen durch selektives Ätzen der ersten ILD-Schicht ausgebildet werden, um eine Vielzahl von Öffnungen auszubilden. Die Öffnungen der Vielzahl von Öffnungen werden nacheinander mit einem leitfähigen Material ausgefüllt, um eine Vielzahl von leitfähigen Kontaktierungen auszubilden. Ein Planarisierungsprozess (z.B. ein chemischer-mechanischer-Polierprozess) kann nach der Ausbildung des leitfähigen Materials ausgeführt werden, um die oberen Oberflächen der ILD-Schicht 228 und die dritte leitfähige Schicht zu planarisieren. Das leitfähige Material kann in manchen Ausführungsformen Wolfram, Kupfer, Aluminium Kupfer, oder jedes andere leitfähige Material umfassen.
  • Die 23 zeigt ein Flussdiagramm mancher Ausführungsformen eines Verfahrens 2300 zur Ausbildung eines integrierten Chips, der eine Flash-Speicherzelle umfasst.
  • Obwohl die offenbarten Verfahren (z.B. die Verfahren 2300 und 2400) in Bezug auf die 5-22 beschrieben werden, es ist ersichtlich, dass die Verfahren nicht auf solche Strukturen beschränkt sind. Es ist zudem ersichtlich, dass obwohl die offenbarten Verfahren hierin als eine Reihenfolge von Handlungen oder Ereignissen dargestellt und beschrieben werden, die dargestellte Reihenfolge nicht einschränkend zu interpretieren ist. Manche Handlungen können zum Beispiel in unterschiedlichen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen stattfinden, die anders als die hierin dargestellten und beschriebenen sind. Des Weiteren kann es sein, dass nicht alle dargestellten Handlungen zur Implementierung eines oder mehrerer Aspekte oder Ausführungsformen dieser Offenbarung erforderlich sind. Eine oder mehrere der hierin dargestellten Handlungen können ferner in einer oder mehreren getrennten Handlungen und/oder Phasen ausgeführt werden.
  • Bei 2302 wird eine Ladungsfang-Dielektrikumsstruktur über einem Logikbereich und einem eingebetteten Speicherbereich, der Steuergate- und Auswahlgate-Bereiche umfasst, ausgebildet. Die 9 zeigt manche Ausführungsformen einer Querschnittansicht 900, die der Handlung 2302 entspricht.
  • Bei 2304, wird ein erster Ladungsfang-Dielektrikum-Ätzprozess ausgeführt, um eine Öffnung in der Ladungsfang-Dielektrikumsstruktur über dem Logikbereich auszubilden. Die 10 zeigt manche Ausführungsformen einer Querschnittansicht 1000, die der Handlung 2304 entspricht.
  • Bei 2306 wird eine thermische Gate-Dielektrikumsschicht über dem Logikbereich ausgebildet. Die 11 zeigt manche Ausführungsformen einer Querschnittansicht 1100, die der Handlung 2306 entspricht.
  • Bei 2308 wird ein zweiter Ladungsfang-Dielektrikum-Ätzprozess ausgeführt, um die Ladungsfang-Dielektrikumsstruktur auf dem Auswahlgate-Bereich zu entfernen. Die 12 zeigt manche Ausführungsformen einer Querschnittansicht 1200, die der Handlung 2308 entspricht.
  • Bei 2310 werden eine oder mehrere zusätzliche Gate-Dielektrikumsschichten über dem Substrat ausgebildet. Die 13-14 zeigen manche Ausführungsformen von Querschnittansichten 1300-1400, die der Handlung 2310 entsprechen.
  • Bei 2312 wird eine Vielzahl von Gate-Elektroden über einer oder mehreren zusätzlichen Gate-Dielektrikumsschichten ausgebildet. Die 15 zeigt manche Ausführungsformen einer Querschnittansicht 1500, die der Handlung 2312 entspricht.
  • Bei 2314 werden die Ladungsfang-Dielektrikumsstruktur, die thermische Gate-Dielektrikumsschicht und die zusätzlichen Gate-Dielektrikumsschichten unter Verwendung der Vielzahl von Gate-Elektroden als Maske selektiv strukturiert. Die 16-21 zeigen manche Ausführungsformen von Querschnittansichten 1600-2100, die der Handlung 2314 entsprechen.
  • Bei 2316 wird eine Vielzahl von leitfähigen Kontaktierungen innerhalb einer ILD-Schicht über dem Substrat ausgebildet. Die 22 zeigt manche Ausführungsformen einer Querschnittansicht 2200, die der Handlung 2316 entspricht.
  • Die 24 zeigt ein Flussdiagramm mancher zusätzlichen Ausführungsformen eines Verfahrens 2400 zur Ausbildung eines integrierten Chips, der eine Flash-Speicherzelle umfasst.
  • Bei 2402 kann einen Tiefmulden-Bereich innerhalb eines Substrats ausgebildet werden. Die 5 zeigt manche Ausführungsformen einer Querschnittansicht 500, die der Handlung 2402 entspricht.
  • Bei 2404 wird eine Vielzahl von Isolationsbereichen innerhalb des Substrats ausgebildet. Die 6 zeigt manche Ausführungsformen einer Querschnittansicht 600, die der Handlung 2404 entspricht.
  • Bei 2406 wird eine Vielzahl von Muldenbereichen innerhalb des Substrats ausgebildet, die eine Hochspannung-Mulde, eine Steuer-Mulde und eine Auswahl-Mulde umfassen. Die 7-8 zeigen manche Ausführungsformen von Querschnittansichten 700-800, die der Handlung 2406 entsprechen.
  • Bei 2408 wird eine Ladungsfang-Dielektrikumsstruktur über der Vielzahl von Muldenbereichen ausgebildet. Die 9 zeigt manche Ausführungsformen einer Querschnittansicht 900, die der Handlung 2408 entspricht.
  • Bei 2410 wird ein erster Ladungsfang-Dielektrikum-Ätzprozess ausgeführt, um eine Öffnung in der Ladungsfang-Dielektrikumsstruktur über der Hochspannung-Mulde auszubilden. Die 10 zeigt manche Ausführungsformen einer Querschnittansicht 1000, die der Handlung 2410 entspricht.
  • Bei 2412 wird eine Hochspannungsgate-Dielektrikumsschicht über der Hochspannung-Mulde ausgebildet. Die 11 zeigt manche Ausführungsformen einer Querschnittansicht 1100, die der Handlung 2410 entspricht.
  • Bei 2414 wird ein zweiter Ladungsfang-Dielektrikum-Ätzprozess ausgeführt, um die Ladungsfang-Dielektrikumsstruktur über der Auswahl-Mulde zu entfernen. Die 12 zeigt manche Ausführungsformen einer Querschnittansicht 1200, die der Handlung 2414 entspricht.
  • Bei 2416 wird eine erste Gate-Dielektrikumsschicht (z.B. eine Dual-Gate-Dielektrikumsschicht) über dem Substrat ausgebildet. Die 13 zeigt manche Ausführungsformen einer Querschnittansicht 1300, die der Handlung 2416 entspricht.
  • Bei 2418 wird eine zweite Gate-Dielektrikumsschicht (z.B. eine Single-Gate-Dielektrikumsschicht) über dem Substrat ausgebildet. Die 14 zeigt manche Ausführungsformen einer Querschnittansicht 1400, die der Handlung 2418 entspricht.
  • Bei 2420 wird eine Vielzahl von Gate-Elektroden über der zweiten Gate-Dielektrikumsschicht ausgebildet. Die 15 zeigt manche Ausführungsformen einer Querschnittansicht 1500, die der Handlung 2420 entspricht.
  • Bei 2422 werden die zweite Gate-Dielektrikumsschicht und die erste Gate-Dielektrikumsschicht unter Verwendung der Vielzahl von Gate-Elektroden als Maske selektiv geätzt. Die 16 zeigt manche Ausführungsformen einer Querschnittansicht 1600, die der Handlung 2422 entspricht.
  • Bei 2424 wird ein erster Source-/Drain-Implantationsprozess ausgeführt, um Source-/Drain-Bereiche innerhalb der Hochspannung-Mulde auszubilden. Die 17 zeigt manche Ausführungsformen einer Querschnittansicht 1700, die der Handlung 2424 entspricht.
  • Bei 2426 werden ein oder mehrere Seitenwandabstandhalter auf gegenüberliegenden Seiten der Vielzahl von Gate-Elektroden ausgebildet. Die 18 zeigt manche Ausführungsformen einer Querschnittansicht 1800, die der Handlung 2426 entspricht.
  • Bei 2428 wird die Ladungsfang-Dielektrikumsstruktur selektiv geätzt, um die Ladungsfang-Dielektrikumsstruktur unterhalb der Steuergate-Elektrode und des einen oder der mehreren Seitenwandabstandhalter räumlich zu beschränken. Die 19 zeigt manche Ausführungsformen einer Querschnittansicht 1900, die der Handlung 2428 entspricht.
  • Bei 2430 wird ein zweiter Source-/Drain-Implantationsprozess ausgeführt, um Source-/Drain-Bereiche innerhalb der Steuergate-Mulde und der Auswahlgate-Mulde auszubilden. Die 20 zeigt manche Ausführungsformen einer Querschnittansicht 2000, die der Handlung 2430 entspricht.
  • Bei 2432 wird die Hochspannungsgate-Dielektrikumsschicht selektiv geätzt, um die Hochspannungsgate-Dielektrikumsschicht unterhalb der Hochspannungsgate-Elektrode und des einen oder der mehreren Seitenwandabstandhalter räumlich zu beschränken. Die 21 zeigt manche Ausführungsformen einer Querschnittansicht 2100, die der Handlung 2432 entspricht.
  • Bei 2434 wird eine Vielzahl von leitfähigen Kontaktierungen innerhalb einer ILD-Schicht über dem Substrat ausgebildet. Die 22 zeigt manche Ausführungsformen einer Querschnittansicht 2200, die der Handlung 2434 entspricht.
  • Somit betrifft die vorliegende Offenbarung ein Verfahren zur Ausbildung einer eingebetteten Flash-Speicherzelle, die einen mehrschrittigen Ätzprozess verwendet, um eine Ladungsfang-Dielektrikumsstruktur derart selektiv zu ätzen, dass oxidations-induzierter Tunneling, Oxidübergriff und den OED-Effekt dadurch unterdrückt werden, dass thermisches Oxidwachstum in einem Auswahlgate-Bereich unterdrückt wird, welches zu einer Tunnel-Dielektrikumsschicht führt, die eine relativ gleichmäßige Dicke aufweist.
  • Die vorliegende Offenbarung betrifft in manchen Ausführungsformen ein Verfahren zur Ausbildung eines integrierten Chips. Das Verfahren umfasst das Ausbilden einer Ladungsfang-Dielektrikumsschicht über einem Logikbereich, einem Steuergate-Bereich und einem Auswahlgate-Bereich innerhalb eines Substrats. Ein erster Ladungsfang-Dielektrikum-Ätzprozess wird ausgeführt, um eine Öffnung in der Ladungsfang-Dielektrikumsstruktur über dem Logikbereich auszubilden. Eine thermische Gate-Dielektrikumsschicht wird innerhalb der Öffnung ausgebildet. Ein zweiter Ladungsfang-Dielektrikum-Ätzprozess wird ausgeführt, um die Ladungsfang-Dielektrikumsstruktur über dem Auswahlgate-Bereich zu entfernen. Eine Vielzahl von Gate-Elektroden wird über der thermischen Gate-Dielektrikumsschicht und der Ladungsfang-Dielektrikumsstruktur ausgebildet.
  • Die vorliegende Offenbarung betrifft in anderen Ausführungsformen ein Verfahren zur Ausbildung eines integrierten Chips. Das Verfahren umfasst das Ausbilden einer Hochspannung-Mulde, einer Steuer-Mulde und einer Auswahl-Mulde innerhalb eines Substrats und das Ausbilden einer Ladungsfang-Dielektrikumsstruktur über der Hochspannung-Mulde, der Steuer-Mulde und der Auswahl-Mulde. Ein erster Ladungsfang-Dielektrikum-Ätzprozess wird ausgeführt, um eine Öffnung in der Ladungsfang-Dielektrikumsstruktur über der Hochspannung-Mulde auszubilden. Eine Hochspannungsgate-Dielektrikumsschicht wird über der Hochspannung-Mulde thermisch ausgebildet. Ein zweiter Ladungsfang-Dielektrikum-Ätzprozess wird ausgeführt, nachdem die Hochspannungsgate-Dielektrikumsschicht thermisch ausgebildet wird, um die Ladungsfang-Dielektrikumsstruktur über der Auswahl-Mulde zu entfernen.
  • Die vorliegende Offenbarung betrifft in weiteren Ausführungsformen einen integrierten Chip. Der integrierte Chip umfasst eine Steuergate-Elektrode, die durch eine Ladungsfang-Dielektrikumsstruktur von einem Substrat getrennt ist, und eine Auswahlgate-Elektrode, die durch eine oder mehrere zusätzliche Gate-Dielektrikumsschichten von dem Substrat getrennt ist. Der integrierte Chip umfasst ferner eine Logik-Gate-Elektrode, die durch eine thermische Gate-Dielektrikumsschicht von dem Substrat getrennt ist. Das Substrat umfasst eine erste obere Oberfläche unter der thermischen Gate-Dielektrikumsschicht, die in Bezug auf eine im Wesentlichen flache obere Oberfläche des Substrats unter der Steuergate-Elektrode und der Auswahlgate-Elektrode ausgenommen ist.

Claims (19)

  1. Verfahren zur Ausbildung eines integrierten Chips, wobei das Verfahren folgendes umfasst: Ausbilden einer Ladungsfangs-Dielektrikumsstruktur (114; 1002) über einem Logikbereich (234; 304), einem Steuergate-Bereich (302a), und einem Auswahlgate-Bereich (302b) innerhalb eines Substrats (102); Ausführen eines ersten Ladungsfang-Dielektrikum-Ätzprozesses, um eine Öffnung (1004) in der Ladungsfang-Dielektrikumsstruktur (114; 1002) über dem Logikbereich (234; 304) auszubilden; Ausbilden einer thermischen Gate-Dielektrikumsschicht (240; 1102) innerhalb der Öffnung (1004); Ausführen eines zweiten Ladungsfang-Dielektrikum-Ätzprozesses, um die Ladungsfang-Dielektrikumsstruktur (114; 1002) über dem Auswahlgate-Bereich (302b) zu entfernen; und Ausbilden einer Vielzahl von Gate-Elektroden (220) über der thermischen Gate-Dielektrikumsschicht (240; 1102) und der Ladungsfang-Dielektrikumsstruktur (114; 1002); wobei das Substrat (102) eine erste obere Oberfläche unterhalb der thermischen Gate-Dielektrikumsschicht (240; 1102) umfasst, die in Bezug auf eine flache obere Oberfläche des Substrats (102) innerhalb des Steuergate-Bereiches (302a) und des Auswahlgate-Bereiches (302b) vertieft ist.
  2. Verfahren nach Anspruch 1, wobei die Ladungsfang-Dielektrikumsstruktur (114; 1002), die nach dem Ausführen des ersten Ladungsfang-Dielektrikum-Ätzprozesses verbleibt, die Ausbildung der thermischen Gate-Dielektrikumsschicht (240; 1102) über dem Auswahlgate-Bereich (302b) und dem Steuergate-Bereich (302a) abschwächt.
  3. Verfahren nach Anspruch 1 oder 2, das ferner folgendes umfasst: Ausbilden einer oder mehrerer zusätzlicher Gate-Dielektrikumsschichten (216, 218) über dem Substrat (102); Ausbilden der Vielzahl von Gate-Elektroden (220) über der einen oder den mehreren zusätzlichen Gate-Dielektrikumsschichten (216, 218); und Strukturieren der Ladungsfang-Dielektrikumsstruktur (114; 1002) der thermischen Gate-Dielektrikumsschicht (240; 1102) und der einen oder der mehreren zusätzlichen Gate-Dielektrikumsschichten (216, 218) unter Verwendung der Vielzahl von Gate-Elektroden (220) als Maske.
  4. Verfahren nach Anspruch 3, wobei das Ausbilden der einen oder der mehreren zusätzlichen Gate-Dielektrikumsschichten (216, 218) folgendes umfasst: Ausbilden einer ersten Gate-Dielektrikumsschicht (216) über dem Substrat (102); und Ausbilden einer zweiten Gate-Dielektrikumsschicht (218) über der ersten Gate-Dielektrikumsschicht (216), wobei die erste Gate-Dielektrikumsschicht (216) eine größere Dicke als die zweite Gate-Dielektrikumsschicht (218) aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Ladungsfang-Dielektrikumsstruktur (114); folgendes umfasst: Ausbilden einer Tunnel-Dielektrikumsschicht (114a) über dem Substrat; Ausbilden einer Ladungsfang-Dielektrikumsschicht (114b) über der Tunnel-Dielektrikumsschicht (114a); und Ausbilden einer Sperr-Dielektrikumsschicht (114c) über der Ladungsfang-Dielektrikumsschicht (114b).
  6. Verfahren nach Anspruch 5, das ferner folgendes umfasst: Ausbilden erster und zweiter Isolationsbereiche (122; 214) innerhalb des Substrats (102) auf gegenüberliegenden Seiten des Steuergate-Bereiches (302a).
  7. Verfahren nach Anspruch 5 oder 6, wobei die Dicke der Tunnel-Dielektrikumsschicht (114a) zwischen dem ersten und dem zweiten Isolationsbereich (122; 214) zwischen ungefähr 5% und ungefähr 25% variiert.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das ferner folgendes umfasst: Ausbilden einer ersten Vielzahl von Source-/Drain-Bereichen (244) innerhalb des Logikbereiches (234; 304); und danach Ausbilden einer zweiten Vielzahl von Source-/Drain-Bereichen (310) innerhalb des Steuergate-Bereiches (301a) und des Auswahlgate-Bereiches (302b).
  9. Verfahren zur Ausbildung eines integrierten Chips, das folgendes umfasst: Ausbilden einer Hochspannung-Mulde (320), einer Steuer-Mulde (208) und einer Auswahl-Mulde (210) innerhalb eines Substrats (102); Ausbilden einer Ladungsfang-Dielektrikumsstruktur (114) über der Hochspannung-Mulde (320), der Steuer-Mulde (208) und der Auswahl-Mulde (210); Ausführen eines ersten Ladungsfang-Dielektrikum-Ätzprozesses, um eine Öffnung in der Ladungsfang-Dielektrikumsstruktur (114) über der Hochspannung-Mulde (320) auszubilden; Ausbilden einer Hochspannung-Gate-Dielektrikumsschicht (218) über der Hochspannung-Mulde (320) durch thermisches Wachsen; und Ausführen eines zweiten Ladungsfang-Dielektrikum-Ätzprozesses nach dem Ausbilden der Hochspannung-Gate-Dielektrikumsschicht (218) durch thermisches Wachsen, um die Ladungsfang-Dielektrikumsstruktur (114) über der Auswahl-Mulde (210) zu entfernen.
  10. Verfahren nach Anspruch 9, das ferner folgendes umfasst: Ausbilden einer Dual-Gate-Dielektrikumsschicht (216e) über dem Substrat nach Ausführung des zweiten Ladungsfang-Dielektrikum-Ätzprozesseses; Ausbilden einer Single-Gate-Dielektrikumsschicht (218e) über der Dual-Gate-Dielektrikumsschicht; Ätzen der Dual-Gate-Dielektrikumsschicht (216e) und der Single-Gate-Dielektrikumsschicht (218e) unter Verwendung einer Vielzahl von Gate-Elektroden (220) als Masken.
  11. Verfahren nach Anspruch 10, das ferner folgendes umfasst: Ausbilden eines oder mehrerer Seitenwandabstandhalter (224, 226) auf gegenüberliegenden Seiten der Vielzahl von Gate-Elektroden (220).
  12. Verfahren nach Anspruch 11, das ferner folgendes umfasst: Verwenden der Vielzahl von Gate-Elektroden (220) und des einen oder der mehrerer Seitenwandabstandhalter (224, 226) als Masken, um die Hochspannungsgate-Dielektrikumsschicht (218) und die Ladungsfang-Dielektrikumsstruktur (114) zu ätzen.
  13. Verfahren nach einem der Ansprüche 9 bis 12, das ferner folgendes umfasst: Ausführen eines ersten Implantationsprozesses, um eine erste Vielzahl von Source-/Drain-Bereichen (322) innerhalb der Hochspannung-Mulde (320) auszubilden; und Ausführen eines zweiten Implantationsprozesses, um eine zweite Vielzahl von Source-/Drain-Bereichen (206) innerhalb der Steuer-Mulde (208) und der Auswahl-Mulde (210) auszubilden.
  14. Integrierter Chip, der folgendes umfasst: eine Steuergate-Elektrode (220a), die durch eine Ladungsfang-Dielektrikumsstruktur (114) von einem Substrat (102) getrennt ist; eine Auswahlgate-Elektrode (200b), die durch eine oder mehrere zusätzliche Gate-Dielektrikumsschichten (216, 218) von dem Substrat (102) getrennt ist; und eine Logikgate-Elektrode (220x), die durch eine thermische Gate-Dielektrikumsschicht (240) von dem Substrat (102) getrennt ist, wobei das Substrat (102) eine erste obere Oberfläche unter der thermischen Gate-Dielektrikumsschicht (240) umfasst, die in Bezug auf eine flache obere Oberfläche des Substrats im Bereich der Steuergate-Elektrode (220a) und der Auswahlgate-Elektrode (220b) vertieft ist.
  15. Integrierter Chip nach Anspruch 14, der ferner folgendes umfasst: erste und zweite Isolationsbereiche (122), die innerhalb des Substrats auf gegenüberliegenden Seiten der Steuergate-Elektrode (220a) entlang einer ersten Richtung angeordnet sind, wobei die Steuergate-Elektrode (220a) entlang einer zweiten Richtung von der Auswahlgate-Elektrode (220b) getrennt ist, wobei die zweite Richtung senkrecht zu der ersten Richtung ist.
  16. Integrierter Chip nach Anspruch 15, wobei die Ladungsfang-Dielektrikumsstruktur (114) eine Tunnel-Dielektrikumsschicht (114a), eine Ladungsfang-Dielektrikumsschicht (114b) über der Tunnel-Dielektrikumsschicht (114a) und eine Sperr-Dielektrikumsschicht (114c) über der Ladungsfang-Dielektrikumsschicht (114b) umfasst; und wobei die Dicke der Tunnel-Dielektrikumsschicht (114a) zwischen dem ersten und dem zweiten Isolationsbereich (122) zwischen ungefähr 5% und ungefähr 25% variiert.
  17. Integrierter Chip nach Anspruch 15 oder 16, wobei das Substrat (102) eine obere Oberfläche umfasst, die zwischen dem ersten und dem zweiten Isolationsbereich (122) liegt und gekrümmt ist.
  18. Integrierter Chip nach einem der Ansprüche 14 bis 17, wobei der erste und der zweite Isolationsbereich (122) einen vertieften Bereich (130), der unter der oberen Oberfläche ausgenommen ist, und einen erhöhten Bereich (132), der höher als die obere Oberfläche ist und der durch den vertieften Bereich (130) von dem Substrat (102) seitlich getrennt ist.
  19. Integrierter Chip nach Anspruch 14 bis 18, wobei die thermische Gate-Dielektrikumsschicht (240) eine Dicke aufweist, die größer als die Dicke der Ladungsfang-Dielektrikumsschicht (114b) ist.
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