DE112012003231B4 - Halbleiterstruktur und verfahren zu deren herstellung - Google Patents

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Abstract

Halbleiterstruktur, die einen Feldeffekttransistor (FET) beinhaltet, wobei die Halbleiterstruktur aufweist:einen einkristallinen Body-Bereich (10B), der sich in einem Halbleitersubstrat (8) befindet;eine U-förmige Gate-Dielektrikum-Schicht (80);eine leitfähige Gate-Elektrode (82), die in der U-förmigen Gate-Dielektrikum-Schicht eingebettet ist;einen integrierten epitaxialen Diffusionsbereich (16, 18), der zu dem einkristallinen Body-Bereich (10B) an einer Grenzfläche epitaxial ausgerichtet ist, die eine erste horizontale Oberfläche in einer ersten Tiefe (d1) von einer Oberseite des einkristallinen Body-Bereichs aus und eine zweite horizontale Oberfläche in einer zweiten Tiefe (d2) von der Oberseite des einkristallinen Body-Bereichs (10B) aus beinhaltet, wobei die zweite Tiefe (d2) größer als die erste Tiefe (d1) ist, wobei die Oberseite des einkristallinen Body-Bereichs an einen zentralen Teilbereich einer Unterseite der U-förmigen Gate-Dielektrikum-Schicht angrenzt, wobei ein pn-Übergang an der Grenzfläche ausgebildet ist, wobei sich ein Teil des integrierten epitaxialen Diffusionsbereichs über einer horizontalen Ebene umfassend die Unterseite der U-Förmigen Gate-Dielektrikums-Schicht befindet, wobei die Grenzfläche eine vertikale Oberfläche aufweist, die an einem oberen Ende direkt an die erste horizontale Oberfläche und an einem unteren Ende direkt an die zweite horizontale Oberfläche angrenzt, wobei die Grenzfläche eine weitere vertikale Oberfläche aufweist, die an einem unteren Ende direkt an die erste horizontale Oberfläche angrenzt und an einem oberen Ende an einen peripheren Teilbereich der Unterseite der U-förmigen Gate-Dielektrikum-Schicht angrenzt, wobei der integrierte epitaxiale Diffusionsbereich über die vertikale Oberfläche und die weitere vertikale Oberfläche hinweg zu dem einkristallinen Body-Bereich epitaxial ausgerichtet ist, wobei eine Seitenwand des Teils des integrierten epitaxialen Diffusionsbereichs in Kontakt mit einem unteren Teilbereich einer äußeren vertikalen Seitenwand der U-förmigen Gate-Dielektrikum-Schicht ist, wobei der periphere Teilbereich der Unterseite der U-förmigen Gate-Dielektrikum-Schicht in Kontakt mit einer Oberfläche des integrierten epitaxialen Diffusionsbereichs ist, wobei sich eine vertikale Ebene umfassend eine Grenzfläche zwischen der Seitenwand des Teils des integrierten epitaxialen Diffusionsbereichs und dem unteren Teilbereich der äußeren Seitenwand der U-förmigen Gate-Dielektrikum-Schicht zwischen einer vertikalen Ebene umfassend die vertikale Oberfläche und einer vertikalen Ebene umfassend die weitere vertikale Oberfläche befindet; undeine dielektrische Planarisierungsschicht (70), die den integrierten epitaxialen Diffusionsbereich bedeckt und die U-förmige Gate-Dielektrikum-Schicht lateral umgibt, wobei sich eine Seitenwand der dielektrischen Planarisierungsschicht von der Seitenwand des Teils des integrierten epitaxialen Diffusionsbereichs erstreckt, wobei die Seitenwand der dielektrischen Planarisierungsschicht in Kontakt mit einem oberen Teilbereich der äußeren vertikalen Seitenwand der U-förmigen Gate-Dielektrikum-Schicht ist.

Description

  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich allgemein auf Halbleitereinheiten und spezieller auf Komplementär-Metall-Oxid-Halbleiter(CMOS)-Feldeffekttransistoren, die epitaxiale Source- und Drain-Erweiterungsbereiche beinhalten, sowie auf Verfahren zum Herstellen derselben.
  • Mit einem Skalieren von Halbleitereinheiten ist die Verteilung von elektrisch aktiven Dotierstoffen in Source- und Drain-Erweiterungsbereichen eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) statistisch bestimmt. Des Weiteren wird es mit der Verringerung von lateralen Abmessungen für die Source- und Drain-Bereiche schwieriger, die Ausdehnung der Source- und Drain-Bereiche zu steuern. Somit ist der Widerstand der Source- und Drain-Bereiche einer größeren statistischen Schwankung unterworfen, d.h. mit dem Skalieren wird eine Steuerung des Widerstands von Source- und Drain-Erweiterungsbereichen schwieriger.
  • Die Leistungsfähigkeit eines MOSFET ist jedoch häufig entscheidend von dem Widerstand der Source- und Drain-Erweiterungsbereiche abhängig. Im Einzelnen resultiert ein hoher Widerstand von Source oder Drain in einem MOSFET in einer Degradation des Einschaltstroms und der Schaltgeschwindigkeit des MOSFET. So muss der Widerstand der Source- und Drain-Erweiterungsbereiche niedrig gehalten werden, um einen MOSFET mit hoher Leistungsfähigkeit bereitzustellen.
  • Des Weiteren verursacht ein lonenstreueffekt, der mit herkömmlichen lonenimplantationsprozessen einhergeht, die auf dotierte Source- und Drain-Erweiterungsbereiche angewendet werden, eine Degradation der Leistungsfähigkeit durch einen Kurzkanaleffekt (SCE, Short Channel Effect) in MOSFETs mit hoher Leistungsfähigkeit. Die stochastische Beschaffenheit des Pfades der implantierten elektrischen Dotierstoffe (die entweder Dotierstoffe vom p-Typ oder Dotierstoffe vom n-Typ sind) bewirkt, dass das Dotierstoffkonzentrationsprofil um Grenzflächen zwischen einem Body-Bereich eines MOSFET und Source- und Drain-Erweiterungsbereichen des MOSFET aufgrund einer signifikanten Interdiffusion von elektrischen Dotierstoffen zwischen dem Body-Bereich und den Source- und Drain-Erweiterungsbereichen graduell variiert, wodurch der Kurzkanaleffekt verschlimmert wird.
  • Die US 7 335 959 B2 betrifft ein Bauteil, das aufweist: ein Substrat mit einer oberen Fläche und einer ersten und einer zweiten gestuften Quellen/Senken-Ausnehmung; einen ersten gestuften Quellen/Senken-Bereich in der ersten gestuften Quellen/Senken-Ausnehmung, wobei der erste gestufte Quellen-/Senkenbereich eine erste Schicht eines ersten Halbleitermaterials und eine zweite Schicht des ersten Halbleitermaterials umfasst; einen zweiten gestuften Quellen/Senken-Bereich in der zweiten gestuften Quellen/Senken-Ausnehmung wobei der zweite gestufte Quellen-/Senkbereich eine dritte Schicht des ersten Halbleitermaterials und eine vierte Schicht des ersten Halbleitermaterials umfasst; wobei sowohl die erste als auch die zweite gestufte Quellen/Senken-Ausnehmung eine erste Stufe, die sich zu einer ersten Tiefe unterhalb der oberen Fläche des Substrates erstreckt, und eine zweite Stufe, die sich zu einer zweiten Tiefe unterhalb der oberen Fläche des Substrates erstreckt, umfasst, wobei die zweite Tiefe tiefer ist als die erste Tiefe; und wobei ein kleinster Abstand zwischen der ersten Stufe der ersten gestuften Quellen/Senken-Ausnehmung und der ersten Stufe der zweiten gestuften Quellen/Senken-Ausnehmung kleiner ist als ein kleinster Abstand zwischen der zweiten Stufe der ersten gestuften Quellen/Senken-Ausnehmung und der zweiten Stufe der zweiten gestuften Quellen/Senken-Ausnehmung.
  • Die US 6 599 803 B2 betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements, das geeignet ist, ein isotropes Ätzprofil beim Ätzen eines Siliziumsubstrats zu verkörpern, wenn eine einzelne Drain-Zelle gebildet wird, mit den Schritten: a) Bilden einer Gate-Elektrode auf einem Siliziumsubstrat; b) Bilden eines Abstandshalters, der beide Seiten der Gate-Elektrode kontaktiert; c) Aufwachsen einer Silizium-Germanium-Schicht auf dem Siliziumsubstrat, die am Boden des Abstandshalters freiliegt; d) Freilegen eines Source/Drain-Bildungsbereichs durch selektives Entfernen der Silizium-Germanium-Schicht; und e) Aufwachsen einer epitaktischen Siliziumschicht, die auf dem freigelegten Source/Drain-Bereich dotiert ist.
  • Die US 7 429 775 B1 betrifft einen Metall-Oxid-Halbleiter-Transistor, der Folgendes umfasst: einen Kanalbereich; einen Source-Bereich; einen Drain-Bereich; gespanntes Material in mindestens einem von dem Source-Gebiet und dem Drain-Gebiet mit einer ersten Kante und einer zweiten Kante entlang eines Endes des gespannten Materials, wobei die erste Kante zwischen der zweiten Kante und dem Kanalgebiet liegt, um eine Spannung in dem Kanalgebiet zu induzieren, die ausreicht, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet zu erhöhen; und einen Source/Drain-Erweiterungsbereich zwischen der ersten Kante und dem Kanalbereich.
  • Die US 2008 / 0 067 545 A1 betrifft eine Halbleitervorrichtung, die Folgendes umfasst: ein Gate-Muster auf einem Halbleitersubstrat, wobei das Halbleitersubstrat mit einem Dotierstoff ersten Typs dotiert ist; ein erstes Halbleitermuster in dem Halbleitersubstrat, wobei das erste Halbleitermuster eine Druck- oder Zugkraft auf einen Kanalbereich unterhalb des Gate-Musters ausübt; und ein zweites Halbleitermuster in dem Halbleitersubstrat, das an das erste Halbleitermuster angrenzt; wobei das erste und das zweite Halbleitermuster mit einem Dotierstoff zweiten Typs dotiert sind, und das erste Halbleitermuster zwischen dem Kanalbereich und dem zweiten Halbleitermuster liegt.
  • Die US 2006 / 0 065 939 A1 betrifft eine integrierte Schaltung mit komplementären Metalloxid-Halbleitern. Die Schaltung kann mit NMOS- und PMOS-Transistoren gebildet werden, die ein Gate-Dielektrikum mit hoher Dielektrizitätskonstante über einem Halbleitersubstrat aufweisen. Über dem Gate-Dielektrikum kann eine Metall-Sperrschicht gebildet werden. Über der Metallsperrschicht wird eine Metallschicht zur Einstellung der Austrittsarbeitsfunktion gebildet, und über der Metallschicht zur Einstellung der Austrittsarbeitsfunktion wird eine Metallkappenschicht gebildet.
  • Die US 2008 / 0 111 167 A1 betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren den Schritt des Ausbildens einer Gate-Elektrode, die ein Metall enthält, über einem Halbleitersubstrat unter Zwischenschaltung eines Gate-Isolierfilms umfasst, wobei der Schritt die folgenden Unterschritte umfasst: (a) Ausbilden einer ersten Gate-Elektrodenschicht, die eine Austrittsarbeitsfunktion der Gate-Elektrode auf dem Gate-Isolierfilm definiert; (b) Ausbilden einer zweiten Gate-Elektrodenschicht, die eine Barriere-Eigenschaft für Unterschichten auf der ersten Gate-Elektrodenschicht aufweist; und (c) Ausbilden einer dritten Gate-Elektrodenschicht, deren Widerstand niedriger ist als der Widerstand der ersten Gate-Elektrodenschicht, auf der zweiten Gate-Elektrodenschicht durch chemische Gasphasenabscheidung.
  • KURZDARSTELLUNG
  • Die Erfindung betrifft eine Halbleiterstruktur und ein Verfahren zu deren Herstellung, deren Merkmale in den unabhängigen Ansprüchen angegeben sind. Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
  • In einem Beispiel wird ein Paar von eine horizontale Stufe beinhaltenden Gräben in einer Halbleiterschicht gebildet, indem ein Paar von ersten Gräben mit einer ersten Tiefe um eine Gate-Struktur auf der Halbleiterschicht herum gebildet wird, ein austauschbarer Abstandshalter um die Gate-Struktur herum gebildet wird, um proximale Teilbereiche der ersten Gräben zu bedecken, und indem ein Paar von zweiten Gräben bis zu einer zweiten Tiefe gebildet wird, die größer als die erste Tiefe ist. Der austauschbare Abstandshalter wird entfernt, und es wird eine selektive Epitaxie durchgeführt, um einen integrierten epitaxialen Source- und Source-Erweiterungsbereich sowie einen integrierten epitaxialen Drain- und Drain-Erweiterungsbereich zu bilden. Nach einer Abscheidung und einer Planarisierung einer dielektrischen Planarisierungsschicht und einer nachfolgenden Entfernung der Gate-Struktur kann eine Ersetzungs-Gate-Struktur gebildet werden. Wechselweise kann eine dielektrische Schicht für eine Kontaktebene direkt auf den integrierten epitaxialen Bereichen abgeschieden werden, und es können Kontakt-Durchkontakt-Strukturen darin gebildet werden.
  • In einem weiteren Beispiel wird eine Halbleiterstruktur bereitgestellt, die einen Feldeffekttransistor (FET) beinhaltet. Die Halbleiterstruktur beinhaltet: einen einkristallinen Body-Bereich, der sich in einem Halbleitersubstrat befindet; und einen integrierten epitaxialen Diffusionsbereich, der zu dem einkristallinen Body-Bereich an einer Grenzfläche epitaxial ausgerichtet ist, die eine erste horizontale Oberfläche in einer ersten Tiefe von einer Oberseite des einkristallinen Body-Bereichs aus und eine zweite horizontale Oberfläche in einer zweiten Tiefe von der Oberseite des einkristallinen Body-Bereichs aus beinhaltet, wobei die zweite Tiefe größer als die erste Tiefe ist.
  • In einem weiteren Beispiel wird ein Verfahren zum Bilden einer Halbleiterstruktur bereitgestellt. Das Verfahren beinhaltet: Bilden einer Gate-Struktur auf einer Halbleiterschicht in einem Halbleitersubstrat; Bilden eines Paars von ersten Gräben mit einer ersten Tiefe um die Gate-Struktur in der Halbleiterschicht herum; Bilden eines austauschbaren Abstandshalters um die Gate-Struktur herum, um proximale Teilbereiche der ersten Gräben zu bedecken; Bilden eines Paars von zweiten Gräben bis zu einer zweiten Tiefe, die größer als die erste Tiefe ist, indem Teilbereiche des Paars der ersten Gräben vertieft werden, die nicht durch die Gate-Struktur und den austauschbaren Abstandshalter bedeckt sind; Entfernen des austauschbaren Abstandshalters, wobei ein Paar von eine horizontale Stufe beinhaltenden Gräben gebildet wird; und Bilden eines integrierten epitaxialen Source- und Source-Erweiterungsbereichs sowie eines integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs, indem das Paar von eine horizontale Stufe beinhaltenden Gräben mit einem dotierten Halbleitermaterial gefüllt wird.
  • Figurenliste
    • 1 ist eine vertikale Querschnittansicht einer ersten exemplarischen Halbleiterstruktur nach einer Bildung von Schichten für einen Gate-Stapel gemäß einer ersten Ausführungsform der vorliegenden Offenbarung.
    • 2 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung einer Gate-Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 3 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung eines Gate-Abstandshalters gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 4 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung eines Paars von ersten Gräben gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 5 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung eines austauschbaren Abstandshalters gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 6 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung eines Paars von zweiten Gräben gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 7 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung eines Paars von eine horizontale Stufe beinhaltenden Gräben gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 8 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung eines integrierten epitaxialen Source- und Source-Erweiterungsbereichs sowie eines integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 9 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Abscheidung und einer Planarisierung einer dielektrischen Planarisierungsschicht gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 10 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Entfernung der Gate-Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 11 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einem lateralen Ätzen von Seitenwänden der dielektrischen Planarisierungsschicht gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 12 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung einer Ersetzungs-Gate-Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 13 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung einer dielektrischen Schicht für eine Kontaktebene gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 14 ist eine vertikale Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach einer Bildung von Metall-Halbleiter-Legierungs-Teilbereichen und von Kontakt-Durchkontakt-Strukturen gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 15 ist eine vertikale Querschnittansicht einer zweiten exemplarischen Halbleiterstruktur nach einer Bildung einer dielektrischen Schicht für eine Kontaktebene, von Metall-Halbleiter-Legierungs-Teilbereichen und von Kontakt-Durchkontakt-Strukturen gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Wie vorstehend ausgeführt, bezieht sich die vorliegende Offenbarung auf Komplementär-Metall-Oxid-Halbleiter(CMOS)-Feldeffekttransistoren, die epitaxiale Source- und Drain-Erweiterungsbereiche beinhalten, sowie auf Verfahren zum Herstellen derselben, die nunmehr mit begleitenden Figuren detailliert beschrieben werden. Es ist anzumerken, dass sich gleiche Bezugszeichen über verschiedene Ausführungsformen hinweg auf gleiche Elemente beziehen. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Bezugnehmend auf 1 beinhaltet eine erste exemplarische Halbleiterstruktur gemäß einer ersten Ausführungsform der vorliegenden Offenbarung ein Substrat 8 und Schichten eines Gate-Stapels, die darauf ausgebildet sind. Das Substrat 8 kann ein Halbleiter-auf-Isolator(SOI)-Substrat oder ein Bulk-Halbleitersubstrat sein. Das Substrat 8 beinhaltet einen einkristallinen Halbleiterbereich 10, der ein Bereich aus einem einkristallinen Halbleitermaterial ist.
  • Der einkristalline Halbleiterbereich 10 kann eine obere Halbleiterschicht eines SOI-Substrats oder eines Bulk-Halbleitersubstrats sein. Der einkristalline Halbleiterbereich 10 weist eine Dotierung vom p-Typ oder eine Dotierung vom n-Typ auf. Der Leitfähigkeitstyp der Dotierung des einkristallinen Halbleiterbereichs 10 wird hierin als ein erster Leitfähigkeitstyp bezeichnet. In dem Substrat 8 können flache Grabenisolationsstrukturen 20 gebildet werden, die ein dielektrisches Material beinhalten, um zwischen zu bildenden benachbarten Halbleitereinheiten eine elektrische Isolation bereitzustellen.
  • Die Schichten des Gate-Stapels können einen Stapel von unten nach oben aus einer Gate-Dielektrikum-Schicht 50L, einer Gate-Leiter-Schicht 52L und einer Gate-Deck-Dielektrikum-Schicht 56L beinhalten. Die Schichten (50L, 52L, 56L) des Gate-Stapels können „flächendeckende“ Schichten sein, d.h. unstrukturierte planare Schichten, die jeweils durchgehend eine gleichmäßige Dicke aufweisen.
  • Die Gate-Dielektrikum-Schicht 50L beinhaltet ein dielektrisches Material, das Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid oder ein Stapel derselben sein kann. Wechselweise kann die Gate-Dielektrikum-Schicht 50L eine Schicht aus einem Material mit einer hohen Dielektrizitätskonstanten (High-k-Material) sein, die eine Dielektrizitätskonstante aufweist, die größer als 8,0 ist. In einer Ausführungsform kann die Gate-Dielektrikum-Schicht 50L ein dielektrisches Metalloxid beinhalten, das ein High-k-Material ist, das ein Metall und Sauerstoff enthält, und auf dem Fachgebiet als High-k-Gate-Dielektrikum-Materialien bekannt ist. Dielektrische Metalloxide können mittels Verfahren abgeschieden werden, die auf dem Fachgebiet allgemein bekannt sind, die zum Beispiel chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Molekularstrahlabscheidung (MBD), Abscheidung mit einem gepulsten Laser (PLD, Pulsed Laser Deposition), chemische Abscheidung mit einer vernebelten Flüssigkeitsquelle (LSMCD, Liquid Source Misted Chemical Deposition), atomare Schichtabscheidung (ALD) etc. beinhalten. Exemplarische High-k-Dielektrikum-Materialien beinhalten HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, ein Silicat derselben sowie eine Legierung derselben. Jeder Wert von x ist unabhängig von 0,5 bis 3, und jeder Wert von y ist unabhängig von 0 bis 2. Die Dicke der Gate-Dielektrikum-Schicht 50L kann von 0,9 nm bis 6 nm betragen, wenngleich auch geringere und größere Dicken eingesetzt werden können.
  • Die Gate-Leiter-Schicht 52L beinhaltet ein leitfähiges Material, das ein dotiertes Halbleitermaterial, ein metallisches Material oder eine Kombination derselben sein kann. Das dotierte Halbleitermaterial kann, wenn vorhanden, dotiertes Polysilicium, dotiertes polykristallines Germanium, eine dotierte Silicium-Germanium-Legierung, irgendein anderes elementares oder Verbindungshalbleitermaterial oder eine Kombination derselben sein. Das metallische Material kann, wenn vorhanden, irgendein metallisches Material sein, das mittels chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD) oder einer Kombination derselben abgeschieden werden kann. Das metallische Material kann zum Beispiel Aluminium und/oder Wolfram beinhalten. Die Dicke der Gate-Leiter-Schicht 52L kann von 30 nm bis 500 nm betragen, wenngleich auch geringere und größere Dicken eingesetzt werden können.
  • Die Gate-Deck-Dielektrikum-Schicht 56L beinhaltet ein dielektrisches Material, wie beispielsweise Siliciumnitrid, Siliciumoxid, ein Organosilicatglas (OSG), eine Schicht aus einem Material mit einer hohen Dielektrizitätskonstanten (High-k-Material), die für die Gate-Dielektrikum-Schicht 50L eingesetzt werden kann, oder eine Kombination derselben. Die Gate-Deck-Dielektrikum-Schicht 56L kann zum Beispiel mittels chemischer Gasphasenabscheidung oder mittels irgendeines anderen, auf dem Fachgebiet bekannten Abscheidungsverfahrens abgeschieden werden. Die Dicke der Gate-Deck-Dielektrikum-Schicht 56L kann von 10 nm bis 200 nm und typischer von 20 nm bis 100 nm betragen, wenngleich auch geringere und größere Dicken eingesetzt werden können.
  • Bezugnehmend auf 2 wird mittels Strukturieren der Schichten (50L, 52L, 56L) des Gate-Stapels ein Gate-Stapel gebildet. Im Einzelnen können die Schichten (50L, 52L, 56L) des Gate-Stapels mittels eines anisotropen Ätzprozesses strukturiert werden, der ein strukturiertes Photoresist (nicht gezeigt) als eine maskierende Schicht einsetzt.
  • Der verbleibende Teilbereich der Gate-Deck-Dielektrikum-Schicht 56L ist ein Gate-Deck-Dielektrikum 56. Der verbleibende Teilbereich der Gate-Leiter-Schicht 52L ist ein Gate-Leiter 52. Der verbleibende Teilbereich der Gate-Dielektrikum-Schicht 50L ist ein Gate-Dielektrikum 50. Der Gate-Stapel beinhaltet das Gate-Deck-Dielektrikum 56, den Gate-Leiter 52 und das Gate-Dielektrikum 50. Die Seitenwände des Gate-Leiters 52 sind mit den Seitenwänden des Gate-Deck-Dielektrikums 56 und mit den Seitenwänden des Gate-Dielektrikums 50 koinzident, d.h. sie koinzidieren in einer Ansicht von oben nach unten entlang einer Richtung senkrecht zu der Oberseite des Halbleitersubstrats 8.
  • Bezugnehmend auf 3 wird mittels Abscheidung einer Schicht aus einem dielektrischen Material und eines anisotropen Ätzvorgangs, der horizontale Teilbereiche der Schicht aus dem dielektrischen Material entfernt, ein Gate-Abstandshalter 58 gebildet. Die verbleibenden vertikalen Teilbereiche der Schicht aus dem dielektrischen Material bilden den Gate-Abstandshalter 58. Der Gate-Abstandshalter 58 beinhaltet ein dielektrisches Material, wie beispielsweise Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid oder eine Kombination derselben. In einer Ausführungsform kann die Schicht aus dem dielektrischen Material konform abgeschieden werden, d.h. mit einer gleichen Dicke bei vertikalen Teilbereichen und bei horizontalen Teilbereichen. In einer weiteren Ausführungsform kann die Schicht aus dem dielektrischen Material mittels Umwandlung von Teilbereichen der Oberfläche eines Halbleitermaterials an den Seitenwänden des Gate-Leiters 52 gebildet werden, zum Beispiel mittels thermischer Oxidation, thermischer Nitrierung, Plasmaoxidation, Plasmanitrierung oder einer Kombination derselben.
  • Die Breite des Gate-Abstandshalters 58, wie sie an der mit dem Substrat 8 in Kontakt stehenden Basis gemessen wird, kann von 2 nm bis 30 nm betragen, wenngleich geringere und größere Dicken eingesetzt werden können. Die Kombination des Gate-Stapels (50, 52, 56) und des Gate-Abstandshalters 58 bildet eine Gate-Struktur.
  • Bezugnehmend auf 4 wird mittels Vertiefen des Halbleitermaterials in den einkristallinen Halbleiterbereich 10 ein Paar von ersten Gräben 11 gebildet, wobei die Kombination der Gate-Struktur (50, 52, 56, 58) und der flachen Grabenisolationsstrukturen 20 als eine Ätzmaske eingesetzt wird. Das Paar von ersten Gräben 11 erstreckt sich von der Oberseite des einkristallinen Halbleiterbereichs 10 bis in eine erste Tiefe d1, die von 3 nm bis 100 nm betragen kann, wenngleich auch geringere und größere erste Tiefen d1 eingesetzt werden können. Das Ätzen des Halbleitermaterials läuft gleichmäßig über das Substrat 8 hinweg ab, so dass das Paar von ersten Gräben 11 planare Unterseiten aufweist.
  • Das Vertiefen der freigelegten Oberseiten des einkristallinen Halbleiterbereichs 10 kann mittels eines anisotropen Ätzvorgangs durchgeführt werden, wie beispielsweise eines reaktiven lonenätzvorgangs. In diesem Fall können die Seitenwände jedes ersten Grabens 11 vertikal sein. Die vertikalen Seitenwände des Paars von ersten Gräben 11 sind mit Außenwänden des Gate-Abstandshalters 58 vertikal koinzident. Die vertikalen Seitenwände des Paars von ersten Gräben 11 grenzen an einem oberen Ende an die Außenwände des Gate-Abstandshalters 58 an und grenzen an einem unteren Ende an die horizontale Unterseite des Paars von ersten Gräben 11 an.
  • Bezugnehmend auf 5 wird auf den Außenwänden des Gate-Abstandshalters 58 mittels einer konformen Abscheidung einer austauschbaren Materialschicht und eines anisotropen Ätzvorgangs, der horizontale Teilbereiche der austauschbaren Materialschicht entfernt, ein austauschbarer Abstandshalter 60 gebildet. Die verbleibenden vertikalen Teilbereiche der austauschbaren Materialschicht bilden den austauschbaren Abstandshalter 60.
  • In einer Ausführungsform ist der anisotrope Ätzvorgang selektiv bezüglich des Halbleitermaterials des einkristallinen Halbleiterbereichs 10, und der anisotrope Ätzvorgang geht nach einer Entfernung von horizontalen Teilbereichen der austauschbaren Materialschicht weiter, bis vertikale Teilbereiche der austauschbaren Materialschicht um die flachen Grabenisolationsstrukturen 20 herum entfernt sind.
  • Die austauschbare Materialschicht beinhaltet ein Material, das selektiv bezüglich der Materialien des Gate-Abstandshalters 58, des Gate-Deck-Dielektrikums 56 und des einkristallinen Halbleiterbereichs 10 entfernt werden kann. In einer Ausführungsform kann ebenso das Material der Schicht aus einem dielektrischen Material selektiv bezüglich des Materials der flachen Grabenisolationsstrukturen entfernt werden. In einer Ausführungsform kann die austauschbare Materialschicht ein Halbleitermaterial beinhalten, wie beispielsweise Germanium oder eine Silicium-Germanium-Legierung, die Germanium mit einer atomaren Konzentration von mehr als 20 % beinhaltet. In einer weiteren Ausführungsform kann die austauschbare Materialschicht ein dielektrisches Material, wie beispielsweise ein Organosilicatglas, oder andere poröse oder nicht-poröse dielektrische Materialien beinhalten, die sich von den dielektrischen Materialien des Gate-Abstandshalters 58 und des Gate-Deck-Dielektrikums 56 unterscheiden. In einem ersten Beispiel können die flachen Grabenisolationsstrukturen 20, das Gate-Deck-Dielektrikum 56 und der Gate-Abstandshalter 58 Siliciumoxid und/oder Siliciumnitrid beinhalten, und die austauschbare Materialschicht kann ein Organosilicatglas beinhalten. In einem zweiten Beispiel können die flachen Grabenisolationsstrukturen 20, das Gate-Deck-Dielektrikum 56 und der Gate-Abstandshalter 58 Siliciumoxid beinhalten, und die austauschbare Materialschicht kann Siliciumnitrid beinhalten oder umgekehrt.
  • Die Breite des austauschbaren Abstandshalters 60, wie sie an der mit der Unterseite der ersten Gräben 11 in Kontakt stehenden Basis gemessen wird, kann von 5 nm bis 100 nm betragen, wenngleich auch geringere und größere Breiten eingesetzt werden können.
  • Bezugnehmend auf 6 wird mittels Vertiefen des Halbleitermaterials in dem einkristallinen Halbleiterbereich 10 ein Paar von zweiten Gräben 13 gebildet, wobei die Kombination der Gate-Struktur (50, 52, 56, 58), der flachen Grabenisolationsstrukturen 20 und des austauschbaren Abstandshalters 60 als eine Ätzmaske eingesetzt wird. Das Paar von zweiten Gräben 13 erstreckt sich von der Oberseite des einkristallinen Halbleiterbereichs 10 bis zu einer zweiten Tiefe d2, die von 5 nm bis 300 nm betragen kann, wenngleich auch geringere und größere zweite Tiefen d2 eingesetzt werden können. Das Ätzen des Halbleitermaterials läuft gleichmäßig über das Substrat 8 hinweg ab, so dass das Paar von zweiten Gräben 11 planare Unterseiten aufweist. Die zweite Tiefe d2 ist größer als die erste Tiefe d1.
  • Das Vertiefen der freigelegten Oberseiten des einkristallinen Halbleiterbereichs 10 kann mittels eines anisotropen Ätzvorgangs durchgeführt werden, wie beispielsweise eines reaktiven Ionenätzvorgangs. In diesem Fall können die Seitenwände jedes zweiten Grabens 13 vertikal sein. Die vertikalen Seitenwände des Paars von zweiten Gräben 13 sind mit Außenwänden des austauschbaren Abstandshalters 60 vertikal koinzident. Die vertikalen Seitenwände des Paars von zweiten Gräben 13 grenzen an einem oberen Ende an die Außenwände des austauschbaren Abstandshalters 60 an und grenzen an einem unteren Ende an die horizontale Unterseite des Paars von zweiten Gräben 13 an.
  • Bezugnehmend auf 7 wird der austauschbare Abstandshalter 60 selektiv bezüglich freigelegter Oberflächen der Gate-Struktur (50, 52, 56, 58) entfernt, d.h. selektiv bezüglich des Gate-Deck-Dielektrikums 56, des Gate-Abstandshalters 58. Optional kann die Entfernung des austauschbaren Abstandshalters 60 selektiv bezüglich der flachen Grabenisolationsstrukturen 20 sein. Bei Entfernung des austauschbaren Abstandshalter 60 wird innerhalb des Substrats 8 ein Paar von eine horizontale Stufe beinhaltenden Gräben 15 gebildet.
  • Jeder eine horizontale Stufe beinhaltende Graben 15 weist eine erste vertikale Seitenwand, die sich von einem untersten Teilbereich der Außenwände des Gate-Abstandshalters 58 bis zu der ersten Tiefe d1 in das Substrat 8 hinein erstreckt, eine erste horizontale Oberfläche, die sich in der ersten Tiefe d1 befindet, eine zweite vertikale Seitenwand, die sich von der ersten Tiefe d1 bis zu der zweiten Tiefe d2 erstreckt, sowie eine zweite horizontale Oberfläche auf, die sich in der zweiten Tiefe d2 befindet. Die ersten vertikalen Seitenwände des Paars von eine horizontale Stufe beinhaltenden Gräben 15 sind mit den Außenwänden des Gate-Abstandshalters 58 vertikal koinzident.
  • Bezugnehmend auf 8 werden integrierte epitaxiale Diffusionsbereiche gebildet. Eine „integrierte“ Struktur bedeutet hierin eine Struktur, die durchgehend ein gleiches Material beinhaltet und keinerlei physische Grenzfläche darin beinhaltet, die auf atomarer oder molekularer Ebene eine strukturelle Diskontinuität aufweist. So beinhaltet eine integrierte Struktur keinerlei physisch manifestierte Grenzfläche, wie beispielsweise eine Korngrenze oder eine Materialschicht zwischen zwei Flächen.
  • Wie hierin verwendet, bezieht sich ein „integrierter epitaxialer Diffusionsbereich“ auf einen integrierten epitaxialen Source- und Source-Erweiterungsbereich oder einen integrierten epitaxialen Drain- und Drain-Erweiterungsbereich. Die integrierten epitaxialen Diffusionsbereiche beinhalten einen integrierten epitaxialen Source- und Source-Erweiterungsbereich 16 sowie einen integrierten epitaxialen Drain- und Drain-Erweiterungsbereich 18 werden mittels Füllen des Paars von eine horizontale Stufe beinhaltenden Gräben 15 mit einem dotierten Halbleitermaterial gebildet. Der integrierte epitaxiale Source- und Source-Erweiterungsbereich 16 ist eine integrierte Struktur, welche die Funktion eines epitaxialen Source-Bereichs und eines epitaxialen Source-Erweiterungsbereichs ohne irgendeine physisch manifestierte Grenzfläche darin ausführt. Der integrierte epitaxiale Drain- und Drain-Erweiterungsbereich 18 ist eine integrierte Struktur, welche die Funktion eines epitaxialen Drain-Bereichs und eines epitaxialen Drain-Erweiterungsbereichs ohne irgendeine physisch manifestierte Grenzfläche darin ausführt.
  • Der integrierte epitaxiale Source- und Source-Erweiterungsbereich 16 sowie der integrierte epitaxiale Drain- und Drain-Erweiterungsbereich 18 werden mittels selektiver Epitaxie gebildet, bei der ein Halbleitermaterial lediglich auf freigelegten Halbleiteroberflächen abgeschieden wird, während das Halbleitermaterial auf dielektrischen Oberflächen nicht abgeschieden wird. Die selektive Epitaxie setzt gleichzeitige oder alternierende Schritte von Abscheidung und Ätzen eines Halbleitermaterials ein. Die Abscheidung wird mittels eines Strömens eines Reaktandengases, das eine Vorläuferverbindung für ein Halbleitermaterial beinhaltet, in einer Prozesskammer bewerkstelligt, in der die erste exemplarische Halbleiterstruktur für ein Bearbeiten angeordnet ist. Exemplarische Vorläuferverbindungen für ein Halbleitermaterial beinhalten SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, GeH4, Ge2H6 und GeH2Cl2, sind jedoch nicht darauf beschränkt. Der Ätzschritt, der gleichzeitig mit oder in Wechselfolge mit dem Abscheidungsschritt durchgeführt wird, wird mittels Strömen eines Ätzgases in der Prozesskammer bewerkstelligt. Exemplarische Ätzmittel beinhalten HCL, sind jedoch nicht darauf beschränkt.
  • Der integrierte epitaxiale Source- und Source-Erweiterungsbereich 16 sowie der integrierte epitaxiale Drain- und Drain-Erweiterungsbereich 18 sind mit elektrischen Dotierstoffen eines zweiten Leitfähigkeitstyps dotiert, welcher der entgegengesetzte Typ des ersten Leitfähigkeitstyps ist. Wenn zum Beispiel der erste Leitfähigkeitstyp der p-Typ ist, ist der zweite Leitfähigkeitstyp der n-Typ und umgekehrt. Wie vorstehend erörtert, ist der einkristalline Halbleiterbereich 10 eine Halbleiterschicht, die ein einkristallines Halbleitermaterial des ersten Leitfähigkeitstyps beinhaltet, das hierin als ein erstes einkristallines Halbleitermaterial bezeichnet wird. Der integrierte epitaxiale Source- und Source-Erweiterungsbereich 16 sowie der integrierte epitaxiale Drain- und Drain-Erweiterungsbereich 18 sind zu dem einkristallinen Halbleiterbereich 10 epitaxial ausgerichtet.
  • An den Grenzflächen zwischen dem einkristallinen Halbleiterbereich 10 und jedem von dem integrierten epitaxialen Source- und Source-Erweiterungsbereich 16 und dem integrierten epitaxialen Drain- und Drain-Erweiterungsbereich 18 ist ein Paar von pn-Übergängen ausgebildet. Jeder pn-Übergang beinhaltet eine erste vertikale Oberfläche, die sich von einem untersten Teilbereich der Außenwände des Gate-Abstandshalters 58 bis zu der ersten Tiefe d1 in das Substrat 8 hinein erstreckt, eine erste horizontale Oberfläche, die sich in der ersten Tiefe d1 befindet, eine zweite vertikale Oberfläche, die sich von der ersten Tiefe d1 bis zu der zweiten Tiefe d2 erstreckt, sowie eine zweite horizontale Oberfläche, die sich in der zweiten Tiefe d2 befindet.
  • Ein oberer Teilbereich des einkristallinen Halbleiterbereichs 10, der sich bis zu den zwei pn-Übergängen und den flachen Grabenisolationsstrukturen 20 erstreckt, die den integrierten epitaxialen Source- und Source-Erweiterungsbereich 16 sowie den integrierten epitaxialen Drain- und Drain-Erweiterungsbereich 18 umgeben, wirkt als ein einkristalliner Body-Bereich 10B.
  • Der integrierte epitaxiale Source- und Source-Erweiterungsbereich 16 ist zu dem einkristallinen Body-Bereich 10B an der Gesamtheit einer Grenzfläche epitaxial ausgerichtet, die eine erste horizontale Oberfläche in der ersten Tiefe d1 von einer Oberseite des einkristallinen Body-Bereichs 10B aus, eine zweite horizontale Oberfläche in der zweiten Tiefe d2 von der Oberseite des einkristallinen Body-Bereichs 10B aus, eine erste vertikale Oberfläche, die an eine Außenseite des Gate-Abstandshalters 58 angrenzt und sich von der Oberseite des einkristallinen Body-Bereichs 10B bis zu der ersten Tiefe d1 erstreckt, und eine zweite vertikale Oberfläche beinhaltet, die an einem oberen Ende an die erste horizontale Oberfläche angrenzt und an einem unteren Ende an die zweite horizontale Oberfläche angrenzt.
  • Des Weiteren ist der integrierte epitaxiale Drain- und Drain-Erweiterungsbereich 18 zu dem einkristallinen Body-Bereich 10B an der Gesamtheit einer Grenzfläche epitaxial ausgerichtet, die eine dritte horizontale Oberfläche in der ersten Tiefe d1 von einer Oberseite des einkristallinen Body-Bereichs 10B aus, eine vierte horizontale Oberfläche in der zweiten Tiefe d2 von der Oberseite des einkristallinen Body-Bereichs 10B aus, eine dritte vertikale Oberfläche, die an eine Außenseite des Gate-Abstandshalters 58 angrenzt und sich von der Oberseite des einkristallinen Body-Bereichs 10B bis zu der ersten Tiefe d1 erstreckt, und eine vierte vertikale Oberfläche beinhaltet, die an einem oberen Ende an die dritte horizontale Oberfläche angrenzt und an einem unteren Ende an die vierte horizontale Oberfläche angrenzt.
  • In einer Ausführungsform kann die Dotierstoffkonzentration während der Bildung des integrierten epitaxialen Source- und Source-Erweiterungsbereichs 16 und des integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs 18 gleich gehalten werden, indem während des selektiven Epitaxie-Prozesses eine Dotierung in-situ durchgeführt wird. In dieser Ausführungsform weisen die Gesamtheit des integrierten epitaxialen Source- und Source-Erweiterungsbereichs 16 und eine Gesamtheit des integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs 18 durchgehend eine gleiche Dotierstoffkonzentration auf.
  • Der integrierte epitaxiale Source- und Source-Erweiterungsbereich 16 und der einkristalline Body-Bereich 18 können andere Halbleitermaterialien als oder können das gleiche Halbleitermaterial wie das Halbleitermaterial des einkristallinen Halbleiterbereichs 10 aufweisen (mit Ausnahme der elektrischen Dotierstoffe).
  • Die freigelegten Oberflächen des integrierten epitaxialen Source- und Source-Erweiterungsbereichs 16 sowie des integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs 18 können Facetten beinhalten, die Ebenen mit Miller'schem Index der einkristallinen Halbleitermaterialien des integrierten epitaxialen Source- und Source-Erweiterungsbereichs 16 sowie des integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs 18 sind.
  • Bezugnehmend auf 9 wird eine dielektrische Planarisierungsschicht 70 abgeschieden und nachfolgend über dem integrierten epitaxialen Source- und Source-Erweiterungsbereich 16 sowie dem integrierten epitaxialen Drain- und Drain-Erweiterungsbereich 18 planarisiert. Die dielektrische Planarisierungsschicht 70 beinhaltet ein dielektrisches Material, wie beispielsweise Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, ein Organosilicatglas oder eine Kombination derselben. Die Dicke der dielektrischen Planarisierungsschicht 70, wie sie abgeschieden ist, ist größer als die Höhe der Gate-Struktur (50, 52, 56, 58), so dass sich die Oberseite der dielektrischen Planarisierungsschicht 70, wie sie abgeschieden ist, über der Oberseite der Gate-Struktur (50, 52, 56, 58) befindet. Die Planarisierung der dielektrischen Planarisierungsschicht 70 kann zum Beispiel mittels einer chemisch-mechanischen Planarisierung (CMP) durchgeführt werden, die das Gate-Deck-Dielektrikum 56 als eine Stoppschicht einsetzt.
  • Bezugnehmend auf 10 wird die Gate-Struktur (50, 52, 56, 58) selektiv bezüglich des einkristallinen Halbleiterbereichs 10 und der dielektrischen Planarisierungsschicht 10 entfernt, um einen Gate-Hohlraum 59 zu bilden. Es können ein Nassätzvorgang, ein Trockenätzvorgang oder eine Kombination derselben eingesetzt werden, um die verschiedenen Komponenten der Gate-Struktur (50, 52, 56, 58) zu entfernen.
  • Bezugnehmend auf 11 werden Seitenwände der dielektrischen Planarisierungsschicht 70 und freigelegte Teilbereiche des integrierten epitaxialen Source- und Source-Erweiterungsbereichs 16 sowie des einkristallinen Body-Bereichs 18 mittels Einsetzen eines isotropen Ätzvorgangs, wie beispielsweise eines Nassätzvorgangs, lateral vertieft. Der Gate-Hohlraum 59 wird lateral erweitert, da freigelegte Teilbereiche des integrierten epitaxialen Source- und Source-Erweiterungsbereichs 16 sowie des integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs 18 selektiv bezüglich des einkristallinen Halbleiterbereichs 10 entfernt werden. Bei einer lateralen Erweiterung des Gate-Hohlraums 59 liegen periphere Teilbereiche des Gate-Hohlraums 59 über einem verbleibenden Teilbereich des integrierten epitaxialen Source- und Source-Erweiterungsbereichs 16 sowie einem verbleibenden Teilbereich des einkristallinen Body-Bereichs 18.
  • Bezugnehmend auf 12 wird eine Ersetzungs-Gate-Struktur gebildet, indem der Gate-Hohlraum 59 mit einer Ersetzungs-Gate-Dielektrikum-Schicht und einer Ersetzungs-Gate-Leiter-Schicht gefüllt wird und indem nachfolgend Teilbereiche der Ersetzungs-Gate-Dielektrikum-Schicht und der Ersetzungs-Gate-Leiter-Schicht von über der Oberseite der dielektrischen Planarisierungsschicht 70 entfernt werden. Der verbleibende Teilbereich der Ersetzungs-Gate-Dielektrikum-Schicht ist eine U-förmige Gate-Dielektrikum-Schicht 80, und der verbleibende Teilbereich der Ersetzungs-Gate-Leiter-Schicht ist eine leitfähige Gate-Elektrode 82. Die U-förmige Gate-Dielektrikum-Schicht 80 und die leitfähige Gate-Elektrode 82 bilden insgesamt eine Ersetzungs-Gate-Struktur (80, 82).
  • Eine Seitenwand des integrierten epitaxialen Source- und Source-Erweiterungsbereichs 16 ist in Kontakt mit einem unteren Teilbereich einer Außenwand der U-förmigen Gate-Dielektrikum-Schicht 80. In ähnlicher Weise ist eine Seitenwand des integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs 18 in Kontakt mit einem unteren Teilbereich einer weiteren Außenwand der U-förmigen Gate-Dielektrikum-Schicht 80. Ein peripherer Teilbereich einer Unterseite der U-förmigen Gate-Dielektrikum-Schicht 80 ist in Kontakt mit einer Oberfläche des integrierten epitaxialen Source- und Source-Erweiterungsbereichs 16. In ähnlicher Weise ist ein peripherer Teilbereich einer Unterseite der U-förmigen Gate-Dielektrikum-Schicht 80 in Kontakt mit einer Oberfläche des integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs 18.
  • Eine vertikale Oberfläche des pn-Übergangs zwischen dem einkristallinen Body-Bereich 10B (siehe 8) und dem integrierten epitaxialen Source- und Source-Erweiterungsbereich 16 grenzt an einem oberen Ende direkt an eine Unterseite der U-förmigen Gate-Dielektrikum-Schicht 80 an. In ähnlicher Weise grenzt eine vertikale Oberfläche des pn-Übergangs zwischen dem einkristallinen Body-Bereich 10B (siehe 8) und dem integrierten epitaxialen Drain- und Drain-Erweiterungsbereich 18 an einem oberen Ende direkt an die Unterseite der U-förmigen Gate-Dielektrikum-Schicht 80 an.
  • Bezugnehmend auf 13 wird über der dielektrischen Planarisierungsschicht 70 und der Ersetzungs-Gate-Struktur (80, 82) eine dielektrische Schicht 90 für eine Kontaktebene gebildet. Die dielektrische Schicht 90 für die Kontaktebene kann irgendein Material beinhalten, das als ein dielektrisches Material in Metallzwischenverbindungsstrukturen eingesetzt werden kann. Zum Beispiel kann die dielektrische Schicht 90 für die Kontaktebene ein dotiertes oder undotiertes Silicatglas, Siliciumnitrid, ein Organosilicatglas oder eine Kombination derselben beinhalten.
  • Bezugnehmend auf 14 können verschiedene Metall-Halbleiter-Legierungs-Teilbereiche und Kontakt-Durchkontakt-Strukturen gebildet werden. Die verschiedenen Metall-Halbleiter-Legierungs-Teilbereiche können zum Beispiel einen Metall-Halbleiter-Legierungs-Teilbereich 86 auf der Source-Seite und einen Metall-Halbleiter-Legierungs-Teilbereich 88 auf der Drain-Seite beinhalten. Die verschiedenen Metall-Halbleiter-Legierungs-Teilbereiche können ein Metallsilicid beinhalten, wenn der integrierte epitaxiale Source- und Source-Erweiterungsbereich 16 und der integrierte epitaxiale Drain- und Drain-Erweiterungsbereich 18 Silicium beinhalten. Die Kontakt-Durchkontakt-Strukturen können zum Beispiel eine Kontakt-Durchkontakt-Struktur 96 auf der Source-Seite, eine Kontakt-Durchkontakt-Struktur 98 auf der Drain-Seite und eine Kontakt-Durchkontakt-Struktur 92 auf der Gate-Seite beinhalten.
  • Bezugnehmend auf 15 kann eine zweite exemplarische Halbleiterstruktur gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung aus der ersten exemplarischen Halbleiterstruktur von 8 abgeleitet werden, indem eine dielektrische Schicht 190 für eine Kontaktebene abgeschieden und planarisiert wird und verschiedene Metall-Halbleiter-Legierungs-Teilbereiche und Kontakt-Durchkontakt-Strukturen gebildet werden. Die verschiedenen Metall-Halbleiter-Legierungs-Teilbereiche können zum Beispiel einen Metall-Halbleiter-Legierungs-Teilbereich 86 auf der Source-Seite, einen Metall-Halbleiter-Legierungs-Teilbereich 88 auf der Drain-Seite und einen Metall-Halbleiter-Legierungs-Teilbereich 82 auf der Gate-Seite beinhalten. Die verschiedenen Metall-Halbleiter-Legierungs-Teilbereiche können ein Metallsilicid beinhalten, wenn der integrierte epitaxiale Source- und Source-Erweiterungs-Teilbereich 16 sowie der integrierte epitaxiale Drain- und Drain-Erweiterungsbereich 18 Silicium beinhalten. Die Kontakt-Durchkontakt-Strukturen können zum Beispiel eine Kontakt-Durchkontakt-Struktur 96 auf der Source-Seite, eine Kontakt-Durchkontakt-Struktur 98 auf der Drain-Seite und eine Kontakt-Durchkontakt-Struktur 92 auf der Gate-Seite beinhalten.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung findet industrielle Anwendbarkeit in der Auslegung und Fertigung von Halbleiter-Feldeffekttransistor(FET)-Einheiten mit hoher Leistungsfähigkeit, die in integrierten Schaltkreischips eingebaut sind, die in einer großen Vielfalt von elektronischen und elektrischen Vorrichtungen Anwendung finden.

Claims (11)

  1. Halbleiterstruktur, die einen Feldeffekttransistor (FET) beinhaltet, wobei die Halbleiterstruktur aufweist: einen einkristallinen Body-Bereich (10B), der sich in einem Halbleitersubstrat (8) befindet; eine U-förmige Gate-Dielektrikum-Schicht (80); eine leitfähige Gate-Elektrode (82), die in der U-förmigen Gate-Dielektrikum-Schicht eingebettet ist; einen integrierten epitaxialen Diffusionsbereich (16, 18), der zu dem einkristallinen Body-Bereich (10B) an einer Grenzfläche epitaxial ausgerichtet ist, die eine erste horizontale Oberfläche in einer ersten Tiefe (d1) von einer Oberseite des einkristallinen Body-Bereichs aus und eine zweite horizontale Oberfläche in einer zweiten Tiefe (d2) von der Oberseite des einkristallinen Body-Bereichs (10B) aus beinhaltet, wobei die zweite Tiefe (d2) größer als die erste Tiefe (d1) ist, wobei die Oberseite des einkristallinen Body-Bereichs an einen zentralen Teilbereich einer Unterseite der U-förmigen Gate-Dielektrikum-Schicht angrenzt, wobei ein pn-Übergang an der Grenzfläche ausgebildet ist, wobei sich ein Teil des integrierten epitaxialen Diffusionsbereichs über einer horizontalen Ebene umfassend die Unterseite der U-Förmigen Gate-Dielektrikums-Schicht befindet, wobei die Grenzfläche eine vertikale Oberfläche aufweist, die an einem oberen Ende direkt an die erste horizontale Oberfläche und an einem unteren Ende direkt an die zweite horizontale Oberfläche angrenzt, wobei die Grenzfläche eine weitere vertikale Oberfläche aufweist, die an einem unteren Ende direkt an die erste horizontale Oberfläche angrenzt und an einem oberen Ende an einen peripheren Teilbereich der Unterseite der U-förmigen Gate-Dielektrikum-Schicht angrenzt, wobei der integrierte epitaxiale Diffusionsbereich über die vertikale Oberfläche und die weitere vertikale Oberfläche hinweg zu dem einkristallinen Body-Bereich epitaxial ausgerichtet ist, wobei eine Seitenwand des Teils des integrierten epitaxialen Diffusionsbereichs in Kontakt mit einem unteren Teilbereich einer äußeren vertikalen Seitenwand der U-förmigen Gate-Dielektrikum-Schicht ist, wobei der periphere Teilbereich der Unterseite der U-förmigen Gate-Dielektrikum-Schicht in Kontakt mit einer Oberfläche des integrierten epitaxialen Diffusionsbereichs ist, wobei sich eine vertikale Ebene umfassend eine Grenzfläche zwischen der Seitenwand des Teils des integrierten epitaxialen Diffusionsbereichs und dem unteren Teilbereich der äußeren Seitenwand der U-förmigen Gate-Dielektrikum-Schicht zwischen einer vertikalen Ebene umfassend die vertikale Oberfläche und einer vertikalen Ebene umfassend die weitere vertikale Oberfläche befindet; und eine dielektrische Planarisierungsschicht (70), die den integrierten epitaxialen Diffusionsbereich bedeckt und die U-förmige Gate-Dielektrikum-Schicht lateral umgibt, wobei sich eine Seitenwand der dielektrischen Planarisierungsschicht von der Seitenwand des Teils des integrierten epitaxialen Diffusionsbereichs erstreckt, wobei die Seitenwand der dielektrischen Planarisierungsschicht in Kontakt mit einem oberen Teilbereich der äußeren vertikalen Seitenwand der U-förmigen Gate-Dielektrikum-Schicht ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei eine Gesamtheit des integrierten epitaxialen Diffusionsbereichs durchgehend eine gleiche Dotierstoffkonzentration aufweist.
  3. Halbleiterstruktur nach Anspruch 2, wobei der einkristalline Body-Bereich eine Dotierung eines ersten Leitfähigkeitstyps aufweist und der integrierte epitaxiale Diffusionsbereich eine Dotierung eines zweiten Leitfähigkeitstyps aufweist, welcher der entgegengesetzte des ersten Leitfähigkeitstyps ist.
  4. Halbleiterstruktur nach Anspruch 1, wobei der integrierte epitaxiale Diffusionsbereich und der einkristalline Body-Bereich (10B) unterschiedliche Halbleitermaterialien aufweisen.
  5. Halbleiterstruktur nach Anspruch 1, die des Weiteren einen weiteren integrierten epitaxialen Diffusionsbereich (16, 18) aufweist, der zu dem einkristallinen Body-Bereich an einer weiteren Grenzfläche epitaxial ausgerichtet ist, die eine dritte horizontale Oberfläche in der ersten Tiefe von der Oberseite des einkristallinen Body-Bereichs aus und eine vierte horizontale Oberfläche in der zweiten Tiefe von der Oberseite des einkristallinen Body-Bereichs aus beinhaltet.
  6. Halbleiterstruktur nach Anspruch 5, wobei eine Gesamtheit des integrierten epitaxialen Diffusionsbereichs und eine Gesamtheit des weiteren integrierten epitaxialen Diffusionsbereichs durchgehend eine gleiche Dotierstoffkonzentration aufweisen.
  7. Verfahren zum Bilden einer Halbleiterstruktur, die einen Feldeffekttransistor (FET) beinhaltet, wobei das Verfahren aufweist: Bilden einer Gate-Struktur (50, 52, 56, 58) auf einer Halbleiterschicht (10) in einem Halbleitersubstrat (8); Bilden eines Paars von ersten Gräben (11) mit einer ersten Tiefe (d1) um die Gate-Struktur in der Halbleiterschicht herum; Bilden eines zu entfernenden Abstandshalters (60) um die Gate-Struktur herum, um proximale Teilbereiche der ersten Gräben zu bedecken, wobei ein einkristalliner Body-Bereich des FETs durch die proximalen Teilbereiche der ersten Gräben begrenzt ist; Bilden eines Paars von zweiten Gräben (13) bis zu einer zweiten Tiefe (d2), die größer als die erste Tiefe (d1) ist, indem Teilbereiche des Paars von ersten Gräben vertieft werden, die nicht durch die Gate-Struktur und den zu entfernenden Abstandshalter (60) bedeckt sind; Entfernen des zu entfernenden Abstandshalters (60), wobei ein Paar von eine horizontale Stufe beinhaltenden Gräben gebildet wird; Bilden eines integrierten epitaxialen Source- und Source-Erweiterungsbereichs (16) und eines integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs (18) mittels selektiver Epitaxie, indem das Paar von eine horizontale Stufe beinhaltenden Gräben mit einem dotierten Halbleitermaterial gefüllt wird, Abscheiden und Planarisieren einer dielektrischen Planarisierungsschicht (70) über dem integrierten epitaxialen Source- und Source-Erweiterungsbereich (16) sowie dem integrierten epitaxialen Drain- und Drain-Erweiterungsbereich (18); und Ersetzen der Gate-Struktur durch eine Ersetzungs-Gate-Struktur, wobei das Ersetzen der Gate-Struktur durch eine Ersetzungs- Gate -Struktur aufweist: Entfernen der Gate-Struktur selektiv bezüglich der Halbleiterschicht, um einen Gate-Hohlraum (59) zu bilden; laterales Erweitern des Gate-Hohlraums mittels Entfernen freigelegter Teilbereiche des integrierten epitaxialen Source- und Source-Erweiterungsbereichs (16) sowie des integrierten epitaxialen Drain- und Drain-Erweiterungsbereichs (18) selektiv bezüglich der Halbleiterschicht; und Füllen des lateral erweiterten Hohlraums mit einer Ersetzungs-Gate-Dielektrikum-Schicht und einer Ersetzungs-Gate-Leiter-Schicht und nachfolgend Entfernen von Teilbereichen der Ersetzungs-Gate-Dielektrikum-Schicht und der Ersetzungs-Gate-Leiter-Schicht von über der Oberseite der dielektrischen Planarisierungsschicht derart, dass eine Seitenwand der dielektrischen Planarisierungsschicht in Kontakt mit einem oberen Teilbereich der äußeren vertikalen Seitenwand der so erhaltenen U-förmigen Gate-Dielektrikum-Schicht (80) ist.
  8. Verfahren nach Anspruch 7, wobei die Halbleiterschicht ein einkristallines Halbleitermaterial beinhaltet und der integrierte epitaxiale Source- und Source-Erweiterungsbereich sowie der integrierte epitaxiale Drain- und Drain-Erweiterungsbereich zu der Halbleiterschicht epitaxial ausgerichtet sind.
  9. Verfahren nach Anspruch 7, das des Weiteren aufweist: Bilden von flächendeckenden Schichten (50L, 52L, 56L) für einen Gate-Stapel auf dem Halbleitersubstrat; Strukturieren der flächendeckenden Schichten des Gate-Stapels, um einen Gate-Stapel zu bilden; und Bilden eines Gate-Abstandshalters (58) um den Gate-Stapel herum, wobei eine Kombination des Gate-Stapels und des Gate-Abstandshalters die Gate-Struktur bildet.
  10. Verfahren nach Anspruch 7, wobei der zu entfernende Abstandshalter selektiv bezüglich der Gate-Struktur entfernt wird.
  11. Verfahren nach Anspruch 9, wobei Seitenwände des Paars von eine horizontale Stufe beinhaltenden Gräben nach einer Bildung des Paars von eine horizontale Stufe beinhaltenden Gräben mit Außenwänden des Gate-Abstandshalters vertikal koinzident sind.
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