DE102015117320A1 - Halbleitervorrichtung und deren herstellungsverfahren - Google Patents

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Chien-I Kuo
Lilly SU
Tzu-Ching Lin
Chii-Horng Li
Heng-Wen Ting
Jung-Chi Tai
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Abstract

Eine Halbleitervorrichtung umfasst ein Substrat, mindestens eine erste Isolierungsstruktur, mindestens zwei zweite Isolierungsstrukturen und eine Epitaxiestruktur. Das Substrat weist mehrere Halbleiterfinnen darin auf. Die erste Isolierungsstruktur ist zwischen den Halbleiterfinnen angeordnet. Die Halbleiterfinnen sind zwischen den zweiten Isolierungsstrukturen angeordnet und die zweiten Isolierungsstrukturen erstrecken sich in das Substrat weiter als die erste Isolierungsstruktur. Die Epitaxiestruktur ist auf den Halbleiterfinnen angeordnet. Mindestens ein Hohlraum ist zwischen der ersten Isolierungsstruktur und der Epitaxiestruktur vorhanden.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer großen Anzahl von elektronischen Geräten, wie Computern, Mobiltelefonen und anderen verwendet. Halbleitervorrichtungen umfassen integrierte Schaltungen, die auf Halbleiterwafern durch Abscheiden vieler Arten von Material-Dünnschichten über den Halbleiterwafern und Strukturieren der Material-Dünnschichten gebildet werden, um die integrierten Schaltungen zu bilden. Integrierte Schaltungen umfassen Feldeffekttransistoren (FETs) wie Metalloxidhalbleiter(MOS)-Transistoren.
  • Beim Wettlauf zur Verbesserung der Transistorleistungsfähigkeit sowie der Reduzierung der Größe von Transistoren sind Transistoren derart entwickelt worden, dass sich die Source/Drain- und Kanalregionen in einer aus Bulksubstrat gebildeten Finne befinden. Solche nicht planaren Vorrichtungen sind Mehrfachgate-FinFETs. Ein Mehrfachgate-FinFET kann eine Gateelektrode aufweisen, die sich über einen finnenartigen Siliziumkörper spreizt, um eine Kanalregion zu bilden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
  • Die 1A bis 1F sind perspektivische Ansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung bei verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2 ist eine Schnittdarstellung entlang der Linie 2-2 von 1F.
  • 3 ist eine Schnittdarstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 4 ist eine Schnittdarstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 5 ist eine Schnittdarstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Die 6A bis 6C sind perspektivische Ansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung bei verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 7 ist eine Schnittdarstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter”, „unter”, „untere”, „über”, „obere” und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Die 1A bis 1F sind perspektivische Ansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung bei verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Es wird Bezug genommen auf 1A. Ein Substrat 110 wird bereitgestellt. Bei einigen Ausführungsformen kann das Substrat 110 ein Halbleitermaterial sein und kann bekannte Strukturen umfassen, die beispielsweise eine gradierte Schicht oder ein vergrabenes Oxid umfassen. Bei einigen Ausführungsformen umfasst das Substrat 110 Bulksilizium, das undotiert oder dotiert sein kann (z. B. p, n oder eine Kombination davon). Andere Materialien, die für die Bildung der Halbleitervorrichtung geeignet sind, können verwendet werden. Andere Materialien wie Germanium, Quarz, Saphir und Glas könnten alternativ für das Substrat 110 verwendet werden. Alternativ kann das Substrat 110 eine aktive Schicht eines Halbleiter-auf-Isolator-(SOI)-Substrates oder einer mehrschichtigen Struktur wie eine auf einer Bulksiliziumschicht gebildete Siliziumgermaniumschicht sein.
  • Mindestens zwei Gräben 112' werden in dem Substrat 110 gebildet. Die Gräben 112' können unter Verwendung einer Maskierungsschicht (nicht dargestellt) zusammen mit einem geeigneten Ätzprozess gebildet werden. Beispielsweise kann die Maskierungsschicht eine Hartmaske sein, die Siliziumnitrid umfasst, das durch einen Prozess wie chemische Gasphasenabscheidung (CVD) gebildet ist, obwohl andere Materialien wie Oxide, Oxynitride, Siliziumkarbid, Kombinationen davon oder dergleichen und andere Prozesse wie plasmaunterstützte CVD (PECVD), Niederdruck-CVD (LPCVD) oder selbst Siliziumoxidbildung gefolgt von Nitridbildung alternativ verwendet werden können. Sobald sie gebildet ist, kann die Maskierungsschicht durch einen geeigneten fotolithografischen Prozess strukturiert werden, um diejenigen Abschnitte des Substrates 110 freizulegen, die entfernt werden, um die Gräben 112' zu bilden.
  • Ein Fachmann wird jedoch erkennen, dass die Prozesse und Materialien, die vorstehend beschrieben sind, um die Maskierungsschicht zu bilden, nicht das einzige Verfahren darstellen, das verwendet werden kann, um Abschnitte des Substrates 110 zu schützen, während andere Abschnitte des Substrates 110 für die Bildung der Gräben 112' freigelegt werden. Ein anderer geeigneter Prozess, wie ein strukturierter und entwickelter Fotolack, kann alternativ verwendet werden, um Abschnitte des Substrates 110 freizulegen, die zu entfernen sind, um die Gräben 112' zu bilden. Alle diese Verfahren sollen vollständig im Rahmen der vorliegenden Offenbarung eingeschlossen sein.
  • Sobald eine Maskierungsschicht gebildet und strukturiert wurde, werden die Gräben 112' in dem Substrat 110 gebildet. Das freigelegte Substrat 110 kann durch einen geeigneten Prozess wie reaktives Ionenätzen (RIE) entfernt werden, um die Gräben 112' in dem Substrat 110 zu bilden, obwohl andere geeignete Prozesse alternativ verwendet werden können. Bei einigen Ausführungsformen können die Gräben 112' derart gebildet werden, dass sie eine Tiefe d1 kleiner als ungefähr 500 nm von der Fläche des Substrates 110 wie ungefähr 250 nm aufweisen. Wie nachfolgend in Bezug auf 1B beschrieben wird der Bereich des Substrates 110 zwischen den Gräben 112' anschließend strukturiert, um individuelle Halbleiterfinnen zu bilden.
  • Es wird Bezug genommen auf 1B. Der Eindeutigkeit halber wurde 1B von 1A vergrößert, um das Innere der Gräben 112' von 1A zu zeigen. Mindestens ein Graben 114 wird zwischen den Gräben 112' von 1A gebildet und die Gräben 112' werden gebildet, sodass sie Gräben 112 sind. In 1B werden beispielsweise zwei der Gräben 114 zwischen den Gräben 112 gebildet. Die Gräben 114 können Isolierungsregionen zwischen getrennten Halbleiterfinnen 116 sein, die entweder ein ähnliches Gate oder ähnliche Sources oder Drains teilen. Die Gräben 112 können Isolierungsregionen sein, die sich zwischen Halbleiterfinnen befinden, die kein ähnliches Gate, keine ähnliche Source oder Drain teilen.
  • Die Gräben 114 können unter Verwendung eines ähnlichen Prozesses, wie bei den Gräben 112' (vorstehend in Bezug auf 1A beschrieben), wie beispielsweise einem geeigneten Maskier- oder Fotolithografieprozess gefolgt von einem Ätzprozess gebildet werden. Zusätzlich wird die Bildung der Gräben 114 auch verwendet, um die Gräben 112' von 1A zu vertiefen, sodass sich die Gräben 112 in das Substrat 110 um eine weitere Entfernung erstrecken als die Gräben 114. D. h., die Gräben 112 sind tiefer als die Gräben 114. Dies kann unter Verwendung einer geeigneten Maske erfolgen, um die beiden Gräben 112 sowie diejenigen Bereiche des Substrates 110 freizulegen, die entfernt werden, um die Gräben 114 zu bilden. Als solches können die Gräben 112 eine zweite Tiefe d2 von zwischen ungefähr 20 nm und ungefähr 700 nm wie ungefähr 320 nm aufweisen und die Gräben 114 können derart gebildet werden, dass sie eine dritte Tiefe d3 von zwischen ungefähr 10 nm und ungefähr 150 nm wie ungefähr 1000 nm aufweisen. Es ist anzumerken, dass bei einigen anderen Ausführungsformen die Gräben 112 und 114 abhängig von den Ätzbedingungen runde Ecken aufweisen können, obwohl in 1B die Gräben 112 und 114 spitze Ecken aufweisen.
  • Ein Durchschnittsfachmann wird jedoch erkennen, dass der vorstehend beschriebene Prozess, um die Gräben 112 und 114 zu bilden, ein möglicher Prozess ist und in dieser Hinsicht nicht einschränken soll. Vielmehr kann ein anderer geeigneter Prozess verwendet werden, durch den die Gräben 112 und 114 gebildet werden können, sodass sich die Gräben 112 in das Substrat 110 weiter erstrecken als die Gräben 114. Beispielsweise können die Gräben 112 in einem einzelnen Ätzschritt gebildet und dann während der Bildung der Gräben 114 geschützt werden. Ein anderer geeigneter Prozess einschließlich jeglicher Anzahl von Maskier- und Entfernungsprozessen kann alternativ verwendet werden.
  • Zusätzlich zum Bilden der Gräben 114 bildet der Maskier- und Ätzprozess zusätzlich die Halbleiterfinnen 116 von denjenigen Abschnitten des Substrates 110, die nicht entfernt werden. Diese Halbleiterfinnen 116 können wie nachfolgend beschrieben verwendet werden, um die Kanalregion der Halbleitervorrichtung zu bilden. Während 1B drei Halbleiterfinnen 116 veranschaulicht, die von dem Substrat 110 gebildet sind, kann jegliche Anzahl von Halbleiterfinnen 116, die größer ist als 1, verwendet werden, sodass es die Gräben 112 und 114 gibt. Bei einigen Ausführungsformen können die Halbleiterfinnen 116 eine getrennte Kanalregion bilden, während sie immer noch nahe genug sind, um ein gemeinsames Gate zu teilen (dessen Bildung nachfolgend in Bezug auf 1D beschrieben wird).
  • Es wird Bezug genommen auf 1D. Die Gräben 112 und 114 werden mit einem Dielektrikum (nicht dargestellt) gefüllt. Das Dielektrikum wird innerhalb der Gräben 112 und 114 ausgespart, um entsprechend die Isolierungsstrukturen 122 (als zweite Isolierungsstrukturen oder Zwischenvorrichtungsisolierungsstrukturen bezeichnet) und 124 (als erste Isolierungsstrukturen oder Intravorrichtungsisolierungsstrukturen bezeichnet) zu bilden. Bei einigen Ausführungsformen erstrecken sich die Isolierungsstrukturen 122 in das Substrat 110 weiter als die Isolierungsstrukturen 124. Mit anderen Worten sind die Isolierungsstrukturen 122 tiefer als die Isolierungsstrukturen 124. Die Isolierungsstrukturen 122 definieren eine Kronenstruktur (oder eine kronenaktive Region) 102 in dem Substrat 110 und die Isolierungsstrukturen 124 definieren mehrere der Halbleiterfinnen 116 in der Kronenstruktur 102. Ausführlicher umfasst die Kronenstruktur (oder die kronenaktive Region) 102 die Halbleiterfinnen 116, die Isolierungsstruktur 124 und eine durchgehende Halbleiterzone 104. Die durchgehende Halbleiterzone 104 unterliegt den Halbleiterfinnen 116 und der Isolierungsstruktur 124. Das Dielektrikum kann ein Oxidmaterial, ein High-Density-Plasma-(HDP)-Oxid oder dergleichen sein. Das Dielektrikum kann nach einem optionalen Reinigen und Auskleiden der Gräben 112 und 114 gebildet werden, indem entweder ein CVD-Verfahren (z. B. der Prozess mit hohem Aspektverhältnis (HARP)), ein High-Density-Plasma-CVD-Verfahren oder eine andere geeignete Bildungsweise wie sie auf dem Fachgebiet bekannt ist verwendet wird.
  • Die Gräben 112 und 114 können durch Überfüllen der Gräben 112 und 114 und des Substrats 110 mit dem Dielektrikum und dann Entfernen des überschüssigen Materials außerhalb der Gräben 112 und 114 und des Substrats 110 durch einen geeigneten Prozess wie chemisch-mechanisches Polieren (CMP), einem Ätzen, einer Kombination von diesen oder dergleichen gefüllt werden. Bei einigen Ausführungsformen entfernt der Entfernungsprozess auch jedes Dielektrikum, das sich über dem Substrat 110 befindet, sodass das Entfernen des Dielektrikums die Fläche des Substrats 110 für weitere Verarbeitungsvorgänge freilegt.
  • Sobald die Gräben 112 und 114 mit dem Dielektrikum gefüllt wurden, kann das Dielektrikum dann von der Fläche des Substrates 110 weg ausgespart werden. Das Aussparen kann ausgeführt werden, um mindestens einen Abschnitt der Seitenwände der Halbleiterfinnen 116 neben der oberen Fläche des Substrates 110 freizulegen. Das Dielektrikum kann unter Verwendung eines Nassätzens durch Eintauchen der oberen Fläche des Substrates 110 in ein Ätzmittel wie HF ausgespart werden, obwohl andere Ätzmittel wie H2 und andere Verfahren wie ein reaktives Ionenätzen, ein Trockenätzen mit Ätzmitteln wie NH3/NF3, chemisches Oxidentfernen oder Trockenchemikalienreinigen alternativ verwendet werden können. Das Dielektrikum kann zu einer vierten Tiefe d4 von der Fläche des Substrates 110 zwischen ungefähr 5 nm und ungefähr 50 nm wie ungefähr 40 nm ausgespart werden. Zusätzlich kann das Aussparen auch jedes übrige Dielektrikum entfernen, das sich über dem Substrat 110 befindet, um sicherzustellen, dass das Substrat 110 für die Weiterverarbeitung freigelegt wird.
  • Ein Durchschnittsfachmann wird jedoch erkennen, dass die vorstehend beschriebenen Schritte nur ein Teil des gesamten Verfahrensablaufs sein können, der verwendet wird, um das Dielektrikum zu füllen und auszusparen. Beispielsweise können Auskleidungsschritte, Reinigungsschritte, Glühschritte, Spaltenfüllungsschritte, Kombinationen davon und dergleichen auch verwendet werden, um die Gräben 112 und 114 mit dem Dielektrikum zu bilden und zu füllen. Alle potenziellen Prozessschritte sollen vollständig im Umfang der vorliegenden Ausführungsform beinhaltet sein.
  • Es wird Bezug genommen auf 1D. Ein Gatestapel 130 wird auf einem Abschnitt der Halbleiterfinnen 116 und der Isolierungsstrukturen 122 und 124 gebildet. Der Gatestapel 130 umfasst ein Gatedielektrikum 132 und eine Gateelektrode 134. Das Gatedielektrikum 132 kann durch Thermooxidation, chemische Gasphasenabscheidung, Sputtern oder jegliche anderen bekannten Verfahren, die auf dem Fachgebiet bekannt sind und verwendet werden, gebildet werden, um ein Gatedielektrikum zu bilden. Abhängig von der Technik der Gatedielektrikumbildung kann sich eine Dicke des Gatedielektrikums 132 oben auf den Halbleiterfinnen 116 von einer Dicke des Gatedielektrikums 132 auf der Seitenwand der Halbleiterfinnen 116 unterscheiden.
  • Das Gatedielektrikum 132 kann ein Material wie Siliziumdioxid oder Siliziumoxinitrid mit einer Dicke im Bereich von ungefähr 3 Angström bis zu ungefähr 100 Angström, wie ungefähr 10 Angström umfassen. Das Gatedielektrikum 132 kann alternativ aus einem Material mit hoher Dielektrizitätskonstante (high-k) (z. B. mit einer relativen Dielektrizitätskonstante größer als ungefähr 5) wie Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Hafniumoxynitrid (HfON) oder Zirkonoxid (ZrO2) oder Kombinationen davon mit einer äquivalenten Oxiddicke von ungefähr 0,5 Angström bis zu ungefähr 100 Angström wie ungefähr 10 Angström oder weniger gebildet werden. Zusätzlich können Kombinationen aus Siliziumdioxid, Siliziumoxynitrid und/oder High-k-Materialien ebenfalls für das Gatedielektrikum 132 verwendet werden.
  • Die Gateelektrode 134 wird auf dem Gatedielektrikum 132 gebildet. Die Gateelektrode 134 kann ein leitfähiges Material umfassen und kann aus einer Gruppe ausgewählt werden, die polykristallines Silizium (poly-Si), polykristallines Siliziumgermanium (poly-SiGe), metallische Nitride, metallische Silicide, Metalloxide, Metalle, Kombinationen davon und dergleichen umfasst. Beispiele metallischer Nitride umfassen Wolframnitrid, Molybdännitrid, Titannitrid und Tantalnitrid oder ihre Kombinationen. Beispiele eines metallischen Silicids umfassen Wolframsilicid, Titansilicid, Kobaltsilicid, Nickelsilizid, Platinsilicid, Erbiumsilizid oder ihre Kombinationen. Beispiele von Metalloxiden umfassen Rutheniumoxid, Indiumzinnoxid oder ihre Kombinationen. Beispiele eines Metalls umfassen Wolfram, Titan, Aluminium, Kupfer, Molybdän, Nickel, Platin usw.
  • Die Gateelektrode 134 kann durch chemische Gasphasenabscheidung (CVD), Sputterabscheidung oder anderen Techniken, die auf dem Fachgebiet bekannt sind und für das Abscheiden leitfähiger Materialien verwendet werden, abgeschieden werden. Die Dicke der Gateelektrode 134 kann im Bereich von ungefähr 200 Angström bis zu ungefähr 4.000 Angström liegen. Es können Ionen in die Gateelektrode 134 bei diesem Prozess eingeführt werden oder nicht. Ionen können beispielsweise durch Ionenimplantationstechniken eingeführt werden.
  • Der Gatestapel 130 definiert mehrere Kanalregionen (d. h., erste Abschnitte 117), die sich in den Halbleiterfinnen 116 unter dem Gatedielektrikum 132 befinden. Der Gatestapel 130 kann durch Abscheiden und Strukturieren einer Gatemaske (nicht dargestellt) auf einer Gateelektrodenschicht unter Verwendung von beispielsweise Abscheidungs- und Fotolithografietechniken, die auf dem Fachgebiet bekannt sind, gebildet werden. Die Gatemaske kann allgemein verwendete Abdeckmittel, wie (aber nicht beschränkt auf) Fotolackmaterial, Siliziumoxid, Siliziumoxinitrid und/oder Siliziumnitrid beinhalten. Ein Trockenätzprozess kann verwendet werden, um den strukturierten Gatestapel 130 zu bilden.
  • Sobald der Gatestapel 130 strukturiert ist, kann ein Paar von Abstandselementen 140 gebildet werden. Die Abstandselemente 140 können auf gegenüberliegenden Seiten des Gatestapels 130 gebildet werden. Die Abstandselemente 130 werden typischerweise durch ganzflächiges Abscheiden einer Abstandsschicht (nicht gezeigt) auf der zuvor gebildeten Struktur gebildet. Die Abstandsschicht kann SiN, Oxynitrid, SiC, SiON, Oxid und dergleichen umfassen und kann durch Verfahren gebildet werden, die verwendet werden, um solch eine Schicht zu bilden, wie chemische Gasphasenabscheidung (CVD), plasmaunterstützte CVD, Sputtern und andere auf dem Fachgebiet bekannt Verfahren. Die Abstandsschicht kann ein unterschiedliches Material mit unterschiedlichen oder ähnlichen Ätzeigenschaften umfassen wie das Dielektrikum der Isolierungsstrukturen 122 und 124. Die Abstandselemente 140 können dann beispielsweise durch ein oder mehrere Ätzvorgänge strukturiert werden, um die Abstandsschicht von den Horizontalflächen der Struktur zu entfernen.
  • In 1D weist mindestens eine von den Halbleiterfinnen 116 mindestens einen ersten Abschnitt 117 und mindestens einen zweiten Abschnitt 118 auf. Der Gatestapel 130 und die Abstandselemente 140 decken den ersten Abschnitt 117 ab, während sie den bzw. die zweiten Abschnitte 118 nicht abgedeckt belassen. D. h., der bzw. die zweiten Abschnitte 118 sind durch den Gatestapel 130 und die Abstandselemente 140 freigelegt. Des Weiteren weist mindestens eine von den Isolierungsstrukturen 124 mindestens einen ersten Abschnitt 125 und mindestens einen zweiten Abschnitt 126 auf. Der Gatestapel 130 und die Abstandselemente 140 decken den ersten Abschnitt 125 ab, während sie den bzw. die zweiten Abschnitte 126 nicht abgedeckt belassen. D. h., der bzw. die zweiten Abschnitte 126 sind durch den Gatestapel 130 und die Abstandselemente 140 freigelegt.
  • Es wird Bezug genommen auf 1E. Teile der zweiten Abschnitte 118 der Halbleiterfinnen 116 sind von den Bereichen entfernt, die nicht durch den Gatestapel 130 und die Abstandselemente 140 geschützt sind. Obere Flächen 118t der verbleibenden zweiten Abschnitte 118 der Halbleiterfinnen 116 befinden sich unter den oberen Flächen 126t von den zweiten Abschnitten 126 der Isolierungsstruktur 124. Dieses Entfernen kann durch ein reaktives Ionenätzen (RIE) unter Verwendung der Gatestapel 130 und der ersten Abstandselemente 140 als Hartmasken oder durch jeden anderen geeigneten Entfernungsprozess erfolgen. Bei einigen Ausführungsformen kann der Ätzprozess bei einem Druck von ungefähr 1 mTorr bis 1000 mTorr, einer Leistung von ungefähr 50 W bis 1000 W, einer Vorspannung von ungefähr 20 V bis 500 V, bei einer Temperatur von ungefähr 40°C bis 60°C unter Verwendung eines HBr und/oder Cl2 als Ätzgase ausgeführt werden. Bei den bereitgestellten Ausführungsformen kann außerdem die im Ätzprozess verwendete Vorspannung abgestimmt werden, um eine gute Steuerung einer Ätzrichtung zu ermöglichen und gewünschte Profile für die verbleibenden (oder ausgesparten) zweiten Abschnitte 118 der Halbleiterfinnen 116 zu erreichen. Es ist anzumerken, dass bei einigen anderen Ausführungsformen die verbleibenden zweiten Abschnitte 118 abhängig von den Ätzbedingungen runde Ecken aufweisen können, obwohl in 1E die verbleibenden zweiten Abschnitte 118 spitze Ecken aufweisen.
  • Es wird Bezug genommen auf die 1F und 2 und 2 ist eine Schnittdarstellung entlang der Linie 2-2 von 1F. Eine Epitaxiestruktur 160 wird auf den verbleibenden zweiten Abschnitten 118 der Halbleiterfinnen 116 und über den zweiten Abschnitten 126 der Isolierungsstrukturen 124 gebildet, wobei mindestens ein Hohlraum V auf den zweiten Abschnitten 126 der Isolierungsstrukturen 124 hinterlassen wird. In den 1F und 2 hinterlässt die Epitaxiestruktur 160 beispielsweise zwei Hohlräume V entsprechend auf den zweiten Abschnitten 126 der Isolierungsstrukturen 124. Da sich die Gitterkonstante der Epitaxiestruktur 160 von der des Substrats 110 unterscheidet, werden die Kanalregionen der Halbleiterfinnen 116 gespannt oder zugbeansprucht, um eine Ladungsträgerbeweglichkeit der Vorrichtung zu ermöglichen und die Vorrichtungsleistung zu verbessern. Bei einigen Ausführungsformen wird die Epitaxiestruktur 160 wie Siliziumkohlenstoff (SiC) durch einen LPCVD-Prozess epitaktisch gewachsen, um Source- und Drainregionen eines n-FinFETs zu bilden. Der LPCVD-Prozess wird bei einer Temperatur von ungefähr 400°C bis 800°C und einem Druck von ungefähr 1 bis 200 Torr unter Verwendung von Si3H8 und SiH3CH als Reaktionsgase ausgeführt. Bei einigen Ausführungsformen wird die Epitaxiestruktur 160 wie Siliziumgermanium (SiGe) durch einen LPCVD-Prozess epitaktisch gewachsen, um Source- und Drainregionen eines p-FinFETs zu bilden. Der LPCVD-Prozess wird bei einer Temperatur von ungefähr 400°C bis 800°C und unter einem Druck von ungefähr 1 bis 200 Torr unter Verwendung von SiH4 und GeH4 als Reaktionsgase ausgeführt.
  • Die Epitaxiestruktur 160 weist eine obere Fläche 162 auf. Mindestens ein Abschnitt der oberen Fläche 162 der Epitaxiestruktur 160 wird ausgespart. D. h., die obere Fläche 162 der Epitaxiestruktur 160 weist mindestens einen ausgesparten Oberflächenabschnitt 162r auf. Des Weiteren weist die obere Fläche 162 weiter mindestens einen Spitzenabschnitt 162p auf. Der ausgesparte Oberflächenabschnitt 162r ist das lokale Minimum der oberen Fläche 162 und der Spitzenabschnitt 162p ist ein lokales Maximum der oberen Fläche 162. In den 1F und 2 weist die obere Fläche 162 beispielsweise zwei der ausgesparten Oberflächenabschnitte 162r und drei der Spitzenabschnitte 162p auf. Die ausgesparten Oberflächenabschnitte 162r werden entsprechend über den zweiten Abschnitten 126 der Isolierungsstrukturen 124 lokalisiert, um entsprechend Nuten G in der Epitaxiestruktur 160 zu bilden. Daher ist die obere Fläche 162 eine gewellte Fläche.
  • In den 1F und 2 weist die Epitaxiestruktur 160 eine untere Fläche 164 angrenzend an die Hohlräume V auf. Mindestens ein Abschnitt der unteren Fläche 164 der Epitaxiestruktur 160 wird ausgespart, um den Hohlraum V zu bilden. In 1F und 2 wird die untere Fläche 164 der Epitaxiestruktur 160 ausgespart, um die zwei Hohlräume V zu bilden. Daher ist die untere Fläche 164 eine gewellte Fläche. Die Hohlräume V sind auf den zweiten Abschnitten 126 der Isolierungsstrukturen 124 angeordnet und trennen die Epitaxiestruktur 160 und die zweiten Abschnitte 126. Die zweiten Abschnitte 126 der Isolierungsstrukturen 124 sind entsprechend zwischen der Epitaxiestruktur 160 und dem Substrat 110 angeordnet. Bei einigen Ausführungsformen sind die Hohlräume V Lufteinschlüsse (oder Luftspalten), deren Dielektrizitätskonstante ungefähr 1 ist. Die Dielektrizitätskonstantendifferenz zwischen der Epitaxiestruktur 160 und den Hohlräumen V kann eine gute Wechselstrom-(AC)-Leistung erreichen.
  • Bei einigen Ausführungsformen weist mindestens einer von den zweiten Abschnitten 118 der Halbleiterfinnen 116 eine Dicke Ti in einem Bereich von ungefähr 5 nm bis zu ungefähr 13 nm auf. Mindestens einer von den zweiten Abschnitten 126 der Isolierungsstrukturen 124 weist eine Dicke T2 in einem Bereich von ungefähr 5 nm bis zu ungefähr 20 nm auf. Mindestens einer von den Hohlräumen V weist eine Dicke T3 größer als ungefähr 4 nm auf. Eine Teilung P von angrenzenden zwei der Halbleiterfinnen 116 (d. h., sie gleicht im Wesentlichen einer Teilung von angrenzenden zwei der Spitzenabschnitte 162p) ist im Wesentlichen kleiner als 40 nm. Ein Höhenunterschied H zwischen dem ersten Abschnitt 117 und dem zweiten Abschnitt 118 der Halbleiterfinne 116 liegt in einem Bereich von ungefähr 30 nm bis zu ungefähr 55 nm.
  • Bei einigen Ausführungsformen kann nach dem Prozess von 1F ein Kontakt (nicht dargestellt) auf der Epitaxiestruktur 160 gebildet werden, um die Epitaxiestruktur 160 und darüberliegende Strukturen der Halbleitervorrichtung miteinander zu verbinden. Bei einigen Ausführungsformen wird der Kontakt aus Metall hergestellt und der Anspruch ist in dieser Hinsicht nicht eingeschränkt. In den 1F und 2 kann die Kontaktfläche des Kontaktes und der Epitaxiestruktur 160 vergrößert sein, da die Epitaxiestruktur 160 die ausgesparte (gewellte) obere Fläche 162 aufweist, wodurch der Verbindungskontaktwiderstand reduziert und die Leistung der Halbleitervorrichtung verbessert wird. Da mindestens einer von den zweiten Abschnitten 118 der Halbleiterfinnen 116 zwischen den Isolierungsstrukturen 122 und 124 und den zweiten Abschnitten 118 angeordnet ist, bilden des Weiteren die Isolierungsstrukturen 122 und 124 zusammen eine Aussparung, wobei das seitliche Nachwachsen der Epitaxiestruktur 160 in der Aussparung eingeschränkt werden kann. Daher kann das Wachstumsverlagerungsproblem der Epitaxiestruktur 160 verbessert werden. Aufgrund der Isolierungsstrukturen 124 kann des Weiteren das Stromverlustproblem der Halbleiterfinnen 116 und der Epitaxiestruktur 160 verbessert werden. Außerdem kann die Dielektrizitätskonstantendifferenz zwischen der Epitaxiestruktur 160 und den Hohlräumen V eine gute Wechselstrom-(AC)-Leistung erreichen.
  • 3 ist eine Schnittdarstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Differenz zwischen den Halbleitervorrichtungen der 3 und 2 betrifft die Formen der Epitaxiestruktur 160. In 3 umfasst die Epitaxiestruktur 160 mehrere Epitaxieabschnitte 166, die voneinander beabstandet und entsprechend auf den Halbleiterfinnen 116 angeordnet sind. In 3 umfasst die Epitaxiestruktur 160 beispielsweise drei Epitaxieabschnitte 166. Die Epitaxieabschnitte 166 sind facettenförmig. Aufgrund von unterschiedlichen Wachstumsraten auf unterschiedlichen Ebenen können Facetten auf den Epitaxieabschnitten 166 gebildet werden. Beispielsweise ist die Wachstumsrate auf Flächen mit (111)-Oberflächenorientierung (als (111)-Ebenen bezeichnet) niedriger als die auf anderen Ebenen wie (110)- und (100)-Ebenen. Dementsprechend werden infolge der Differenz bei den Wachstumsraten von unterschiedlichen Ebenen Facetten 167 gebildet. Wenn die Epitaxieabschnitte 166 frei gewachsen werden, weisen die Facetten 167 die (111)-Oberflächenorientierungen auf (in anderen Worten auf (111)-Ebenen). Daher werden mit dem Fortschreiten des epitaktischen Wachsens aufgrund der Differenz bei den Wachstumsraten die Facetten 167 allmählich gebildet.
  • In 3 wird ein Hohlraum V zwischen angrenzenden zwei der Epitaxieabschnitte 166 und auf den zweiten Abschnitten 126 der Isolierungsstruktur 124 gebildet. Der Hohlraum V kann ein Lufteinschluss sein. Die Dielektrizitätskonstantendifferenz zwischen der Epitaxiestruktur 160 und den Hohlräumen V kann eine gute Wechselstrom-(AC)-Leistung erreichen. Des Weiteren hängt die Formdifferenz zwischen der Epitaxiestruktur 160 der 3 und 2 beispielsweise, von den epitaktischen Wachstumsbedingungen ab und der beanspruchte Umfang ist in dieser Hinsicht nicht eingeschränkt. Andere relevante strukturelle Details der Halbleitervorrichtung in 3 sind der Halbleitervorrichtung in 2 ähnlich und daher wird eine Beschreibung in dieser Hinsicht im Folgenden nicht wiederholt.
  • 4 ist eine Schnittdarstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Differenz zwischen den Halbleitervorrichtungen der 4 und 2 betrifft die Anzahl an Halbleiterfinnen 116 und die Form der Epitaxiestruktur 160. In 4 weist das Substrat 110 zwei Halbleiterfinnen 116 auf und die Isolierungsstruktur 124 ist dazwischen angeordnet. Die obere Fläche 162 der Epitaxiestruktur 160 weist einen ausgesparten Oberflächenabschnitt 162r und zwei Spitzenabschnitte 162p auf. Der ausgesparte Oberflächenabschnitt 162r wird zwischen den zwei Spitzenabschnitten 162p gebildet. Der ausgesparte Oberflächenabschnitt 162r befindet sich über den zweiten Abschnitten 126 der Isolierungsstrukturen 124, um eine Nut G in der Epitaxiestruktur 160 zu bilden. Daher ist die obere Fläche 162 eine gewellte Fläche. Des Weiteren wird ein Hohlraum V auf dem zweiten Abschnitt 126 der Isolierungsstruktur 124 und zwischen der Epitaxiestruktur 160 und dem zweiten Abschnitt 126 gebildet. Die Halbleitervorrichtungen mit zwei Halbleiterfinnen 116 können auf eine n-Metalloxidhalbleiter-(MOS)-Vorrichtung angewandt werden, während die Halbleitervorrichtungen mit drei Halbleiterfinnen 116 wie gezeigt in den 2 und 3 auf eine p-MOS-Vorrichtung angewandt werden können und der beanspruchte Umfang ist in dieser Hinsicht nicht eingeschränkt. Andere relevante strukturelle Details der Halbleitervorrichtung in 4 sind der Halbleitervorrichtung in 2 ähnlich und daher wird eine Beschreibung in dieser Hinsicht im Folgenden nicht wiederholt.
  • 5 ist eine Schnittdarstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Differenz zwischen den Halbleitervorrichtungen der 5 und 3 betrifft die Anzahl an Halbleiterfinnen 116. In 5 weist das Substrat 110 zwei Halbleiterfinnen 116 auf und die Isolierungsstruktur 124 ist dazwischen angeordnet. Die Epitaxiestruktur 160 umfasst zwei Epitaxieabschnitte 166, die voneinander beabstandet und entsprechend auf den zwei Halbleiterfinnen 116 angeordnet sind. Die Epitaxieabschnitte 166 sind facettenförmig. In 5 werden Facetten 167 infolge der Differenz in den Wachstumsraten von unterschiedlichen Ebenen gebildet. Wenn die Epitaxieabschnitte 166 frei gewachsen werden, weisen die Facetten 167 die (111)-Oberflächenorientierungen auf (in anderen Worten auf (111)-Ebenen). Daher werden mit dem Fortschreiten des epitaktischen Wachsens aufgrund der Differenz bei den Wachstumsraten die Facetten 167 allmählich gebildet. Des Weiteren wird ein Hohlraum V zwischen den zwei Epitaxieabschnitten 166 und auf den zweiten Abschnitten 126 der Isolierungsstruktur 124 gebildet, um die AC-Leistung der Halbleitervorrichtung zu verbessern. Die Halbleitervorrichtung in 5 kann auf eine NMOS-Struktur angewandt werden und der beanspruchte Umfang ist in dieser Hinsicht nicht eingeschränkt. Andere relevante strukturelle Details der Halbleitervorrichtung in 5 sind der Halbleitervorrichtung in 3 ähnlich und daher wird eine Beschreibung in dieser Hinsicht im Folgenden nicht wiederholt.
  • Die 6A bis 6C sind perspektivische Ansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung bei verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Querschnittspositionen der 6A bis 6C sind der Querschnittsposition von 1F ähnlich. Die Herstellungsverfahren der 1A bis 1D werden im Voraus ausgeführt. Da die relevanten Herstellungsdetails der vorstehend beschriebenen Ausführungsform ähnlich sind, wird eine Beschreibung in dieser Hinsicht im Folgenden nicht wiederholt. Es wird Bezug genommen auf 6A. Anschließend wird eine Seitenwandschicht 170 entlang den Halbleiterfinnen 116 gebildet. Die Seitenwandschicht 170 kann ein Dielektrikum wie Siliziumoxid umfassen. Alternativ kann die Seitenwandschicht 170 Siliziumnitrid, SiC, SiON oder Kombinationen davon umfassen. Bei einigen Ausführungsformen kann die Seitenwandschicht 170 zusammen mit den Abstandselementen 140 (siehe 1D) gebildet oder in einem zusätzlichen Prozess gebildet werden und der beanspruchte Umfang ist in dieser Hinsicht nicht eingeschränkt.
  • Es wird Bezug genommen auf 6B. Teile der zweiten Abschnitte 118 der Halbleiterfinnen 116 sind von den Bereichen entfernt, die nicht durch den Gatestapel 130 und die Abstandselemente 140 geschützt sind. Außerdem werden Teile der Seitenwandschicht 170 entfernt, um mehrere Seitenwandstrukturen 175 auf den zweiten Abschnitten 126 der Isolierungsstrukturen 124 zu bilden. Obere Flächen 118t der verbleibenden zweiten Abschnitte 118 der Halbleiterfinnen 116 befinden sich unter den oberen Flächen 126t von den zweiten Abschnitten 126 der Isolierungsstruktur 124. Dieses Entfernen kann durch ein reaktives Ionenätzen (RIE) unter Verwendung der Gatestapel 130 und der ersten Abstandselemente 140 (siehe 1D) als Hartmasken oder durch jeden anderen geeigneten Entfernungsprozess ausgeführt werden. Bei einigen Ausführungsformen kann der Ätzprozess bei einem Druck von ungefähr 1 mTorr bis 1000 mTorr, einer Leistung von ungefähr 50 W bis 1000 W, einer Vorspannung von ungefähr 20 V bis 500 V, bei einer Temperatur von ungefähr 40°C bis 60°C unter Verwendung eines HBr und/oder Cl2 als Ätzgase ausgeführt werden. Bei den bereitgestellten Ausführungsformen kann außerdem die im Ätzprozess verwendete Vorspannung abgestimmt werden, um eine gute Steuerung einer Ätzrichtung zu ermöglichen und gewünschte Profile für die verbleibenden (oder ausgesparten) zweiten Abschnitte 118 der Halbleiterfinnen 116 zu erreichen. Es ist anzumerken, dass bei einigen anderen Ausführungsformen die verbleibenden zweiten Abschnitte 118 abhängig von den Ätzbedingungen runde Ecken aufweisen können, obwohl in 6B die verbleibenden zweiten Abschnitte 118 spitze Ecken aufweisen.
  • In 6B ist während des Ätzprozesses die Ätzdicke der Seitenwandschicht 170 (siehe 6A) zwischen den Halbleiterfinnen 116 kleiner als andere Abschnitte, da die Ionen oder Ätzmittel für das Ätzen nicht leicht in die Spalte zwischen den Halbleiterfinnen 116 eintreten. Daher können bei einigen Ausführungsformen Abschnitte der Seitenwandschicht 170 auf den Isolierungsstrukturen 122 entfernt werden, während die Seitenwandstrukturen 175 auf den Isolierungsstrukturen 124 verbleiben. Bei einigen weiteren Ausführungsformen können Abschnitte der Seitenwandschicht 170 jedoch auf den Isolierungsstrukturen 122 verbleiben und eine Dicke aufweisen, die kleiner ist als die Seitenwandstrukturen 175. Bei einigen Ausführungsformen kann die Dicke der Seitenwandstrukturen 175 größer als 3 nm sein.
  • Es wird Bezug genommen auf 6C. Eine Epitaxiestruktur 160 wird auf den verbleibenden zweiten Abschnitten 118 der Halbleiterfinnen 116 und über den zweiten Abschnitten 126 der Isolierungsstrukturen 126 gebildet, was mindestens einen Hohlraum V auf den zweiten Abschnitten 126 der Isolierungsstrukturen 124 hinterlässt. In 6C hinterlässt die Epitaxiestruktur 160 beispielsweise entsprechend zwei Hohlräume V auf den zweiten Abschnitten 126 der Isolierungsstrukturen 124. Da sich die Gitterkonstante der Epitaxiestruktur 160 von der des Substrats 110 unterscheidet, werden die Kanalregionen der Halbleiterfinnen 116 gespannt oder zugbeansprucht, um eine Ladungsträgerbeweglichkeit der Vorrichtung zu ermöglichen und die Vorrichtungsleistung zu verbessern. Bei einigen Ausführungsformen wird die Epitaxiestruktur 160 wie Siliziumkohlenstoff (SiC) durch einen LPCVD-Prozess epitaktisch gewachsen, um Source- und Drainregionen eines n-FinFETs zu bilden. Der LPCVD-Prozess wird bei einer Temperatur von ungefähr 400°C bis 800°C und einem Druck von ungefähr 1 bis 200 Torr unter Verwendung von Si3H8 und SiH3CH als Reaktionsgase ausgeführt. Bei einigen Ausführungsformen wird die Epitaxiestruktur 160 wie Siliziumgermanium (SiGe) durch einen LPCVD-Prozess epitaktisch gewachsen, um Source- und Drainregionen eines p-FinFETs zu bilden. Der LPCVD-Prozess wird bei einer Temperatur von ungefähr 400°C bis 800°C und unter einem Druck von ungefähr 1 bis 200 Torr unter Verwendung von SiH4 und GeH4 als Reaktionsgase ausgeführt.
  • In 6C umfasst die Epitaxiestruktur 160 mehrere Epitaxieabschnitte 166, die voneinander beabstandet und entsprechend auf den Halbleiterfinnen 116 angeordnet sind. In 6c umfasst die Epitaxiestruktur 160 beispielsweise drei Epitaxieabschnitte 166. Die Seitenwandstrukturen 175 sind entsprechend zwischen den Epitaxieabschnitten 166 angeordnet, um das Profil der Epitaxieabschnitte 166 anzupassen. Die Epitaxieabschnitte 166 sind facettenförmig. Aufgrund von unterschiedlichen Wachstumsraten auf unterschiedlichen Ebenen können Facetten auf den Epitaxieabschnitten 166 gebildet werden. Beispielsweise ist die Wachstumsrate auf Flächen mit (111)-Oberflächenorientierung (als (111)-Ebenen bezeichnet) niedriger als die auf anderen Ebenen wie (110)- und (100)-Ebenen. Dementsprechend werden infolge der Differenz bei den Wachstumsraten von unterschiedlichen Ebenen Facetten 167 gebildet. Wenn die Epitaxieabschnitte 166 frei gewachsen werden, weisen die Facetten 167 die (111)-Oberflächenorientierungen auf (in anderen Worten auf (111)-Ebenen). Daher werden mit dem Fortschreiten des epitaktischen Wachsens aufgrund der Differenz bei den Wachstumsraten die Facetten 167 allmählich gebildet. Des Weiteren wird ein Hohlraum V zwischen angrenzenden zwei der Epitaxieabschnitte 166 und auf den zweiten Abschnitten 126 der Isolierungsstruktur 124 gebildet, um die AC-Leistung der Halbleitervorrichtung zu verbessern. Andere relevante strukturelle Details der Halbleitervorrichtung in 6C sind ähnlich der Halbleitervorrichtung in 2 und daher wird eine Beschreibung in dieser Hinsicht im Folgenden nicht wiederholt.
  • 7 ist eine Schnittdarstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Differenz zwischen den Halbleitervorrichtungen der 7 und 6c betrifft die Anzahl an Halbleiterfinnen 116. In 7 weist das Substrat 110 zwei Halbleiterfinnen 116 auf und die Isolierungsstruktur 124 und die Seitenwandstruktur 175 sind dazwischen angeordnet. Die Epitaxiestruktur 160 umfasst zwei Epitaxieabschnitte 166, die voneinander beabstandet und entsprechend auf den zwei Halbleiterfinnen 116 angeordnet sind. Die Epitaxieabschnitte 166 sind facettenförmig. Des Weiteren wird ein Hohlraum V zwischen den zwei Epitaxieabschnitten 166 und auf den zweiten Abschnitten 126 der Isolierungsstruktur 124 gebildet, um die AC-Leistung der Halbleitervorrichtung zu verbessern. Die Halbleitervorrichtung in 7 kann auf eine n-MOS-Vorrichtung angewandt werden und der beanspruchte Umfang ist in dieser Hinsicht nicht eingeschränkt. Andere relevante strukturelle Details der Halbleitervorrichtung in 7 sind der Halbleitervorrichtung in 6C ähnlich und daher wird eine Beschreibung in dieser Hinsicht im Folgenden nicht wiederholt.
  • Gemäß den vorstehend beschriebenen Ausführungsformen können die Kontaktfläche eines Kontaktes und die Epitaxiestruktur vergrößert sein, da die Epitaxiestruktur die ausgesparte (gewellte) obere Fläche aufweist, wodurch der Verbindungskontaktwiderstand reduziert und die Leistung der Halbleitervorrichtung verbessert wird. Da mindestens einer von den zweiten Abschnitten der Halbleiterfinnen zwischen den Isolierungsstrukturen und den zweiten Abschnitten angeordnet ist und die Isolierungsstrukturen zusammen eine Aussparung bilden, kann des Weiteren das (seitliche) Nachwachsen der Epitaxiestruktur in der Aussparung eingeschränkt werden. Daher kann das Wachstumsverlagerungsproblem der Epitaxiestruktur verbessert werden. Aufgrund der Isolierungsstrukturen, die zwischen den Halbleiterfinnen angeordnet sind, können das Stromverlustproblem der Halbleiterfinnen und die Epitaxiestruktur verbessert werden. Außerdem kann die Differenz der Dielektrizitätskonstante zwischen der Epitaxiestruktur und den Hohlräumen eine gute Wechselstrom-(AC)-Leistung erreichen.
  • Gemäß einigen Ausführungsformen umfasst eine Halbleitervorrichtung ein Substrat, mindestens eine erste Isolierungsstruktur, mindestens zwei zweite Isolierungsstrukturen und eine Epitaxiestruktur. Das Substrat weist mehrere Halbleiterfinnen darin auf. Die erste Isolierungsstruktur ist zwischen den Halbleiterfinnen angeordnet. Die Halbleiterfinnen sind zwischen den zweiten Isolierungsstrukturen angeordnet und die zweiten Isolierungsstrukturen erstrecken sich in das Substrat weiter als die erste Isolierungsstruktur. Die Epitaxiestruktur ist auf den Halbleiterfinnen angeordnet. Mindestens ein Hohlraum ist zwischen der ersten Isolierungsstruktur und der Epitaxiestruktur vorhanden.
  • Gemäß einigen Ausführungsformen umfasst eine Halbleitervorrichtung mehrere Zwischenvorrichtungsisolierungsstrukturen, mindestens eine kronenaktive Region und eine Epitaxiestruktur. Die kronenaktive Region ist zwischen den Zwischenvorrichtungsisolierungsstrukturen angeordnet und die kronenaktive Region umfasst mehrere Halbleiterfinnen, mindestens eine Intravorrichtungsisolierungsstruktur und eine durchgehende Halbleiterregion. Die Intravorrichtungsisolierungsstruktur ist zwischen den Halbleiterfinnen angeordnet. Die durchgehende Halbleiterzone unterliegt den Halbleiterfinnen und der Intravorrichtungsisolierungsstruktur. Die Epitaxiestruktur ist auf den Halbleiterfinnen angeordnet. Mindestens ein Luftspalt ist zwischen der Intravorrichtungsisolierungsstruktur und der Epitaxiestruktur vorhanden.
  • Gemäß einigen Ausführungsformen umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung das Bilden von mindestens einer ersten Isolierungsstruktur und von mehreren zweiten Isolierungsstrukturen in einem Substrat. Die zweiten Isolierungsstrukturen definieren eine Kronenstruktur in dem Substrat und die erste Isolierungsstruktur definiert mehrere Halbleiterfinnen in der Kronenstruktur. Ein Gatestapel ist die ersten Abschnitte der Halbleiterfinnen und einen ersten Abschnitt der ersten Isolierungsstruktur überlagernd gebildet, während zweite Abschnitte der Halbleiterfinnen und ein zweiter Abschnitt der ersten Isolierungsstruktur freigelegt belassen sind. Teile der zweiten Abschnitte der Halbleiterfinnen sind entfernt. Eine Epitaxiestruktur ist auf den verbleibenden zweiten Abschnitten der Halbleiterfinnen gebildet. Die Epitaxiestruktur hinterlässt einen Hohlraum auf dem zweiten Abschnitt der ersten Isolierungsstruktur.
  • Das Vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung umfassend: ein Substrat, das mehrere Halbleiterfinnen darin aufweist; mindestens eine erste Isolierungsstruktur, die zwischen den Halbleiterfinnen angeordnet ist; mindestens zwei zweite Isolierungsstrukturen, wobei die Halbleiterfinnen zwischen den zweiten Isolierungsstrukturen angeordnet sind und die zweiten Isolierungsstrukturen sich in das Substrat weiter erstrecken als die erste Isolierungsstruktur; und eine Epitaxiestruktur, die auf den Halbleiterfinnen angeordnet ist, wobei mindestens ein Hohlraum zwischen der ersten Isolierungsstruktur und der Epitaxiestruktur vorhanden ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Epitaxiestruktur eine obere Fläche aufweist und mindestens ein Abschnitt der oberen Fläche der Epitaxiestruktur ausgespart ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Epitaxiestruktur eine untere Fläche angrenzend an den Hohlraum aufweist und mindestens ein Abschnitt der unteren Fläche der Epitaxiestruktur ausgespart ist, um den Hohlraum zu bilden.
  4. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Epitaxiestruktur mindestens eine Nut darin aufweist.
  5. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Epitaxiestruktur mehrere Epitaxieabschnitte umfasst, die voneinander beabstandet und auf den Halbleiterfinnen entsprechend angeordnet sind.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die Epitaxieabschnitte facettenförmig sind.
  7. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, weiter umfassend: eine Seitenwandstruktur, die zwischen der ersten Isolierungsstruktur und dem Hohlraum angeordnet ist.
  8. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die erste Isolierungsstruktur einen ersten Abschnitt und einen zweiten Abschnitt umfasst und die Halbleitervorrichtung weiter umfasst: einen Gatestapel, der den ersten Abschnitt der ersten Isolierungsstruktur abdeckt, während er den zweiten Abschnitt der ersten Isolierungsstruktur unabgedeckt lässt.
  9. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die erste Isolierungsstruktur zwischen der Epitaxiestruktur und dem Substrat angeordnet ist.
  10. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei der Hohlraum ein Lufteinschluss ist.
  11. Halbleitervorrichtung umfassend: mehrere Zwischenvorrichtungsisolierungsstrukturen; mindestens eine kronenaktive Region, die zwischen den Zwischenvorrichtungsisolierungsstrukturen angeordnet ist, wobei die kronenaktive Region umfasst: mehrere Halbleiterfinnen; mindestens eine zwischen den Halbleiterfinnen angeordnete Intravorrichtungsisolierungsstruktur; und eine durchgehende Halbleiterregion, die den Halbleiterfinnen und der Intravorrichtungsisolierungsstruktur unterliegt; und eine auf den Halbleiterfinnen angeordnete Epitaxiestruktur, wobei mindestens ein Luftspalt zwischen der Intravorrichtungsisolierungsstruktur und der Epitaxiestruktur vorhanden ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die Epitaxiestruktur eine obere Fläche aufweist und die obere Fläche der Epitaxiestruktur mindestens einen ausgesparten Oberflächenabschnitt aufweist.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei die Epitaxiestruktur mehrere auf den Halbleiterfinnen entsprechend angeordnete Epitaxieabschnitte umfasst, und wobei die Halbleiterfinnen voneinander beabstandet sind.
  14. Halbleitervorrichtung nach irgendeinem der Ansprüche 11 bis 13, weiter umfassend: einen Gatestapel, der einen Abschnitt der Intravorrichtungsisolierungsstruktur abdeckt und einen anderen Abschnitt der Intravorrichtungsisolierungsstruktur aufdeckt, wobei die Epitaxiestruktur den Abschnitt der Intravorrichtungsisolierungsstruktur überlappt, die durch den Gatestapel nicht abgedeckt ist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei der Luftspalt auf dem Abschnitt der Intravorrichtungsisolierungsstruktur angeordnet ist, der durch den Gatestapel nicht abgedeckt ist.
  16. Halbleitervorrichtung nach Anspruch 14 oder 15, weiter umfassend: eine Seitenwandstruktur, die auf dem Abschnitt der Intravorrichtungsisolierungsstruktur angeordnet ist, der durch den Gatestapel nicht abgedeckt ist.
  17. Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur, umfassend: Bilden von mindestens einer ersten Isolierungsstruktur und mehreren zweiten Isolierungsstrukturen in einem Substrat, wobei die zweiten Isolierungsstrukturen eine Kronenstruktur im Substrat definieren und die erste Isolierungsstruktur mehrere Halbleiterfinnen in der Kronenstruktur definiert; Bilden eines Gatestapels, der ersten Abschnitten der Halbleiterfinnen und einem ersten Abschnitt der ersten Isolierungsstruktur überlagert ist, während er zweite Abschnitte der Halbleiterfinnen und einen zweiten Abschnitt der ersten Isolierungsstruktur freigelegt lässt; Entfernen von Teilen der zweiten Abschnitte der Halbleiterfinnen; und Bilden einer Epitaxiestruktur auf den verbleibenden zweiten Abschnitten der Halbleiterfinnen, wobei die Epitaxiestruktur einen Hohlraum auf dem zweiten Abschnitt der ersten Isolierungsstruktur hinterlässt.
  18. Verfahren nach Anspruch 17, wobei das Bilden der ersten Isolierungsstruktur und der zweiten Isolierungsstrukturen umfasst: Bilden von mindestens einem ersten Graben und mehrerer zweiter Gräben im Substrat, wobei die zweiten Gräben tiefer sind als der erste Graben.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Bilden der Epitaxiestruktur umfasst: entsprechende Bilden mehrerer Epitaxieabschnitte auf den verbleibenden zweiten Abschnitten der Halbleiterfinnen, wobei die Epitaxieabschnitte voneinander beabstandet sind.
  20. Verfahren nach irgendeinem der Ansprüche 17 bis 19, weiter umfassend: Bilden einer Seitenwandstruktur auf dem zweiten Abschnitt der ersten Isolierungsstruktur vor dem Bilden der Epitaxiestruktur.
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