KR20170096987A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는 기판, 적어도 하나의 제1 격리 구조물, 적어도 2개의 제2 격리 구조물, 및 에피택시 구조물을 포함한다. 기판은 내부에 복수의 반도체 핀들을 가진다. 제1 격리 구조물은 반도체 핀들 사이에 배치된다. 반도체 핀들은 제2 격리 구조물 사이에 배치되며, 제2 격리 구조물들은 기판 안으로 제1 격리 구조물보다 더 깊이 연장된다. 에피택시 구조물은 반도체 핀들 상에 배치된다. 적어도 하나의 보이드는 제1 격리 구조물과 에피택시 구조물 사이에 존재한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스들은, 컴퓨터, 휴대 전화 및 기타 장치들과 같은 복수의 전자 디바이스들에 사용된다. 반도체 디바이스들은, 반도체 웨이퍼들 위에 복수의 유형의 재료의 박막들을 증착하고, 집적된 회로들을 형성하기 위하여 얇은 필름들의 재료를 패터닝함으로써 반도체 웨이퍼 상에 형성된 집적 회로를 포함한다. 집적 회로들은 금속 산화물 반도체(MOS) 트랜지스터들과 같은 전계 효과 트랜지스터(FET)들을 포함한다.
트랜지스터 성능을 개선시킬 뿐만 아니라 트랜지스터들의 사이즈를 감소시기키 위한 레이스에서, 트랜지스터들은 채널 및 소스/드레인 영역들이 벌크 실리콘으로부터 형성된 핀 내에 위치되도록 개발되어 있다. 이러한 비평탄한 디바이스들은 복수의 게이트 FinFET이다. 복수의 게이트 FinFET는 채널 영역을 형성하기 위하여 핀-형 실리콘 몸체 전반에 걸쳐 있는 게이트 전극을 가질 수도 있다.
일부 실시형태들에 따르면, 반도체 디바이스는, 기판, 적어도 하나의 제1 격리 구조물, 적어도 2개의 제2 격리 구조물, 및 에피택시 구조물을 포함한다. 기판은 내부에 복수의 반도체 핀들을 가진다. 제1 격리 구조물은 상기 반도체 핀들 사이에 배치된다. 상기 반도체 핀들은 상기 제2 격리 구조물들 사이에 배치되고, 상기 제2 격리 구조물들은 상기 기판 안으로 상기 제1 격리 구조물보다 더 깊이 연장된다. 에피택시 구조물은 반도체 핀들 상에 배치된다. 상기 제1 격리 구조물과 상기 에피택시 구조물 사이에 적어도 하나의 보이드가 존재한다.
일부 실시형태들에 따르면, 반도체 디바이스는, 복수의 디바이스간(inter-device) 격리 구조물들, 적어도 하나의 크라운 활성 영역, 및 에피택시 구조물을 포함한다. 상기 크라운 활성 영역은, 디바이스간 격리 구조물들 사이에 배치되며, 상기 크라운 활성 영역은, 복수의 반도체 핀들, 적어도 하나의 디바이스내(intra-device) 격리 구조물, 및 연속적인 반도체 영역을 포함한다. 디바이스내 격리 구조물은 반도체 핀들 사이에 배치된다. 연속적인 반도체 영역은, 반도체 핀들 및 디바이스내 격리 구조물 아래에 있다. 상기 반도체 핀들 상에 에피택시 구조물이 배치된다. 상기 디바이스내 격리 구조물과 상기 에피택시 구조물 사이에 적어도 하나의 에어 갭이 존재한다.
일부 실시형태들에 따르면, 반도체 디바이스를 제조하기 위한 방법은, 기판 내에 적어도 하나의 제1 격리 구조물 및 복수의 제2 격리 구조물들을 형성하는 단계를 포함한다. 상기 제2 격리 구조물들은 상기 기판 내의 크라운 구조물을 규정하며, 상기 제1 격리 구조물은 상기 크라운 구조물 내의 복수의 반도체 핀들을 규정한다. 상기 반도체 핀들의 제2 부분들 및 상기 제1 격리 구조물의 제2 부분을 노출된 상태로 남겨두면서 상기 반도체 핀들의 제1 부분들 및 상기 제1 격리 구조물의 제1 부분 위에 가로 놓이는 게이트 스택이 형성된다. 상기 반도체 핀들의 상기 제2 부분들의 일부분들이 제거된다. 상기 반도체 핀들의 나머지 제2 부분들 상에 에피택시 구조물이 형성된다. 상기 에피택시 구조물은 상기 제1 격리 구조물의 상기 제2 부분 상에 보이드를 남겨둔다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수도 있다.
도 1a 내지 도 1f는 본 개시의 일부 실시형태들에 따른 여러 가지 스테이지들에서의 반도체 디바이스의 제조 방법의 사시도이다.
도 2는 도 1f의 라인 2-2를 따라 취한 횡단면도이다.
도 3은 본 개시의 일부 실시형태들에 따른 반도체 디바이스의 횡단면도이다.
도 4는 본 개시의 일부 실시형태들에 따른 반도체 디바이스의 횡단면도이다.
도 5는 본 개시의 일부 실시형태들에 따른 반도체 디바이스의 횡단면도이다.
도 6a 내지 도 6c는 본 개시의 일부 실시형태들에 따른 여러 가지 스테이지들에서의 반도체 디바이스의 제조 방법의 횡단면도이다.
도 7은 본 개시의 일부 실시형태들에 따른 반도체 디바이스의 횡단면도이다.
본 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지는 아니다.
또한, "아래의", "아래쪽의", "하부의", "위의", "상부의" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향), 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
도 1a 내지 도 1f는 본 개시의 일부 실시형태들에 따른 여러 가지 스테이지들에서의 반도체 디바이스를 제조하는 방법의 사시도이다. 도 1a가 참조된다. 기판(110)이 제공된다. 일부 실시형태들에 있어서, 기판(110)은 반도체 재료일 수 있고, 예컨대 그레이드(graded) 층 또는 매립된 산화물을 포함하는 공지된 구조물들을 포함할 수도 있다. 일부 실시형태들에 있어서, 기판(110)은 도핑되지 않거나 또는 도핑될 수 있는(예컨대, p-형, n-형, 또는 이들의 조합) 벌크 실리콘을 포함한다. 반도체 디바이스 형성에 적합한 다른 재료들이 사용될 수도 있다. 게르마늄, 석영, 사파이어, 및 유리와 같은 다른 재료들은 대안적으로 기판(110)을 위하여 사용될 수 있다. 대안적으로, 기판(110)은, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성층 또는 벌크 실리콘 층 상에 형성된 실리콘 게르마늄 층과 같은 다층 구조물일 수도 있다.
적어도 2개의 트렌치(112’)가 기판(110) 내에 형성된다. 트렌치(112’)들은 적절한 에칭 프로세스에 따라서 마스킹 층(도시되지 않음)을 이용하여 형성될 수도 있다. 예컨대, 마스킹 층은, 산화물들, 산질화물들, 실리콘 카바이드, 이들의 조합들 등과 같은 다른 재료들, 및 플라즈마 강화형 CVD(PECVD), 저압 CVD(LPCVD), 또는 심지어 질화 처리가 후속하는 실리콘 산화물 형성과 같은 다른 프로세스들이 대안적으로 이용될 수 있더라도, 화학적 기상 증착(CVD)과 같은 프로세스를 통하여 형성된 실리콘 질화물을 포함하는 하드마스크일 수도 있다. 일단 형성되면, 마스킹 층은, 트렌치(112’)들을 형성하기 위하여 제거되는 기판(110)의 부분들을 노출시키기 위하여 적절한 포토리소그패픽 프로세스를 통하여 패터닝될 수도 있다.
그러나, 당업자는, 마스킹 층을 형성하기 위한 전술한 프로세스들 및 재료들이 트렌치(112’)들의 형성을 위하여 기판(110)의 다른 부분들을 노출시키면서 기판(110)의 부분들을 보호하는데 사용될 수 있는 유일한 방법은 아니라는 것을 인식할 것이다. 패터닝되고 현상된 포토레지스와 같은 다른 적절한 프로세스는, 대안적으로 트렌치(112’)들을 형성하기 위하여 제거될 기판(110)의 부분들을 노출하는데 이용될 수도 있다. 모든 이러한 방법들은 완전히 본 개시의 범위 내에 포함되도록 의도된다.
마스킹 층이 형성되어 패터닝되었다면, 트렌치(112’)들이 기판(110) 내에 형성된다. 노출된 기판(110)은, 다른 적절한 프로세스들이 대안적으로 사용될 수도 있지만, 기판(110) 내에 트렌치(112’)들을 형성하기 위하여 반응성 이온 에칭(reactive ion etching; RIE)과 같은 적절한 프로세스를 통하여 제거될 수도 있다. 일부 실시형태들에 있어서, 트렌치(112’)들은 약 250 nm와 같은, 기판(110)의 표면으로부터 약 50 nm 미만이 되는 깊이(d1)를 가지도록 형성될 수도 있다. 도 1b에 대하여 이하에 설명되는 바와 같이, 트렌치(112’)들 사이의 기판(110)의 구역(area)은 개별적인 반도체 핀들을 형성하기 위하여 이후에 패터닝된다.
도 1b를 참조한다. 명료성을 위하여, 도 1b는 도 1a의 트렌치(112’)들의 내부를 나타내기 위하여 도 1a로부터 확대되어 있다. 적어도 하나의 트렌치(114)는 도 1a의 트렌치(112’)들 사이에 형성되며, 트렌치(112’)들은 트렌치(112)가 되도록 형성된다. 예컨대, 도 1b에서, 2개의 트렌치(114)들은 트렌치(112)들 사이에 형성된다. 트렌치(114)들은 유사한 게이트 또는 유사한 소스들 또는 드레인들 중 하나를 공유하는 개별적인 반도체 핀(116)들 사이의 격리 영역들일 수 있다. 트렌치(112)들은 유사한 게이트, 소스, 또는 드레인을 공유하지 않는 반도체 핀들 사이에 위치되는 격리 영역들일 수 있다.
트렌치(114)들은 에칭 프로세스가 후속하는 적절한 마스킹 또는 포토리소그래피 프로세스와 같은, 트렌치(112’)[도 1a에 대하여 위에서 논의됨]와 유사한 프로세스를 이용하여 형성될 수도 있다. 부가적으로, 트렌치(114)들의 형성은 또한, 트렌치(112)들이 기판(110) 안으로 트렌치(114)보다 더 깊은 거리로 연장되도록 도 1a의 트렌치(112’)를 깊게 하기 위하여 사용될 수 있다. 즉, 트렌치(112)들은 트렌치(114)들보다 더 깊다. 이는 양쪽 트렌치(112)들 뿐만 아니라 트렌치(114)들을 형성하기 위하여 제거되는 기판(110)의 구역들을 노출시키기 위하여 적절한 마스크를 이용함으로써 행해질 수도 있다. 이와 같이, 트렌치(112)들은 약 320 nm와 같은, 약 20 nm 내지 약 700 nm의 제2 깊이(d2)를 가질 수 있고, 트렌치(114)들은 약 1000 nm와 같은, 약 10 nm 내지 약 150 nm의 제3 깊이(d3)를 가지도록 형성될 수도 있다. 도 1b에서는 트렌치들(112 및 114)이 샤프한 코너들을 갖지만, 일부 다른 실시형태들에서, 트렌치들(112 및 114)은 에칭 조건에 따라서 둥그런 코너들을 가질 수도 있다는 점에 주목한다.
그러나, 당업자는, 트렌치들(112 및 114)를 형성하기 위한 전술한 프로세스가 하나의 잠재적인 프로세스이고, 이것으로 제한되도록 의미하지 않음을 인식할 것이다. 오히려, 트렌치(112)들이 기판(110) 안으로 트렌치(114)들보다 더 깊게 연장되도록 트렌치들(112 및 114)을 형성할 수 있는 다른 적절한 프로세스가 이용될 수도 있다. 예컨대, 트렌치(112)들은 단일 에칭 단계로 형성될 수 있고, 그 후 트렌치(114)들의 형성 동안에 보호된다. 임의의 수의 마스킹 및 제거 프로세스들을 포함하는 다른 적절한 프로세스가 대안적으로 이용될 수도 있다.
트렌치(114)들의 형성 이외에, 마스킹 및 에칭 프로세스는 부가적으로 제거되지 않은 상태로 남겨지는 기판(110)의 부분들로부터 반도체 핀(116)들을 형성한다. 이러한 반도체 핀(116)들은, 이하에 논의된 바와 같이, 반도체 디바이스의 채널 영역을 형성하도록 사용될 수도 있다. 도 1b는 기판(110)으로부터 형성된 3개의 반도체 핀(116)들을 나타내며, 트렌치들(112 및 114)이 존재하도록 하나의 반도체 핀보다 더 많은 임의의 수의 반도체 핀(116)들이 사용될 수도 있다. 일부 실시형태들에 있어서, 반도체 핀(116)들은 공통 게이트(이것의 형성은 도 1d와 관련하여 이하에 논의됨)를 공유하기에 여전히 충분히 가까운 반면에 별도의 개널 영역을 형성할 수도 있다.
도 1c를 참조한다. 트렌치들(112 및 114)은 유전체 재료(도시되지 않음)로 충전된다. 유전체 재료는 격리 구조물들[122(제2 격리 구조물들 또는 디바이스간 격리 구조물들로 지칭됨) 및 124(제1 격리 구조물들 또는 디바이스내 격리 구조물들로 지칭됨)]을 각각 형성하도록 트렌치들(112 및 114) 내에서 오목하게 된다. 일부 실시형태들에 있어서, 격리 구조물(122)들은 기판(110) 안으로 격리 구조물(124)들보다 더 깊게 연장된다. 즉, 격리 구조물(122)들은 격리 구조물(124)들보다 더 깊다. 격리 구조물(122)들은 기판(110) 내의 크라운 구조물(또는 크라운 활성 영역)(102)을 규정하며, 격리 구조물(124)들은 상기 크라운 구조물(102) 내의 복수의 반도체 핀(116)들을 규정한다. 더 상세하게는, 크라운 구조물(또는 크라운 활성 영역)(102)은 반도체 핀(116)들, 격리 구조물(124), 및 연속적인 반도체 영역(104)을 포함한다. 연속적인 반도체 영역(104)은 반도체 핀(116)들 및 격리 구조물(124) 아래에 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수도 있다. 유전체 재료는, 트렌치들(112 및 114)의 옵션적인 세정 및 라이닝 이후에, 당해 분야에 공지된 바와 같이 CVD 방법(예컨대, 높은 종횡비 공정(high aspect ratio process; HARP) 프로세스), 고밀도 플라즈마 CVD 방법, 또는 다른 적절한 방법 중 어느 하나를 이용하여 형성될 수도 있다.
트렌치들(112 및 114)은, 트렌치들(112 및 114) 및 기판(110)을 유전체 재료로 과충전시키고, 그 후 화학적 기계적 연마(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통하여 트렌치들(112 및 114) 외부의 과도한 재료를 제거함으로써 충전될 수도 있다. 일부 실시형태들에 있어서, 제거 프로세스는 또한 기판(110) 위에 위치되는 임의의 유전체 재료를 제거하므로, 유전체 재료를 제거하는 것은 추가적인 프로세싱 동작들에 의해 기판(110)의 표면을 노출시킬 수 있다.
트렌치들(112 및 114)이 유전체 재료로 충전되었을 때, 유전체 재료는 그 후 기판(110)의 표면으로부터 떨어져 오목하게 될 수도 있다. 오목화는 기판(110)의 상부 표면에 인접한 반도체 핀(116)들의 측벽들의 적어도 일부분을 노출시키도록 수행될 수도 있다. 유전체 재료는, H2와 같은 다른 에천트들, 및 반응성 이온 에칭, NH3/NF3와 같은 에천트들을 가진 건식 에칭, 화학적 산화물 제거 또는 건식 화학적 세정과 같은 다른 방법들이 대안적으로 사용될 수도 있지만, 기판(110)의 상부 표면을 HF와 같은 에천트에 침지시킴으로써 습식 에칭을 이용하여 오목하게 될 수도 있다. 유전체 재료는 약 40 nm와 같은, 기판(110)의 표면으로부터 약 5 nm 내지 약 50 nm의 제4 깊이(d4)까지 오목하게 될 수도 있다. 부가적으로, 오목화는 또한 기판(110)이 추가적인 프로세싱을 위하여 노출됨을 보증하기 위하여 기판(110) 위에 위치된 임의의 잔여(leftover) 유전체 재료를 제거할 수도 있다.
그러나, 당업자는 전술한 단계들이 유전체 재료를 충전 및 오목하게 하는데 사용되는 전체 프로세스 흐름의 단지 일부일 수도 있음을 인식할 것이다. 예컨대, 라이닝 단계들, 세정 단계들, 어닐링 단계들, 갭 충전 단계들, 이들의 조합 등은 또한 유전체 재료로 트렌치들(112 및 114)을 형성 및 충전하는데 이용될 수도 있다. 모든 잠재적인 프로세스 단계들은 충분히 본 실시형태의 범위 내에 포함되도록 의도된다.
도 1d를 참조한다. 게이트 스택(130)은 반도체 핀(116)들 및 격리 구조물들(112 및 124)의 일부분 상에 형성된다. 게이트 스택(130)은 게이트 유전체(132) 및 게이트 전극(134)을 포함한다. 게이트 유전체(132)는 열 산화, 화학적 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위하여 당해 분야에 공지되어 사용된 임의의 다른 방법들에 의해 형성될 수도 있다. 게이트 유전체 형성의 기술에 따라서, 반도체 핀(116)들의 상부에서의 게이트 유전체(132)의 두께는, 반도체 핀(116)들의 측벽에서의 게이트 유전체(132)의 두께와는 상이할 수도 있다.
게이트 유전체(132)는 약 10 옹스트롬과 같은, 약 3 옹스트롬 내지 약 100 옹스트롬의 범위의 두께를 가진 실리콘 디옥사이드 또는 실리콘 산질화물과 같은 재료를 포함할 수도 있다. 게이트 유전체(132)는, 대안적으로 약 10 옹스트롬 미만과 같은, 약 0.5 옹스트롬 내지 약 100 옹스트롬의 등가 산화물 두께를 가진 상태로, 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합과 같은 높은 유전율(하이-k) 재료로부터 형성될 수도 있다. 부가적으로, 실리콘 디옥사이드, 실리콘 산질화물, 및/또는 하이-k 재료의 조합은 또한 게이트 유전체(132)를 위하여 사용될 수도 있다.
게이트 전극(134)은 게이트 유전체(132) 상에 형성된다. 게이트 전극(134)은 도전성 재료를 포함할 수 있고, 다결정-실리콘(pol-Si), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 금속, 이들의 조합 등을 포함하는 그룹으로부터 선택될 수도 있다. 금속 질화물의 예들은 텅스텐 질화물, 몰리브덴 질화물, 티타늄 질화물, 및 탄탈륨 질화물, 또는 이들의 조합을 포함한다. 금속 실리사이드의 예들은 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 에르븀 실리사이드 또는 이들의 조합을 포함한다. 금속 산화물의 예들은 루테늄 산화물, 인듐 주석 산화물, 또는 이들의 조합을 포함한다. 금속의 예들은 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 니켈, 백금 등을 포함한다.
게이트 전극(134)은 화학적 기상 증착(CVD), 스퍼터 증착, 또는 도전성 재료들을 증착하기 위하여 당해 분야에 공지되어 사용되는 다른 기술들에 의해 증착될 수도 있다. 게이트 전극(134)의 두께는 약 200 옹스트롬 내지 약 4,000 옹스트롬의 범위 내에 있을 수도 있다. 이온들은 이 프로세스에서 게이트 전극(134) 내에 도입되거나 도입되지 않을 수도 있다. 예컨대, 이온들은, 이온 주입 기술들에 의해 도입될 수도 있다.
게이트 스택(130)은 게이트 유전체(132) 아래의 반도체 핀(116)들에 위치되는 복수의 채널 영역들(즉, 제1 부분(117)들)을 규정한다. 게이트 스택(130)은 예컨대 당해 분야에 공지된 증착 및 포토리소그래피 기술들을 이용하여 게이트 전극층 상에 게이트 마스크(도시되지 않음)를 증착 및 패터닝함으로써 형성될 수도 있다. 게이트 마스크는, 포토레지스트 재료, 실리콘 산화물, 실리콘 산질화물 및/또는 실리콘 질화물과 같은 흔히 사용된 마스킹 재료들을 포함할 수도 있지만 이들로 제한되지는 않는다. 건식 에칭 프로세스는 패터닝된 게이트 스택(130)을 형성하는데 사용될 수도 있다.
게이트 스택(130)이 패터닝될 때, 스페이서(140)들의 쌍이 형성될 수도 있다. 스페이서(140)들은 게이트 스택(130)의 대향 측들 상에 형성될 수도 있다. 스페이서(140)들은 이전에 형성된 구조물 상에 스페이서 층(도시되지 않음)을 블랭킷 증착함으로서 일반적으로 형성된다. 스페이서 층은 SiN, 산질화물(oxynitride), SiC, SiON, 산화물 등을 포함할 수도 있고, 화학적 기상 증착(CVD), 플라즈마 강화 CVD, 스퍼터 및 당해 분야에 알려진 다른 방법들과 같이 이러한 층을 형성하는데 이용되는 방법들에 의해 형성될 수도 있다. 스페이서 층은 격리 구조물들(122 및 124)의 유전체 재료와 상이하거나 또는 유사한 에칭 특성을 가진 상이한 재료를 포함할 수도 있다. 그 후, 스페이서(140)들은, 상기 구조물의 수평 표면들로부터 스페이서 층을 제거하기 위하여 1회 이상의 에칭 등에 의해 패터닝될 수도 있다.
도 1d에 있어서, 반도체 핀(116)들 중 적어도 하나는 적어도 하나의 제1 부분(117) 및 적어도 하나의 제2 부분(118)을 가진다. 게이트 스택(130) 및 스페이서(140)들은 제2 부분(들)을 덮지 않은 상태로 남겨두면서 제1 부분(117)을 덮는다. 즉, 제2 부분(들)(118)은 게이트 스택(130) 및 스페이서(140)에 의해 노출된다. 또한, 격리 구조물(124)들 중 적어도 하나는 적어도 하나의 제1 부분(125) 및 적어도 하나의 제2 부분(126)을 가진다. 게이트 스택(130) 및 스페이서(140)들은, 제2 부분(들)(126)을 덮지 않은 상태로 남겨두면서 제1 부분(125)을 덮는다. 즉, 제2 부분(들)(126)은 게이트 스택(130) 및 스페이서(140)들에 의해 노출된다.
도 1e를 참조한다. 반도체 핀(116)들의 제2 부분(118)들의 일부분들(parts)은 게이트 스택(130) 및 스페이서(140)들에 의해 보호되지 않은 구역들로부터 제거된다. 반도체 핀(116)들의 나머지 제2 부분(118)들의 상부 표면(118t)들은, 격리 구조물(124)의 제2 부분(126)들의 상부 표면(126t)들 아래에 있다. 이러한 제거는 게이트 스택(130)들 및 제1 스페이서(140)들을 이용하여 반응성 이온 에칭(RIE)에 의해 또는 임의의 다른 적절한 제거 프로세스에 의해 수행될 수도 있다. 일부 실시형태들에 있어서, 에칭 프로세스는 약 1 mTorr 내지 1000 mTorr의 압력, 약 50 W 내지 1000 W의 전력, 약 20 V 내지 500 V의 바이어스 전압 하에서 그리고 약 40 ℃ 내지 60 ℃의 온도에서, 에칭 가스들로서 HBr 및/또는 Cl2를 이용하여 수행될 수도 있다. 또한, 제공된 실시형태들에 있어서, 에칭 프로세스에 사용된 바이어스 전압은, 반도체 핀(116)들의 나머지(또는 오목화된) 제2 부분(118)들에 대한 원하는 프로파일들을 달성하기 위하여 에칭 방향의 양호한 제어를 허용하도록 조정될 수도 있다. 도 1e에 있어서, 나머지 제2 부분(118)들은 샤프한 코너들을 가지지만, 일부 다른 실시형태들에 있어서, 나머지 제2 부분(118)들은 에칭 조건에 따라서 둥그런 코너들을 가질 수도 있음에 주목한다.
도 1f 및 도 2를 참조하며, 도 2는 도 1f의 라인 2-2를 따라서 취한 횡단면도이다. 에피택시 구조물(160)은, 격리 구조물(124)들의 제2 부분(126)들 위에 적어도 하나의 보이드(V)를 남겨두면서, 반도체 핀(116)들의 나머지 제2 부분(118)들 상에 그리고 격리 구조물(124)들의 제2 부분(126)들 위에 형성된다. 예컨대, 도 1f 및 도 2에서, 에피택시 구조물(160)은 격리 구조물(124)들의 제2 부분(126)들 상에 각각 2개의 보이드(V)들을 남겨둔다. 에피택시 구조물(160)의 격자 상수는 기판(110)과는 상이하므로, 반도체 핀(116)들의 채널 영역들은, 디바이스의 캐리어 이동성을 인에이블시키고 디바이스 성능을 강화시키기 위하여 변형되거나 압박된다. 일부 실시형태들에 있어서, 실리콘 카바이드(SiC)와 같은 에피택시 구조물(160)은, n-형 FinFET의 소스 영역 및 드레인 영역을 형성하기 위하여 LPCVD 프로세스에 의해 에피택셜 성장된다. LPCVD 프로세스는, 반응 가스들로서 Si3H8 및 SiH3CH를 이용하여. 약 400 ℃ 내지 800 ℃의 온도에서 그리고 약 1 Torr 내지 200 Torr의 압력하에서 수행된다. 일부 실시형태들에 있어서, 실리콘 게르마늄(SiGe)과 같은 에피택시 구조물(160)은, p-형 FinFET의 소스 영역 및 드레인 영역을 형성하기 위하여 LPCVD 프로세스에 의해 에피택셜 성장된다. LPCVD 프로세서는, 반응 가스들로서 SiH4 및 GeH4를 이용하여 약 400 ℃ 내지 800 ℃의 온도에서 그리고 약 1 Torr 내지 200 Torr의 압력 하에서 수행된다.
에피택시 구조물(160)은 상부 표면(162)을 가진다. 애피택시 구조물(160)의 상부 표면(162)의 적어도 하나의 부분이 오목하게 된다. 즉, 에피택시 구조물(160)의 상부 표면(162)은 적어도 하나의 오목화된 표면 부분(162r)을 가진다. 또한, 상부 표면(162)은 적어도 하나의 피크 부분(162p)을 더 가진다. 오목화된 표면 부분(162r)은 상부 표면(162)의 국부적 최소부이며, 피크 부분(162p)은 상부 표면(162)의 국부적 최대부이다. 예컨대, 도 1f 및 도 2에서, 상부 표면(162)은 2개의 오목화된 표면 부분(162r)들 및 3개의 피크 부분(162p)들을 가진다. 오목화된 표면 부분(162r)들은 에피택시 구조물(160) 내에 그루브(G)들을 각각 형성하기 위하여 격리 구조물(124)들의 제2 부분(126) 위에 각각 위치된다. 따라서, 상부 표면(162)은 물결 모양의 표면이다.
도 1f 및 도 2에서, 에피택시 구조물(160)은 보이드(V)들에 인접한 하부 표면(164)을 가진다. 에피택시 구조물(160)의 하부 표면(164)의 적어도 일 부분은 보이드(V)를 형성하기 위하여 오목하게 된다. 도 1f 및 도 2에서, 에피택시 구조물(160)의 하부 표면(164)은 2개의 보이드(V)를 형성하기 위하여 오목하게 된다. 따라서, 하부 표면(164)은 물결 모양의 표면이다. 보이드(V)들은 격리 구조물(124)들의 제2 부분(126)들 상에 배치되며, 에피택시 구조물(160)과 제2 부분(126)들을 분리한다. 격리 구조물(124)들의 제2 부분(126)들은 에피택시 구조물(160)과 기판(110) 사이에 각각 배치된다. 일부 실시형태들에 있어서, 보이드(V)들은 에어 보이드들(또는 에어 갭들)이며, 이것의 유전율은 약 1이다. 에피택시 구조물(160)과 보이드(V)들 사이의 유전율 차는 양호한 교류(AC) 성능을 달성할 수 있다.
일부 실시형태들에 있어서, 반도체 핀(116)들의 제2 부분(118)들 중 적어도 하나는 약 5 nm 내지 약 13 nm의 범위에 있는 두께(T1)를 가진다. 격리 구조물(124)들의 제2 부분(126)들 중 적어도 하나는, 약 5 nm 내지 약 20 nm의 범위에 있는 두께(T2)를 가진다. 보이드(V)들 중 적어도 하나는 약 4 nm보다 더 큰 두께(T3)를 가진다. 반도체 핀(116)들 중 인접한 2개의 반도체 핀의 피치(P)[즉, 피크 부분(162p)들 중 인접한 2개의 피크 부분의 피치와 실질적으로 동일함]는 실질적으로 40 nm보다 작다. 반도체 핀(116)의 제1 부분(117)과 제2 부분(118) 사이의 높이 차(H)는 약 30 nm 내지 약 55 nm의 범위 내에 있다.
일부 실시형태들에 있어서. 도 1f의 프로세스 이후에, 컨택트(도시되지 않음)는 에피택시 구조물(160)과 반도체 디바이스의 오버레잉(overlaying) 구조물들을 서로 연결하기 위하여 에피택시 구조물(160) 상에 형성될 수 있다. 일부 실시형태들에 있어서, 컨택트는 금속으로 제조되고, 청구범위는 이것으로 제한되지 않는다. 도 1f 및 도 2에서, 에피택시 구조물(160)은 오목화된(물결 모양의) 상부 표면(162)을 가지며, 컨택트와 에피택시 구조물(160)의 접촉 면적이 증가될 수 있으므로, 이에 의해 접합 접촉 저항을 감소시키고, 반도체 디바이스의 성능을 향상킨다. 또한, 반도체 핀(116)들의 제2 부분(118)들 중 적어도 하나는 격리 구조물들(122 및 124) 사이에 배치되며, 상기 제2 부분(118)들, 격리 구조물(122 및 124)들은 함께 오목부를 형성하고, 에피택시 구조물(160)의 (측방향) 재성장은 오목부 내에서 제한될 수 있다. 이에 따라, 에피택시 구조물(160)의 성장 변위 문제점이 개선될 수 있다. 또한, 격리 구조물(124)들로 인하여, 반도체 핀(116)들 및 에피택시 구조물(160)의 전류 누설 문제점이 개선될 수 있다. 또한, 에피택시 구조물(160)과 보이드(V)들 사이의 유전율 차는 양호한 교류(AC) 성능을 달성할 수 있다.
도 3은 본 개시의 일부 실시형태들에 따른 반도체 디바이스의 횡단면도이다. 도 3 및 도 2의 반도체 디바이스들 사이의 차는 에피택시 구조물(160)의 형상들과 관련된다. 도 3에서, 에피택시 구조물(160)은 서로로부터 이격되며 반도체 핀(116)들 상에 각각 배치되는 복수의 에피택시 부분(166)들을 포함한다. 예컨대, 도 3에 있어서, 에피택시 구조물(160)은 3개의 에피택시 부분(166)들을 포함한다. 에피택시 부분(166)들은 패싯(facet) 형상으로 이루어진다. 더 상세하게는, 상이한 표면 상의 상이한 성장 레이트들로 인하여, 패싯들은 에피택시 부분(166)들 상에 형성될 수도 있다. 예컨대, (111) 면 방위각[(111) 면으로 지칭됨]을 가지는 표면들 상의 성장 레이트는, (110) 및 (100) 면들과 같은 다른 면들 상의 성장 레이트보다 낮다. 따라서, 패싯(167)들은 상이한 면들의 성장 레이트들에서의 차이의 결과로서 형성된다. 에피택시 부분(166)들이 자유롭게 성장되면, 패싯(167)들은 (111) 면 방위각(즉, (111) 면에 대한 것)을 가진다. 따라서, 에피택셜 성장의 진행에 대하여, 성장 레이트들의 차이로 인하여, 패싯(167)들이 서서히 형성된다.
도 3에 있어서, 보이드(V)는 인접한 2개의 에피택시 부분(166)들 사이에 그리고 격리 구조물(124)의 제2 부분(126)들 상에 형성된다. 보이드(V)는 에어 보이드일 수 있다. 에피택시 구조물(160)과 보이드(V)들 사이의 유전율 차는 양호한 교류(AC) 성능을 달성할 수 있다. 또한, 도 3 및 도 2의 에피택시 구조물(160) 사이의 형상 차는, 예컨대 에피택셜 성장 조건에 의존하며, 청구범위는 이것으로 제한되지 않는다. 도 3의 반도체 디바이스의 다른 관련 구조적 세부사항은 도 2의 반도체 디바이스와 유사하므로, 이에 관한 설명은 이하에서 반복하지 않는다.
도 4는 본 개시의 일부 실시형태들에 따른 반도체 디바이스의 횡단면도이다. 도 4 및 도 2의 반도체 디바이스들 사이의 차는, 반도체 핀(116)들의 개수 및 에피택시 구조물(160)의 형상과 관련된다. 도 4에서, 기판(110)은 2개의 반도체 핀(116)들을 가지며, 격리 구조물(124)이 이들 사이에 배치된다. 에피택시 구조물(160)의 상부 표면(162)은 하나의 오목화된 표면 부분(162r)과 2개의 피크 부분(162p)들을 가진다. 오목화된 표면 부분(162r)은 2개의 피크 부분(162p) 사이에 형성된다. 오목화된 표면 부분(162r)은 에피택시 구조물(160) 내에 그루브(G)를 형성하기 위하여 격리 구조물(24)들의 제2 부분(126)들 위에 위치된다. 따라서, 상부 표면(162)은 물결 모양의 표면이다. 또한, 보이드(V)는 격리 구조물(124)의 제2 부분(126) 상에 그리고 에피택시 구조물(160)과 제2 부분(126) 사이에 형성된다. 2개의 반도체 핀(116)들을 가지는 반도체 디바이스들은 n-형 금속 산화물 반도체(MOS) 디바이스에 적용될 수 있는 반면에, 도 2 및 도 3에 도시된 3개의 반도체 핀(116)들을 가진 반도체 디바이스들은 p-형 MOS 디바이스에 적용될 수 있고, 청구 범위는 이것으로 한정되지 않는다. 도 4의 반도체 디바이스의 다른 관련 구조적 세부사항은, 도 2의 반도체 디바이스와 유사하므로, 이와 관련된 설명은 이하에서 반복되지 않는다.
도 5는 본 개시의 일부 실시형태들에 따른 반도체 디바이스의 횡단면도이다. 도 5 및 도 3의 반도체 디바이스들 사이의 차는 반도체 핀(116)들의 개수와 관련된다. 도 5에 있어서, 기판(110)은 2개의 반도체 핀(116)들을 가지며, 격리 구조물(124)은 이들 사이에 배치된다. 에피택시 구조물(160)은 서로로부터 이격되며 2개의 반도체 핀(116)들 상에 각각 배치되는 2개의 에피택시 부분(166)을 포함한다. 도 5에 있어서, 패싯(167)들은 상이한 면들의 성장 레이트에서의 차의 결과로서 형성된다. 에피택시 부분(166)들이 자유롭게 성장되면, 패싯(167)들은 (111) 면 방위각(즉, (111) 면에 대한 것)을 가진다. 따라서, 에피택셜 성장의 진행에 대하여, 성장 레이트들에서의 차이로 인하여, 패싯(167)들은 서서히 형성된다. 또한, 보이드(V)는 반도체 디바이스의 AC 성능을 개선시키기 위하여 2개의 에피택시 부분(166)들 사이에 그리고 격리 구조물(124)의 제2 부분(126)들 상에 형성된다. 도 5의 반도체 디바이스는 nMOS 디바이스에 적용될 수 있고, 청구범위는 이것으로 제한되지 않는다. 도 5의 반도체 디바이스의 다른 관련 구조적 세부사항은, 도 3의 반도체 디바이스와 유사하므로, 이에 관한 설명은 이하에서 반복하지 않는다.
도 6a 내지 도 6c는 본 개시의 일부 실시형태들에 따른 여러 가지 스테이지들에서의 반도체 디바이스를 제조하기 위한 방법의 횡단면도이다. 도 6a 내지 도 6c의 횡단면 위치들은 도 1f의 횡단면 위치와 유사하다. 도 1a 내지 도 1d의 제조 프로세스들은 미리 수행된다. 관련된 제조 세부사항은 전술한 실시형태와 유사하므로, 이에 관한 설명은 이하에서 반복하지 않는다. 도 6a를 참조한다. 이후에, 측벽 층(170)은 반도체 핀(116)들을 따라서 형성된다. 측벽 층(170)은 실리콘 산화물과 같은 유전체 재료를 포함할 수도 있다. 대안적으로, 측벽 층(170)은 실리콘 질화물, SiC, SiON, 또는 이들의 조합을 포함할 수도 있다. 일부 실시형태들에 있어서, 측벽 층(170)은 스페이서들(140)(도 1d 참조)로 형성될 수 있거나 또는 부가적인 프로세스에 의해 형성될 수 있으며, 청구 범위는 이것으로 제한되지 않는다.
도 6b를 참조한다. 반도체 핀(116)들의 제2 부분(118)들의 일부분들은, 게이트 스택(130) 및 스페이서(140)들에 의해 보호되지 않는 구역들로부터 제거된다. 또한, 측벽 층(170)의 일부분들은 격리 구조물(124)들의 제2 부분(126)들 상에 복수의 측벽 구조물(175)들을 형성하기 위하여 제거된다. 반도체 핀(116)들의 나머지 제2 부분(118)들의 상부 표면(118t)들은 분리 구조물(124)의 제2 부분(126)들의 상부 표면(126t)들 아래에 있다. 이러한 제거는 하드마스크들로서 게이트 스택(130)들 및 제1 스페이서(140)들을 이용하여 반응성 이온 에칭(RIE)에 의해, 또는 임의의 다른 적절한 제거 프로세스에 의해 수행될 수도 있다. 일부 실시형태들에 있어서, 에칭 프로세스는 약 1 mTorr 내지 1000 mTorr의 압력, 약 50 W 내지 1000 W의 전력, 약 20 V 내지 500 V의 바이어스 전압 하에서 그리고 약 40 ℃ 내지 60 ℃의 온도에서, 에칭 가스들로서 HBr 및/또는 Cl2를 이용하여 수행될 수도 있다. 또한, 제공된 실시형태들에 있어서, 에칭 프로세스에서 사용된 바이스 전압은, 반도체 핀(116)들의 나머지(또는 오목화된) 제2 부분(118)들에 대한 원하는 프로파일들을 달성하기 위하여 에칭 방향의 양호한 제어를 허용하도록 조정될 수도 있다. 도 6b에서, 나머지 제2 부분(118)들은 샤프한 코너들을 갖지만, 나머지 제2 부분(118)들은 에칭 조건에 따라서 둥그런 코너들을 가질 수도 있음에 주목한다.
도 6b에서, 에칭 프로세스 동안에, 에칭을 위한 이온들 또는 에천트들은 반도체 핀(116)들 사이의 갭들에 들어가기가 쉽지 않으므로, 반도체 핀(116)들 사이의 측벽 층(170)[도 6a 참조]의 에칭 두께는 다른 부분들보다 작다. 따라서, 일부 실시형태들에 있어서, 격리 구조물(122) 상의 측벽 층(170)의 일부분들은 제거될 수 있는 반면에 측벽 구조물(175)들은 격리 구조물(124)들 상에 남겨진다. 그러나, 일부 다른 실시형태들에 있어서, 측벽 층(170)의 일부분들은 격리 구조물(122)들 상에 남겨지며, 측벽 구조물(175)들보다 작은 두께를 가질 수도 있다. 일부 실시형태들에 있어서, 측벽 구조물(175)들의 두께는 3 nm보다 더 클 수도 있다.
도 6c를 참조한다. 에피택시 구조물(160)은, 격리 구조물(124)들의 제2 부분(126)들 상에 적어도 하나의 보이드(V)를 남겨 두면서, 반도체 핀(116)들의 나머지 제2 부분(118)들 상에 그리고 격리 구조물(126)들의 제2 부분(126)들 위에 형성된다. 예컨대, 도 6c에 있어서, 에피택시 구조물(160)은 격리 구조물(124)들의 제2 부분(126)들 상에 각각 2개의 보이드(V)를 남겨둔다. 에피택셜 구조물(160)의 격자 상수가 기판(110)과 상이하므로, 반도체 핀(116)들의 채널 영역들은 디바이스의 캐리어 이동성을 인에이블시키고 디바이스 성능을 강화시키기 위하여 변형되거나 압박될 수 있다. 일부 실시형태들에 있어서, 실리콘 카바이드(SiC)와 같은 에피택시 구조물(160)은, n-형 FinFET의 소스 영역 및 드레인 영역을 형성하기 위하여 LPCVD 프로세스에 의해 에피택셜 성장된다. LPCVD 프로세스는 반응 가스들로서 Si3H8 및 SiH3CH를 이용하여 약 400 ℃ 내지 800 ℃의 온도에서 그리고 약 1 Torr 내지 200 Torr의 압력 하에서 수행된다. 일부 실시형태들에 있어서, 실리콘 게르마늄(SiGe)과 같은 에피택시 구조물(160)은, p-형 FinFET의 소스 영역 및 드레인 영역을 형성하기 위하여 LPCVD 프로세스에 의해 에피택셜 성장된다. LPCVD 프로세스는, 반응 가스들로서 SiH4 및 GeH4를 이용하여 약 400 ℃ 내지 800 ℃의 온도에서 그리고 약 1 Torr 내지 200 Torr의 압력 하에서 수행된다.
도 6c에서, 에피택시 구조물(160)은 서로 이격되며 반도체 핀(116)들 상에 각각 배치되는 복수의 에피택시 부분(166)들을 포함한다. 예컨대, 도 6c에서, 에피택시 구조물(160)은 3개의 에피택시 부분(166)들을 포함한다. 측벽 구조물(175)들은 에피택시 부분(166)들의 프로파일을 조정하기 위하여 에피택시 부분(166)들 사이에 각각 배치된다. 에피택시 부분(166)들은 패싯 형상을 가진다. 더 상세하게는, 상이한 표면 상의 상이한 성장 레이트들로 인하여, 패싯들은 에피택시 부분(166)들 상에 형성될 수도 있다. 예컨대, (111) 면 방위각[(111) 면으로 지칭됨]을 가진 표면들 상의 성장 레이트는 (110) 및 (100) 면과 같은 다른 면 상의 성장 레이트보다 낮다. 따라서, 패싯(167)들은 상이한 면들의 성장 레이트들에서의 차이의 결과로서 형성된다. 에피택시 부분(166)들이 자유롭게 형성되면, 패싯(167)들은 (111) 면 방위각[즉, (111) 면에 대한 것]을 가진다. 따라서, 에피택셜 성장의 진행에 대하여, 성장 레이트들의 차이로 인하여, 패싯(167)들은 서서히 형성된다. 또한, 보이드(V)는 반도체 디바이스의 AC 성능을 향상시키기 위하여 인접한 2개의 에피택시 부분(166)들 사이에 그리고 격리 구조물(124)의 제2 부분(126)들 상에 형성된다. 도 6c의 반도체 디바이스의 다른 관련 구조적 세부사항은 도 2의 반도체 디바이스와 유사하므로, 이에 관한 설명은 이하에서는 반복하지 않는다.
도 7은 본 개시의 일부 실시형태들에 따른 반도체 디바이스의 횡단면도이다. 도 7 및 도 6c의 반도체 디바이스들간의 차이는 반도체 핀(116)의 개수와 관련된다. 도 7에 있어서, 기판(110)은 2개의 반도체 핀(116)들을 가지며, 격리 구조물(124) 및 측벽 구조물(175)은 이들 2개의 반도체 핀들 사이에 배치된다. 에피택시 구조물(160)은 서로 이격되고 2개의 반도체 핀(116)들 상에 각각 배치된 2개의 에피택시 부분(166)들을 포함한다. 에피택시 부분(166)들은 패싯 형상을 가진다. 또한, 보이드(V)는 2개의 에피택시 부분(166)들 사이에 그리고 반도체 디바이스의 AC 성능을 향상시키기 위하여 격리 구조물(124)의 제2 부분(126)들 상에 형성된다. 도 7의 반도체 디바이스는 n-형 MOS 디바이스에 적용되며, 청구범위는 이러한 사항으로 제한되지는 않는다. 도 7의 반도체 디바이스의 다른 관련 구조적 세부사항은, 도 6c의 반도체 디바이스와 유사하며, 따라서, 이에 관한 설명은 이후에 반복되지 않는다.
전술한 실시형태들에 따르면, 에피택시 구조물(160)은 오목화된(물결 모양의) 상부 표면을 가지며, 컨택트와 에피택시 구조물의 접촉 면적이 증가될 수 있으므로, 이에 의해 접합 접촉 저항을 감소시키고, 반도체 디바이스의 성능을 향상시킨다. 또한, 반도체 핀들의 제2 부분들 중 적어도 하나는 격리 구조물들 사이에 배치되며, 상기 제2 부분들, 격리 구조물들은 함께 오목부를 형성하고, 에피택시 구조물의 (측방향) 재성장은 오목부 내에서 제한될 수 있다. 이에 따라, 에피택시 구조물의 성장 변위 문제점이 개선될 수 있다. 또한, 반도체 핀들 사이에 배치된 격리 구조물들로 인하여, 반도체 핀들 및 에피택시 구조물의 전류 누설 문제점이 개선될 수 있다. 또한, 에피택시 구조물과 보이드들 사이의 유전율 차는 양호한 교류(AC) 성능을 달성할 수 있다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시형태들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시형태들과 동일한 목적을 달성하고 및/또는 동일한 이점을 달성하기 위하여 기타의 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 인식하여야 한다. 당업자라면, 이러한 등가의 구성들이 본 개시의 사상과 범위로부터 벗어나지 않으며, 당업자가 본 개시의 사상과 범위로부터 벗어나지 않고 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 또한 인식해야 한다.

Claims (4)

  1. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 내에 적어도 하나의 제1 격리 구조물과 복수의 제2 격리 구조물들을 형성하는 단계 - 상기 제2 격리 구조물들은 상기 기판 내의 크라운 구조물을 규정하고, 상기 제1 격리 구조물은 상기 크라운 구조물 내의 복수의 반도체 핀들을 규정함 - 와;
    상기 반도체 핀들의 제2 부분들과 상기 제1 격리 구조물의 제2 부분을 노출된 상태로 남겨두면서, 상기 반도체 핀들의 제1 부분들과 상기 제1 격리 구조물의 제1 부분 위에 놓이는 게이트 스택을 형성하는 단계와;
    상기 제2 격리 구조물들의 상면들 위, 상기 제1 격리 구조물의 상면 위, 및 상기 반도체 핀들의 상면들 위에 유전체층을 형성하는 단계와;
    상기 반도체 핀들의 제2 부분들의 일부분들(parts)을 제거하는 단계 - 상기 제거 후, 상기 제1 격리 구조물의 전체 상면은 상기 유전체층의 남아있는 부분에 의해 덮힌(covered) 반면 상기 반도체 핀들의 남아있는 제2 부분들의 상면들은 노출되고, 상기 제거 후, 상기 제1 격리 구조물은 상기 반도체 핀들의 남아있는 제2 부분들의 상면들 위로 돌출되어 있음 - 와;
    상기 반도체 핀들의 남아있는 제2 부분들 상에 에피택시 구조물을 형성하는 단계를 포함하며,
    상기 에피택시 구조물은 상기 제1 격리 구조물의 상기 제2 부분 상에 보이드를 남겨두는 것인 반도체 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 격리 구조물 및 상기 제2 격리 구조물들을 형성하는 단계는,
    상기 기판에 적어도 하나의 제1 트렌치와 복수의 제2 트렌치들을 형성하는 단계를 포함하고,
    상기 제2 트렌치들은 상기 제1 트렌치보다 더 깊은 것인,
    반도체 디바이스를 제조하기 위한 방법.
  3. 제1항에 있어서,
    상기 에피택시 구조물을 형성하는 단계는,
    상기 반도체 핀들의 남아있는 제2 부분들 상에 복수의 에피택시 부분들을 각각 형성하는 단계를 포함하고,
    상기 에피택시 부분들은 서로 이격되는 것인,
    반도체 디바이스를 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 보이드는 상기 반도체 핀들 중 제1 반도체 핀의 제1 측벽과 정렬되는 상기 에피택시 구조물의 제1 측벽을 노출시키고, 상기 보이드는 상기 반도체 핀들 중 제2 반도체 핀의 제2 측벽과 정렬되는 상기 에피택시 구조물의 제2 측벽을 노출시키고, 상기 유전체층의 남아있는 부분은 상기 에피택시 구조물의 제1 측벽으로부터 상기 에피택시 구조물의 제2 측벽까지 연속적으로 연장하는 것인,
    반도체 디바이스를 제조하기 위한 방법.
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