CN111162044B - 一种半导体器件的制造方法、半导体器件和电子装置 - Google Patents

一种半导体器件的制造方法、半导体器件和电子装置 Download PDF

Info

Publication number
CN111162044B
CN111162044B CN201811326365.8A CN201811326365A CN111162044B CN 111162044 B CN111162044 B CN 111162044B CN 201811326365 A CN201811326365 A CN 201811326365A CN 111162044 B CN111162044 B CN 111162044B
Authority
CN
China
Prior art keywords
fin
fin structure
source
layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811326365.8A
Other languages
English (en)
Other versions
CN111162044A (zh
Inventor
王楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201811326365.8A priority Critical patent/CN111162044B/zh
Publication of CN111162044A publication Critical patent/CN111162044A/zh
Application granted granted Critical
Publication of CN111162044B publication Critical patent/CN111162044B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种半导体器件的制造方法、半导体器件和电子装置，所述方法包括：提供半导体衬底；在所述半导体衬底上形成沿第一方向延伸的鳍片墙；切断所述鳍片以形成至少两个彼此隔离的鳍片结构；形成围绕所述鳍片结构的隔离结构，所述隔离结构露出部分所述鳍片结构；沿与所述第一方向交叉的第二方向形成与所述鳍片结构相交的栅极结构；在所述栅极结构两侧的鳍片结构上形成源/漏极外延层。根据本发明的半导体器件的制造方法、半导体器件和电子装置，形成的源/漏极外延层部分与鳍片结构部分接触，源漏极下方位于隔离结构中构成的源漏极漏电流的通道的鳍片结构面积减小，大大降低了鳍片结构场效应晶体管的断态漏电漏，从而减小了器件的静态功耗。

Description

一种半导体器件的制造方法、半导体器件和电子装置
技术领域
本发明涉及半导体制造领域，具体而言涉及一种半导体器件的制造方法、半导体器件和电子装置。
背景技术
随着半导体器件的尺寸逐渐减小，FinFET器件中断态漏电流带来的器件功耗越来越显著。体硅形成的FinFET器件具有三栅结构，其栅极对鳍片结构底部的控制非常薄弱。当FinFET晶体管处于阻断状态时，源漏极之间的断态电流在集中鳍片结构底部，产生断态漏电流，增加器件的静态功耗。
为此，有必要提出一种新的半导体器件的制造方法、半导体器件和电子装置，用以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制造方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成沿第一方向延伸的鳍片墙；
切断所述鳍片以形成至少两个彼此隔离的鳍片结构；
形成围绕所述鳍片结构的隔离结构，所述隔离结构露出部分所述鳍片结构；
沿与所述第一方向交叉的第二方向形成与所述鳍片结构相交的栅极结构；
在所述栅极结构两侧的鳍片结构上形成源/漏极外延层。
示例性地，切断所述第一鳍片结构以形成至少两个彼此隔离的鳍片结构的方法包括：
形成所述半导体衬底和所述鳍片墙的牺牲层，所述牺牲层具有平坦的表面；
形成覆盖所述牺牲层的图案化掩膜层，所述图案化掩膜层在与所述第一方向交叉的第三方向延伸；
以所述图案化掩膜层为掩膜刻蚀位于所述图案化掩膜层下方以外的所述牺牲层与所述鳍片墙；
去除所述图案化掩膜层和所述牺牲层。
示例性地，所述以所述图案化掩膜层为掩膜刻蚀所述牺牲层与所述鳍片墙的步骤包括：
执行干法刻蚀工艺，去除位于所述图案化掩膜层下方以外的所述牺牲层和所述鳍片墙，以形成具有垂直侧壁的所述鳍片结构。
示例性地，所述以所述图案化掩膜层为掩膜刻蚀所述牺牲层与所述鳍片墙的步骤还包括：
在所述干法刻蚀工艺之后执行湿法刻蚀工艺，以使所述鳍片结构上拟由所述隔离结构隔离的部分的尺寸减小。
示例性地，在所述第一方向上，所述鳍片结构的宽度大于所述栅极结构的宽度。
示例性地，在所述第一方向上，所述鳍片结构的宽度等于所述栅极结构的宽度。
示例性地，在所述栅极结构两侧的鳍片结构上形成源/漏极外延层的步骤包括：
执行外延工艺，以形成所述源/漏极外延层。
示例性地，在所述执行外延工艺之前，以所述栅极结构为掩膜刻蚀所述鳍片结构以形成拟填充所述源/漏极外延层的凹槽。
本发明还提供了一种半导体器件，包括:
半导体衬底；
形成沿第一方向并列设置的至少两个鳍片结构，所述鳍片结构彼此隔离；
围绕所述鳍片结构的隔离结构，所述隔离结构露出部分所述鳍片结构；
沿与所述第一方向交叉的第二方向延伸的栅极结构；
位于所述栅极结构两侧的所述鳍片结构上的源/漏极外延层。
示例性地，所述鳍片结构具有垂直的侧壁。
示例性地，所述鳍片结构由所述隔离结构隔离的部分的宽度小于由所述隔离结构露出的部分的宽度。
示例性地，在所述第一方向上，所述鳍片结构的宽度大于所述栅极结构的宽度。
示例性地，在所述第一方向上，所述鳍片结构的宽度等于所述栅极结构的宽度。
本发明还提供了一种电子装置，包括上任意一项所述的半导体器件。
根据本发明的半导体器件的制造方法、半导体器件和电子装置，由于在形成隔离结构之前将鳍片墙切断为彼此隔离的鳍片结构，使相邻晶体管的鳍片结构彼此隔离，最后形成的源/漏极外延层部分与鳍片结构部分接触，源漏极下方位于隔离结构中构成的源漏极漏电流的通道的鳍片结构面积减小，大大降低了鳍片结构场效应晶体管的断态漏电漏，从而减小了器件的静态功耗。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1P为根据本发明的一个实施例的一种半导体器件的制造方法中形成的半导体器件的结构示意图；
图2为根据本发明的一个实施例的一种半导体器件的制造方法的流程图；
图3为根据本发明的一个实施例的一种电子装置的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述的半导体器件的制造方法、半导体器件和电子装置。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
实施例一
为了解决现有技术中的技术问题，本发明提供了一种半导体器件的制造方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成沿第一方向延伸的鳍片墙；
切断所述鳍片以形成至少两个彼此隔离的鳍片结构；
形成围绕所述鳍片结构的隔离结构，所述隔离结构露出部分所述鳍片结构；
沿与所述第一方向交叉的第二方向形成与所述鳍片结构相交的栅极结构；
在所述栅极结构两侧的鳍片结构上形成源/漏极外延层。
下面参看图1A-图1P、图2对本发明的所提出的一种半导体器件的制造方法进行示例性说明，图1A-图1P为根据本发明的一个实施例的、一种半导体器件的制造方法中形成的半导体器件的结构示意图；图2为根据本发明的一个实施例的、一种半导体器件的制造方法的流程图。
首先，参看图2，执行步骤S1：提供半导体衬底。
如图1A所示，提供半导体衬底100，具体地，半导体衬底100的可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以定义有源区。
在所述半导体衬底中形成有阱，所述阱可以是N型阱或者P型阱。当所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。当所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
接着，继续参看图2，执行步骤S2：在所述半导体衬底上形成沿第一方向延伸的鳍片墙。
示例性地，所述形成鳍片墙的步骤包括在半导体衬底上形成图案化的掩膜层；以所述图案化的掩膜层为掩膜执行干法刻蚀工艺以在所述半导体衬底上形成鳍片墙，所述鳍片墙之间形成有凹槽。参看图1A，其示出了刻蚀半导体衬底形成鳍片墙的立体结构示意图，其中在半导体衬底100上形成鳍片墙101，其包括相邻的鳍片墙1011和鳍片墙1012，凹槽102形成在鳍片墙1011和鳍片墙1012之间。图1B和图1C分别示出了沿着图1A中箭头A方向和箭头B方向的剖面结构示意图。在所述半导体衬底形成鳍片墙的方法为本领域技术人员所熟知的方法，在此不再赘述。
需要理解的是，本实施例中在半导体衬底上形成两个鳍片墙并最终形成两个鳍片结构仅仅是示例性地，本领域技术人员应当理解，在半导体衬底上分布一个或多个鳍片墙的情况均适用于本发明。
所述鳍片墙101(包括鳍片墙1011和鳍片墙1012)沿着箭头B所示的方向延伸，在本文中，将所述鳍片墙的延伸方向设置为第一方向，后续形成的栅极的延伸方向为第二方向。所述第一方向和所述第二方向交叉设置。示例性地，所述第一方向和所述第二方向垂直交叉设置。
接着，继续参看图2，执行步骤S3：切断所述鳍片以形成至少两个彼此隔离的鳍片结构。
示例性地，采用下述步骤切断所述第一鳍片结构以形成至少两个彼此隔离的鳍片结构：
首先，形成所述半导体衬底和所述鳍片墙的牺牲层，所述牺牲层具有平坦的表面。参看图1D，其示出了半导体衬底上形成牺牲层的立体结构示意图。牺牲层覆盖半导体衬底100以及形成在半导体衬底100上的鳍片墙(1011和1012)，并填充在鳍片墙1011和鳍片墙1012之间的凹槽102。
示例性地，所述牺牲层为抗反射涂层(BARC)，采用抗反射涂层作为牺牲层，有利于后续形成刻蚀牺牲层和鳍片墙的图案化硬掩膜层的光刻工艺，减少曝光过程中对图案化掩膜层的反射，同时易于去除，简化工艺步骤，节省工艺成本。形成所述抗反射突出的方法可以是涂布等本领域技术人员所熟知的方法，在此不再赘述。
需要理解的是，本实施例采用抗反射涂层作为牺牲层仅仅是示例性地，任何牺牲层材料(如多晶硅等)均适用于本发明。
接着，形成覆盖所述牺牲层的图案化掩膜层，所述图案化掩膜层在在与所述第一方向交叉的第三方向延伸。继续参看图1D，其示出了在半导体衬底上形成覆盖所述牺牲层的图案化掩膜层的立体结构示意图。图1E和图1F分别示出了沿着图1D中箭头C和箭头D的方向的剖面结构示意图。如图1D、图1E和图1F所示，图案化掩膜层在箭头C所示出的第三方向。所述第三方向与所述鳍片结构的延伸方向(即第一方向)交叉。示例性地，所述第三方向垂直于鳍片墙1011和鳍片墙1012的延伸方向(即第一方向)。
形成所述图案化掩膜层包括光刻等本领域技术人员所熟知的技术，在此不再赘述。
接着，以所述图案化掩膜层为掩膜刻蚀所述牺牲层与所述鳍片墙，以去除位于所述图案化掩膜层下方以外的所述牺牲层和所述鳍片墙。参看图1G，示出了以所述图案化掩膜层为掩膜刻蚀所述牺牲层与所述鳍片墙的过程中形成的半导体器件的结构示意图。图1H和图1I分别示出了沿着图1G中箭头E和箭头F的方向的剖面结构示意图。其中，图1I示出了经过本步骤的刻蚀后，鳍片墙1011被刻蚀形成两个鳍片结构(鳍片结构10111和鳍片结构10112)。需要理解的是，本实施例单个鳍片墙经过刻蚀形成两个鳍片结构仅仅是示例性地，本领域技术人员应当理解，经过刻蚀后单个鳍片墙可以形成两个鳍片结构或者两个以上的多个鳍片结构，其可以根据将要形成的晶体管数量确定。
示例性地，以所述图案化掩膜层为掩膜刻蚀所述牺牲层与所述鳍片墙的步骤包括：执行干法刻蚀工艺，去除位于所述图案化掩膜层下方以外的所述牺牲层和所述鳍片墙，以形成具有垂直侧壁所述鳍片结构。所述干法刻蚀工艺为本领域技术人员所熟知的工艺，在此并不限定。
接着，去除所述图案化掩膜层和所述牺牲层，以形成所述鳍片结构。
去除所述图案化掩膜层和所述牺牲层的方法包括灰化、刻蚀等本领域技术人员所熟知的方法，在此不再赘述。
接着，继续参看图2，执行步骤S4：形成围绕所述鳍片结构的隔离结构，所述隔离结构露出部分所述鳍片结构。
参看图1J，其示出了形成隔离结构后露出部分鳍片结构的半导体器件的立体结构示意图。其中，隔离结构105露出部分鳍片结构10111和部分鳍片结构10112(以及部分鳍片结构10121和部分鳍片结构10122，其中鳍片结构10121和鳍片结构10122为刻蚀鳍片墙1012之后形成的鳍片结构)。
示例性地，形成所述隔离结构的方法包括：在半导体衬底上沉积形成隔离材料层，所述隔离材料层覆盖所述鳍片结构(包括鳍片结构10111、鳍片结构10112、鳍片结构10121和鳍片结构10122)；回刻蚀，去除部分所述刻蚀材料层，以露出部分鳍片结构10111、部分鳍片结构10112、部分鳍片结构10121和部分鳍片结构10122，形成所述隔离结构105。示例性地，所述隔离材料层为二氧化硅材料层。
接着，继续参看图2，执行步骤S5：沿与所述第一方向交叉的第二方向形成与所述鳍片结构相交的栅极结构。
下面以在由鳍片墙1011经过刻蚀形成的鳍片结构10111和鳍片结构10112上形成栅极结构为示例说明形成栅极结构的过程。
参看图1K，在半导体衬底上形成有鳍片结构，所述鳍片结构包括第一鳍片结构10111和第二鳍片结构10112，在所述半导体衬底100上形成覆盖所述鳍片结构(包括第一鳍片结构10111和第二鳍片结构10112)的栅极结构，参看图1L示出了在鳍片结构上形成栅极结构的示意图，其中栅极结构包括分别覆盖第一鳍片结构10111和第二鳍片结构10112的第一栅极结构1061和第二栅极结构1062。需要理解的是，图1L仅仅示出了栅极结构覆盖在鳍片结构上后沿着鳍片结构延伸方向的剖面结构示意图，本领域技术人员应当理解，栅极结构在与鳍片结构(第一鳍片结构和第二鳍片结构)延伸方向(第一方向)相交叉的方向上延伸，在本实施例中，栅极结构的延伸方向(第二方向)与鳍片结构(第一方向)的延伸方向相垂直。即栅极结构在图1L示出的垂直纸面的方向上延伸并覆盖鳍片结构的侧壁。
示例性地，所述栅极结构包括栅介电层和栅极材料层。进一步，示例性地，在后栅极工艺中，所述栅极结构为虚拟栅极，其中，所述栅介电层为氧化硅层，栅极材料层为多晶硅层。形成所述栅极结构的方法包括沉积、光刻、刻蚀等本领域技术人员所熟知的步骤，在此不再赘述。
示例性地，所述在所述第一方向上，所述鳍片结构的宽度等于所述栅极结构的宽度。控制鳍片结构的宽度等于栅极结构的宽度，在后续采用外延工艺形成源/漏极外延层时，源/漏极外延层仅仅与栅极结构两侧的鳍片结构端面接触，使得源/漏极外延层与鳍片结构的接触面积最小，同时位于隔离结构中的鳍片结构形成的漏电流的通道最小，最大限度的减少了断态漏电流，进一步减小了器件的静态功耗。
示例性地，在所述第一方向上，所述鳍片结构的宽度大于所述栅极结构的宽度。由于在形成鳍片结构的过程中，往往不可避免发生图案的偏移，使鳍片结构的宽度大于栅极结构的宽度，使得工艺中具有一定的余量，有利于后续形成栅极结构工艺的控制，避免工艺不稳定的情况出现。如图1L所示，在与栅极结构(第一栅极结构1061和第二栅极结构1062)的延伸方向(即垂直于直面的方向)相垂直的方向上，鳍片结构的宽度W1大于栅极结构的宽度W2。在一个示例中，在所述第一方向上，鳍片结构的宽度比栅极的宽度大3nm-15nm，同时被切断的相邻鳍片结构之间的距离为3nm-20nm，外延生长形成源/漏极外延层时其沿着所述第一方向上的横向生长性能较好，从而形成与鳍片结构半接触的源/漏极外延层。
至此，已经对根据本发明的一种半导体器件的制造方法的步骤S1进行了示例性地描述。在本发明的一个实施例中，以所述图案化掩膜层为掩膜刻蚀所述牺牲层与所述鳍片墙的步骤还包括：在所述干法刻蚀工艺之后执行湿法刻蚀工艺，以使所述鳍片结构上拟由所述隔离结构隔离的部分的尺寸减小。参看图1N，采用在干法刻蚀工艺之后执行湿法刻蚀工艺，从而使在第一方向上第一鳍片结构10111和第二鳍片结构10112由隔离结构105隔离的部分的宽度减小，即由隔离结构105露出的部分的鳍片结构宽度大于由隔离结构105隔离的部分的宽度。图1O示出了在第一方向上，形成了由隔离结构105隔离的部分的宽度小于由隔离结构105露出的部分的宽度的鳍片结构(包括第一鳍片结构10111和第二鳍片结构10112)后，在鳍片结构上方覆盖栅极结构(包括第一栅极结构1061和第二栅极结构1062)的结构示意图。由于作为断态漏电流流通通道的鳍片结构由隔离结构隔离的部分，将鳍片结构由所述隔离结构隔离的部分的尺寸减小，后续形成源/漏极外延层之后，源/漏极外延层下方作为断态漏电流流通通道的鳍片结构尺寸进一步减小，使得断态时漏电流的通道进一步减小或者切断，进一步减少了静态功耗。
接着，继续参看图2，执行步骤S6：在所述栅极结构两侧的鳍片结构上形成源/漏极外延层。
参看图1M，其示出了在栅极结构两侧形成源/漏极外延侧后的半导体器件的结构示意图。在栅极结构(包括第一栅极结构1061和第二栅极结构1062)两侧形成源/漏极外延层107。形成所述源/漏极的步骤包括原位外延或者选择性外延工艺，所述源/漏极外延层的材料可以为SiGe或者SiC。在一个示例性中，在形成所述源/漏外延层之前还包括刻蚀所述鳍片结构以形成拟填充所述源/漏极外延层的凹槽的步骤。在本发明的一具体实施方式中，选用外延生长的方法形成所述SiGe材料层，具体地，利用外延生长技术，在1000-1600℃温度下，在半导体衬底上形成外延生长SiC，外延生长中所用源气为SiH4和C3H8，在外延过程中通入H2，N2作为载气，同时实现n型的原位掺杂，典型生长温度为1500℃-1600℃，然后进一步的在1600℃-1700℃下退火。采用外延生长的技术生长的源/漏极掺杂层，沿着与栅极结构的延伸方向相垂直的方向生长，最终相邻的栅极结构之间的源漏极相互接触，如图1M所示，在半导体衬底100上形成源/漏极外延层107覆盖鳍片结构(包括第一鳍片结构10111和第二鳍片结构10112)，其中在相邻的栅极结构(包括第一栅极结构1061和第二栅极结构1062)之间的源/漏极外延层107相互连接。由于鳍片结构在与所述栅极结构延伸方向相垂直的方向上被切断，形成覆盖鳍片结构的源/漏极外延层后，使得源漏极与鳍片结构接触的面积显著减小，大大降低了鳍片结构场效应晶体管的断态漏电漏，从而减小了器件的静态功耗。
在本发明的一个示例中，在所述干法刻蚀工艺之后执行湿法刻蚀工艺，以使所述鳍片结构上由所述隔离结构隔离的部分的尺寸减小。从而其在形成源/漏极外延层之后，源/漏极外延层下方由隔离材料隔离的鳍片结构进一步减小或者不存在鳍片结构，源/漏极漏外延层下方的断态漏电流通道减小或者被切断，使得断态时漏电流的通道在鳍片结构位于隔离结构中的衬底硅上的部分进一步减小或者切断，进一步减少静态功耗。
图1P示出在包含所述干法刻蚀工艺之后执行湿法刻蚀工艺形成的鳍片结构的半导体器件上形成源/漏极外延层之后的半导体器件的结构示意图，其中源/漏极外延层107覆盖器件结构(包括第一鳍片结构10111和第二鳍片结构10112)，在相邻的栅极结构(包括第一栅极结构1061和第二栅极结构1062)之间的源/漏极外延层107相互连接。其中，源/漏极外延层107下方的位于隔离材料层中的鳍片结构由于在形成鳍片结构的工艺中被去除，使断态时漏电流的通道在鳍片结构位于隔离结构中的衬底硅上的部分被切断，进一步减少了静态功耗。
至此对根据本发明的一种半导体器件的制造方法进行了示例性说明，在一个实例中，执行完步骤S2之后还包括刻蚀栅极结构形成金属栅极的步骤以及形成导电连接件的步骤等等，在此不再赘述。
实施例二
本发明还提供了一种半导体器件，包括：
半导体衬底；
形成沿第一方向并列设置的至少两个鳍片结构，所述鳍片结构彼此隔离；
围绕所述鳍片结构的隔离结构，所述隔离结构露出部分所述鳍片结构；
沿与所述第一方向交叉的第二方向延伸的栅极结构；
位于所述栅极结构两侧的所述鳍片结构上的源/漏极外延层。
示例性的，所述半导体器件采用如实施例一所述的方法制备。
参看图1M和图1P对根据本发明的一种半导体器件的结构进行示例性说明。
首先参看图1M，半导体器件包括半导体衬底100。具体地，半导体衬底100的可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以定义有源区。
在所述半导体衬底中形成有阱，所述阱可以是N型阱或者P型阱。当所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。当所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
根据本发明的半导体器件进一步包括有沿着第一方向并列设置的至少两个鳍片结构，如图1M所示，沿着第一方向并列设置有第一鳍片结构10111和第二鳍片结构10112。
根据本发明的半导体器件进一步包括由围绕所述鳍片结构(包括第一鳍片结构10111和第二鳍片结构10112)的隔离结构105，隔离结构105露出部分鳍片结构(第一鳍片结构10111和第二鳍片结构10112)。
根据本发明的半导体器件进一步包括沿着与所述第一方向相交叉的方向设置有栅极结构，如图1M所示，第一栅极结构1061和第二栅极结构1062沿着与第一方向相交叉的第二方向延伸，第二方向为垂直于纸面的方向延伸。在本实施例中，第一方向与第二方向相垂直。
根据本发明的半导体器件进一步包括位于栅极结构(包括第一栅极结构1061和第二栅极栅极结构1062)两侧的源/漏极外延层107，其中在相邻的栅极结构(包括第一栅极结构1061和第二栅极结构1062)之间的源/漏极外延层107相互连接。
根据本发明的半导体器件由于相邻晶体管的鳍片结构在第一方向隔离设置，形成覆盖鳍片结构的源/漏极外延层后，使得形成在栅极结构两侧的源/漏极外延层与鳍片结构部分接触，同时，位于隔离结构中的鳍片结构被切断使得栅极下方构成的源漏极漏电流的通道的鳍片面积减小，大大降低了鳍片结构场效应晶体管的断态漏电漏，从而减小了器件的静态功耗。
示例性地，所述在所述第一方向上，所述鳍片结构的宽度等于所述栅极结构的宽度。鳍片结构的宽度等于栅极结构的宽度，源/漏极外延层仅仅与栅极结构两侧的鳍片结构端面接触，使得源/漏极外延层与鳍片结构的接触面积最小，同时位于隔离结构中的鳍片结构形成的漏电流的通道最小，最大限度的减少了断态漏电流，进一步减小了器件的静态功耗。
示例性地，在所述第一方向上，所述鳍片结构的宽度大于所述栅极结构的宽度。由于在形成鳍片结构的过程中，往往不可避免发生图案的偏移，使鳍片结构的宽度大于栅极结构的宽度，使得工艺中具有一定的余量，有利于形成栅极结构工艺的控制，避免工艺不稳定的情况出现。
示例性地，所述鳍片结构具有垂直的侧壁。如图1M所示，所述鳍片结构(包括第一鳍片结构10111和第二鳍片结构10112)具有垂直的侧壁。
示例性地，在所述第一方向上，所述鳍片结构的宽度大于所述栅极结构的宽度。参看图1P，鳍片结构(包括第一鳍片结构10111和第二鳍片结构10112)由隔离结构105隔离的部分的宽度小于由隔离结构105露出的部分的宽度。由于作为断态漏电流流通通道的鳍片结构由隔离结构隔离的部分，将鳍片结构由所述隔离结构隔离的部分的尺寸减小，后续形成源/漏极外延层之后，源/漏极外延层下方位于隔离材料层中的作为断态漏电流流通通道的鳍片结构尺寸进一步减小，使得断态时漏电流的通道进一步减小或者切断，进一步减少了静态功耗。
本发明还提供了一种电子装置，包括实施例二所述的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的静电防护性能。
其中，图3示出根据本发明的一个实施例的电子装置为移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括实施例二所述的制造方法，所述半导体器件包括：半导体衬底，位于所述半导体衬底上的鳍片结构和覆盖所述鳍片结构的栅极结构，其中，所述鳍片结构在所述第一方向上被切断；
位于所述栅极结构两侧源/漏极外延层。
综上所述，根据本发明的半导体器件的制造方法、半导体器件和电子装置，由于在形成隔离结构之前将鳍片墙切断为彼此隔离的鳍片结构，使相邻晶体管的鳍片结构彼此隔离，最后形成的源/漏极外延层部分与鳍片结构部分接触，源漏极下方位于隔离结构中构成的源漏极漏电流的通道的鳍片结构面积减小，大大降低了鳍片结构场效应晶体管的断态漏电漏，从而减小了器件的静态功耗。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成沿第一方向延伸的鳍片墙；
切断所述鳍片墙以形成至少两个彼此隔离的鳍片结构；
形成围绕所述鳍片结构的隔离结构，所述隔离结构露出部分所述鳍片结构；
沿与所述第一方向交叉的第二方向形成与所述鳍片结构相交的栅极结构；
在所述栅极结构两侧的隔离结构上形成源/漏极外延层，所述源/漏极外延层仅与露出的鳍片结构的端面接触；
由隔离结构露出的部分的鳍片结构宽度大于由隔离结构隔离的部分的宽度。
2.如权利要求1所述的制造方法，其特征在于，切断所述鳍片墙以形成至少两个彼此隔离的鳍片结构的方法包括：
形成覆盖所述半导体衬底和所述鳍片墙的牺牲层，所述牺牲层具有平坦的表面；
形成覆盖所述牺牲层的图案化掩膜层，所述图案化掩膜层在与所述第一方向交叉的第二方向延伸；
以所述图案化掩膜层为掩膜刻蚀位于所述图案化掩膜层下方以外的所述牺牲层与所述鳍片墙；
去除所述图案化掩膜层和所述牺牲层。
3.如权利要求2所述的制造方法，其特征在于，所述以所述图案化掩膜层为掩膜刻蚀所述牺牲层与所述鳍片墙的步骤包括：
执行干法刻蚀工艺，去除位于所述图案化掩膜层下方以外的所述牺牲层和所述鳍片墙，以形成具有垂直侧壁的所述鳍片结构。
4.如权利要求3所述的制造方法，其特征在于，所述以所述图案化掩膜层为掩膜刻蚀所述牺牲层与所述鳍片墙的步骤还包括：
在所述干法刻蚀工艺之后执行湿法刻蚀工艺，以使所述鳍片结构上拟由所述隔离结构隔离的部分的尺寸减小。
5.如权利要求1所述的制造方法，其特征在于，在所述第一方向上，所述鳍片结构的宽度大于所述栅极结构的宽度，在所述栅极结构两侧的隔离结构上形成源/漏极外延层之前还包括：刻蚀所述鳍片结构以形成拟填充所述源/漏极外延层的凹槽的步骤。
6.如权利要求1所述的制造方法，其特征在于，在所述第一方向上，所述鳍片结构的宽度等于所述栅极结构的宽度。
7.如权利要求1所述的制造方法，其特征在于，在所述栅极结构两侧的鳍片结构上形成源/漏极外延层的步骤包括：
执行外延工艺，以形成所述源/漏极外延层。
8.如权利要求7所述的制造方法，其特征在于，在所述执行外延工艺之前，以所述栅极结构为掩膜刻蚀所述鳍片结构以形成拟填充所述源/漏极外延层的凹槽。
9.一种半导体器件，其特征在于，包括:
半导体衬底；
沿第一方向并列设置的至少两个鳍片结构，所述鳍片结构彼此隔离；
围绕所述鳍片结构的隔离结构，所述隔离结构露出部分所述鳍片结构；
沿与所述第一方向交叉的第二方向延伸的栅极结构；
位于所述栅极结构两侧的所述隔离结构上的源/漏极外延层，所述源/漏极外延层仅与露出的鳍片结构的端面接触；
由隔离结构露出的部分的鳍片结构宽度大于由隔离结构隔离的部分的宽度。
10.如权利要求9所述的半导体器件，其特征在于，所述鳍片结构具有垂直的侧壁。
11.如权利要求9所述的半导体器件，其特征在于，在所述第一方向上，所述鳍片结构的宽度等于所述栅极结构的宽度。
12.一种电子装置，其特征在于，包括如权利要求9-11任意一项所述的半导体器件。
CN201811326365.8A 2018-11-08 2018-11-08 一种半导体器件的制造方法、半导体器件和电子装置 Active CN111162044B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811326365.8A CN111162044B (zh) 2018-11-08 2018-11-08 一种半导体器件的制造方法、半导体器件和电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811326365.8A CN111162044B (zh) 2018-11-08 2018-11-08 一种半导体器件的制造方法、半导体器件和电子装置

Publications (2)

Publication Number Publication Date
CN111162044A CN111162044A (zh) 2020-05-15
CN111162044B true CN111162044B (zh) 2022-09-20

Family

ID=70555510

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811326365.8A Active CN111162044B (zh) 2018-11-08 2018-11-08 一种半导体器件的制造方法、半导体器件和电子装置

Country Status (1)

Country Link
CN (1) CN111162044B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611743B (zh) 2021-06-11 2022-06-07 联芯集成电路制造(厦门)有限公司 半导体晶体管结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104160511A (zh) * 2011-12-30 2014-11-19 英特尔公司 环绕式沟槽接触部结构和制作方法
CN105280639A (zh) * 2014-06-12 2016-01-27 台湾积体电路制造股份有限公司 鳍式场效应晶体管的结构和形成方法
CN106531737A (zh) * 2015-09-15 2017-03-22 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101110355B1 (ko) * 2010-04-05 2012-02-14 서울대학교산학협력단 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법
KR102021768B1 (ko) * 2013-03-15 2019-09-17 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9305930B2 (en) * 2013-12-11 2016-04-05 Globalfoundries Inc. Finfet crosspoint flash memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104160511A (zh) * 2011-12-30 2014-11-19 英特尔公司 环绕式沟槽接触部结构和制作方法
CN105280639A (zh) * 2014-06-12 2016-01-27 台湾积体电路制造股份有限公司 鳍式场效应晶体管的结构和形成方法
CN106531737A (zh) * 2015-09-15 2017-03-22 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN111162044A (zh) 2020-05-15

Similar Documents

Publication Publication Date Title
TWI627665B (zh) 鰭式場效電晶體及其製造方法
CN101226941B (zh) 半导体结构及其制造方法
US7512017B2 (en) Integration of planar and tri-gate devices on the same substrate
US9390975B2 (en) Methods for producing a tunnel field-effect transistor
US6867462B2 (en) Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same
KR20100105779A (ko) ＦｉｎＦＥＴｓ와 통합된 평면 기판 장치 및 제조 방법
KR102449211B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
CN106531794B (zh) 高压金属氧化物半导体晶体管元件及其制造方法
US9773778B2 (en) Semiconductor device, related manufacturing method, and related electronic device
US10164097B2 (en) Semiconductor device and manufacturing method thereof
US11545398B2 (en) Semiconductor device
US10079241B2 (en) Method of manufacturing an EEPROM device
KR100618827B1 (ko) ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
CN111162044B (zh) 一种半导体器件的制造方法、半导体器件和电子装置
CN107978563B (zh) 一种半导体器件及制备方法、电子装置
CN111613583A (zh) 半导体器件及其形成方法
KR101576203B1 (ko) 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들
CN109087890B (zh) 一种半导体器件及其制造方法、电子装置
CN110400751B (zh) 一种半导体器件及其制造方法和电子装置
CN107689330B (zh) 一种半导体器件及制备方法、电子装置
CN113838934A (zh) 半导体结构及其形成方法
CN107919368B (zh) 一种半导体器件及其制造方法、电子装置
CN110047926B (zh) 半导体装置以及其制作方法
CN107403754B (zh) 一种半导体器件及其制作方法、电子装置
CN107293590B (zh) 鳍式场效应晶体管及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant