CN101226941B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了在V形槽上形成的晶体管的结构和方法。V形槽包含通过脊而接合的两个晶面。所述面具有与半导体衬底通常提供的取向不同的晶向，半导体衬底通常提供的取向例如衬底取向或垂直于衬底取向的取向。与现有技术不同，V形槽形成得自对准于所述浅沟槽隔离，消除了将V形槽与光刻装置对准的需求。新面的电性能，尤其提高的载流子的迁移率被用于提高晶体管的性能。在具有在被接合从而形成V形轮廓的面上的沟道的晶体管 中，电流在接合所述面的脊的方向上流动，避免了在所述电流的方向上的弯折。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体器件，且具体而言，涉及互补金属氧化物半导体(CMOS)晶体管。
背景技术
晶体管性能的关键度量是导通电流，这是当晶体管打开时单位栅极宽度的晶体管的电流。少数载流子迁移率已被确定为确定高性能晶体管的导通电流的限制因素。确定少数载流子的迁移率的关键参数之一是其上形成晶体管的沟道的结晶表面取向。通过操纵晶体管结构使得有利的表面取向用于各种类型的晶体管，具有高少数载流子迁移率的P型场效应晶体管(PFET)和N型场效应晶体管(NFET)都可以在CMOS晶体管电路内形成。
在一些半导体中，电子迁移率和空穴迁移率在不同晶面上实现最大值。例如，电子迁移率在单晶硅内在{100}表面取向实现最大并且在{110}表面取向实现最小。与此相反，空穴迁移率在单晶硅内在{110}表面取向实现最大并且在{100}表面取向实现最小。
现有技术已经示出了通过利用PFET和NFET器件的不同晶面可以提高半导体电路的性能。在半导体工业中在同一半导体衬底上使用两个不同的表面取向被称为“混合取向技术(HOT)”。现有技术还提供了实施混合取向技术的方法。
根据混合取向技术的方法，通过接合两个或多个晶片而提供两个不同的晶面。在一些情形，采用结合化学机械平坦化(CMP)的外延以便产生具有不同表面取向的区。结合(bonding)、外延和CMP之后的表面形貌趋向于平坦。但是，该方法的缺点包括工艺的复杂性和外延的对于缺陷产生的倾向。此外，由于在单晶区的边界的晶体缺陷，在两个不同晶向之间的边界周围相当大部分的表面区变得不可以用于高性能CMOS器件。因为对于许多高性能电路设计，PFET和NFET需要被放置得相互紧密接近，所以这限制了COMS电路布局的灵活性。
在现有技术中一种使用具有与半导体衬底的原始表面不同的晶向的面的不同的方法。作为实例，Weber等，“A Novel Locally Engineered(111)V-channel pMOSFET Architecture with Improved Drivability Characteristics forLow-Standby power(LSTP)CMOS Applications”，2005 Symposium on VLSI，2005，PP.156-157，公开了其中在V形槽内形成沟道的晶体管结构。电流在V形槽的平面内流动，遵循字母V的形状的路径，其包括在沟道的中间电流方向上的弯折。
此外，通过构图半导体表面的矩形区以暴露于湿法蚀刻而形成具有与原始衬底不同晶向的V形槽的方法。但是，根据现有技术的这样形成V形槽的方法涉及要被暴露于蚀刻的半导体区的光刻构图。换而言之，光刻掩模必须包含对应于V形槽的外边缘的图案。由于光刻工艺需要一定程度的交叠容限，所以其内将要形成V形槽的硅区必须比V形槽的尺寸大。因而，所述硅区需要包括“交叠预算”，或允许在光刻工艺期间交叠变化的硅区的额外空间。但是，各代半导体技术需要使用较少晶体管硅区的更为紧凑的晶体管设计。
因此，存在具有包含在半导体衬底上形成的晶面的V形槽的更为紧凑的晶体管的结构和方法的需要。
此外，存在具有包含在半导体衬底上形成的晶面的V形槽的紧凑的晶体管与具有在具有衬底取向的半导体表面上形成的沟道的另一晶体管的CMOS晶体管结构及其制造方法的需要。
发明内容
本发明致力于上述需要并且提供了具有V形沟道的提高了性能的CMOS晶体管的结构和方法，无需任何用于交叠容限的额外的半导体区。
具体地，本发明提供了具有与周围的浅沟槽隔离(STI)自对准的V形槽的CMOS晶体管。
此外，本发明提供了具有在V形槽周围的平半导体表面框的CMOS晶体管。
本发明使得可以将晶体管的导通电流增加了晶面和衬底取向之间的角度的余弦的倒数的因子。
本发明还使得可以通过利用相对于原始衬底取向的V形槽的晶面的不同表面取向而增加晶体管的导通电流。
本发明参照使用两个PFET和四个NFET的具体SRAM单元结构进行描述。这是因为SRAM性能的提高所面对的挑战通常是大半导体电路的整体改进所面对的挑战。例如，尽管其小的尺寸，在SRAM单元内的晶体管需要成为高性能的器件，因此要求在沟道内少数载流子的高迁移率。同时，晶体管需要小的截止电流，或小的泄漏电流，这又需要在半导体衬底内，尤其是在沟道内低水平的缺陷密度。此外，由于需要将PFET和NFET放置得相互紧密靠近，所以需要最小化或者最好消除由于在不同晶向的区之间的边界产生的缺陷所引起的不可用的面积。此外，SRAM器件在半导体工业中非常普遍并且许多CMOS工艺围绕着优化SRAM性能而研发。
尽管本公开的主体使用具体的SRAM布局进行描述的事实，但是本领域的技术人员应当认识到，在说明书中的PFET区和NFET区可以应用于衬底上的任何PFET或任何NFET。因而，本公开适用于可以利用具有多表面取向的好处的任何CMOS装置，以用于其它类型的半导体器件。
虽然本公开使用了体硅衬底用于描述本发明，但是应当认识到，本发明可以同样在绝缘体上硅(SOI)衬底、具有在衬底的顶部上的松弛的沉积厚材料层的硅衬底上良好地应用，所述材料层例如Si1-xGex层、Si1-xCx层、或Si1-x-yGexCy层。此外，本发明还与Si:C衬底相容。这样的衬底典型地通过在硅衬底内用碳原子替代大约0.5％至4％的硅原子而获得。这类材料典型地通过外延而沉积，并且因此外延地对齐下面的衬底，即它形成部分相同的晶体结构。可以在下面的衬底上外延生长的材料包括本征硅、本征硅锗合金、本征硅碳合金、本征硅锗碳合金、P掺杂硅、P掺杂硅锗合金、P掺杂硅碳合金、P掺杂硅锗碳合金、N掺杂硅、N掺杂硅锗合金、N掺杂硅碳合金、和N掺杂硅锗碳合金。此外，给予合适的化学物质来实现选择性蚀刻，或各向异性蚀刻，如下所述，则本发明还可以用于III-V化合物半导体衬底以及II-VI化合物半导体衬底。
在本领域中已知蚀刻速率取决于晶向。可以采用湿法蚀刻或反应离子蚀刻以产生具有与半导体衬底的原始表面取向不同的表面取向的晶面。另外，在本领域中还已知通过使用表面活性剂而选择优选的半导体表面的晶向。
在现有技术中已知的V形槽的形成需要暴露于蚀刻剂的半导体区的光刻图案。掩模本身包含将暴露于各向异性蚀刻的半导体区的图案。由于在光刻期间的交叠的要求，半导体区需要在V形槽的所有边上比V形槽大出交叠容限。其中初始表面取向优选用于要被建造的器件的衬底的区用掩模覆盖，该掩模在各向异性蚀刻工艺期间保护半导体衬底免受蚀刻剂影响。半导体表面的其它部分在各向异性蚀刻期间暴露于蚀刻剂。各向异性蚀刻工艺对于被暴露的表面的不同的晶向具有不同的蚀刻速率，并且从被暴露的硅表面产生对于给定的各向异性蚀刻工艺具有最小的蚀刻速率的面。现有技术的重要特征在于暴露于蚀刻剂的半导体区的图案必须在掩模内形成。
本发明的关键特征是V形沟道对于浅沟槽隔离的自对准。如上所述，现有技术需要包含暴露于各向异性蚀刻的半导体区的形状的掩模。本发明无需掩模来包含暴露于各向异性蚀刻的半导体区的形状。本发明仅需要在掩模中界定的通用区，使得该通用区包含暴露于蚀刻剂的半导体区。通用区的边可以位于浅沟槽隔离的任何位置，浅沟槽隔离划分暴露于蚀刻剂的区和被保护免受蚀刻剂影响的另一区。给予上述对于掩模的限制，V形槽形成得自对准于暴露于蚀刻剂的半导体区内的浅沟槽隔离。
用于高性能晶体管的V形槽的图案需要典型地在小于100nm量级上的小尺寸，使得需要使用根据现有技术的深紫外线(DUV)掩模。本发明不必须在掩模内的V形槽的图案，但是需要屏蔽通用区以便保护免受蚀刻剂影响。为了实践的目的，由于这样的掩模的边缘落在位于暴露于蚀刻剂的区和用掩模覆盖的其他区之间的STI区内的任意位置，所以即使中紫外线(MUV)掩模对于这样的目的也是充分的。
根据本发明，电流沿平行边缘的对并且垂直于包含表面和沟道的V形轮廓的截面流动。典型地，物理沟道由两个面和在中间的脊所形成。垂直于电流方向的沟道的截面具有V形轮廓。
根据本发明的第一实施例，在由浅沟槽隔离(STI)定界的半导体区中形成V形槽。V形槽的尺寸与V形槽的尺寸相同。V形槽的面与周围的STI之间的界面是V形槽的“边界”。
在将半导体衬底暴露于形成V形槽的蚀刻剂之前，半导体表面的垂直高度不显著地高于并且优选低于浅沟槽隔离的表面。这是为了最小化V形槽形成期间伪面(spurious facet)的数量。位于比STI高的半导体表面使得需要更长的各向异性蚀刻并且可能导致V形槽的更深的深度。
掩模用于覆盖半导体表面的通用区以便保护免受各向异性蚀刻工艺影响。半导体衬底的被暴露的区经历各向异性蚀刻工艺。至少一V形槽在由浅沟槽隔离所定界的区内形成。V形槽的数量取决于半导体区、或者被STI所围绕的有源区的几何形状。尽管本发明在此对于矩形半导体区进行了详细描述，但是本发明可以以任何适于V形槽的形成的半导体区的几何形状实施。在一些应用中，在半导体区之内可以接合多个V形槽。此外，可以在同一V形槽上建造多个CMOS晶体管。
在矩形半导体区内，V形槽由两个三角形面和两个梯形面组成。两个梯形面通过其间的脊而接合。V形槽内的晶面的表面取向是与所述表面取向成一角度并且不与所述表面取向垂直。优选两个梯形晶面对于在其上或其下建造的晶体管的类型具有较高的少数载流子迁移率。
根据本发明的第一实施例，使用V形槽形成晶体管。通过沉积包括栅极电介质的栅极叠层并且通过构图该栅极叠层，使得栅线跨过脊而且在栅线的两侧暴露V形槽，在俯视图上，沟道形成于V形槽的中间，源极和漏极在栅线的对侧上。如果需要，隔离体可以布置在栅线周围。最后，在晶体管的源极和漏极上形成接触。
根据本发明第一实施例形成的晶体管的最终结构具有沟道，所述沟道位于V形槽下面并且邻接部分脊和部分各两个晶面。换言之，形成沟道，使得沟道区围绕至少部分脊和部分各两个晶面，所述两个晶面形成脊。优选沟道区延伸至边界并且在两个晶面上邻接浅沟槽隔离。
源极邻接至沟道并且位于脊上，即源极包括位于沟道区内的脊的部分的延伸上的脊的部分。漏极邻接至栅线的另一侧上的沟道，使得漏极不与源极邻接。漏极邻接至沟道并且位于与源极相同的脊上。邻接沟道并且位于沟道上方的栅极电介质、和栅极导体设置在栅极电介质上并且邻接栅极电介质。栅极导体不邻接沟道、源极或漏极。优选隔离体将源极和漏极与栅极导体隔离。
考虑到其中V形槽的最初脊在源极中或漏极中进一步凹入，使得在沟道区内的脊的部分的延伸的垂直高度低于沟道中的脊的垂直高度的情形。此外，还考虑到其中半导体材料的选择性外延沉积升高了源极中和漏极中V形槽的脊的垂直高度，使得在沟道区内部的脊的部分的延伸高于沟道区中的脊的垂直高度的情形。
在这样的面上建造的晶体管的导通电流得益于沟道宽度的增加，沟道宽度增加了所述面的表面取向和衬底取向之间的角度的余弦的倒数的因子。此外，相同的晶体管的导通电流得益于由于在其下形成沟道的表面的新取向而造成的增加的载流子迁移率，。
根据本发明第一实施例的V形槽可以形成以具有在两个梯形面之间的单脊，例如如果由浅沟槽隔离所定界的半导体区是矩形则可以这样形成。作为替代，V形槽可以形成以具有多个脊，例如如果由浅沟槽隔离所定界的半导体区是“L”形或成形为更复杂的图案，例如“H”形，只要由浅沟槽隔离所定界的半导体区适于产生接合靠近半导体区的两个局部相邻边缘的中间的两个晶面、或边界的两个局部相邻的部分的脊，则可以这样形成。
优选晶体管的形成为在脊上通过两个梯形面而形成。但是，在此也考虑了在由梯形面和三角形边接合的脊上形成晶体管。
根据本发明的第二实施例，半导体表面的框围绕V形槽并且由浅沟槽隔离(STI)定界。换而言之，V形槽安置于半导体表面的框内。半导体表面的框又被浅沟槽隔离所围绕。半导体表面的框具有固定的宽度并且自对准于浅沟槽隔离。框可以被有利地用于减小硅表面的圆角和接近STI的表面取向的不确定性。根据本发明的第二实施例，半导体区，或有源区由V形槽和半导体表面的框构成。V形槽的面和半导体表面的框之间的界面是V形槽的“边界”。
在将部分半导体衬底暴露于蚀刻剂以形成V形槽之前，使得将被蚀刻的半导体表面在垂直高度上低于STI。这在暴露于蚀刻剂之前或者通过使得STI的高度更高或者通过相对于STI凹入将被蚀刻的半导体的表面而实现。一旦将被蚀刻的半导体的表面低于周围的STI，则通过毯式膜的沉积和随后的反应离子蚀刻，在半导体区或有源区的周边内形成STI隔离体。被STI隔离体所覆盖的区是围绕最终结构中V形槽的半导体表面的框的区。
此后，掩模用于覆盖半导体表面的通用区以便保护免受蚀刻影响，且未被覆盖的半导体衬底的区经历具有各向异性蚀刻速率的蚀刻。在暴露于蚀刻剂期间，STI隔离体保护框内的半导体表面免受蚀刻。V形槽形成于由半导体表面的框定界的区内。框内的半导体表面具有与衬底取向相同的表面取向。V形槽内的晶面的表面取向与表面取向成一角度并且不与表面取向垂直。
根据本发明的第二实施例，使用V形槽形成晶体管。通过沉积包括栅极电介质的栅极叠层并且通过构图该栅极叠层，使得栅线跨过脊而且在栅线的两侧暴露V形槽，在俯视图上，沟道形成于V形槽的中间，源极和漏极在栅线的对侧。如果需要，隔离体可以布置在栅线周围。最后，在晶体管的源极和漏极上形成接触。
根据本发明第二实施例形成的晶体管的最终结构具有沟道，所述沟道位于V形槽下面并且邻接部分脊和部分各两个晶面。换而言之，形成沟道，使得沟道区围绕至少部分脊和部分各两个晶面，两个晶面形成脊。优选沟道区延伸入半导体表面的框并且延伸至半导体区或有源区的边缘，并且在框两侧邻接浅沟槽隔离。
沟道、源极、漏极、栅极电介质、栅极导体、和隔离体之中的空间关系与根据本发明第一实施例的相同。
根据本发明的第二实施例，V形槽可以形成于单个矩形区内或于具有更为复杂的图案的区中，如在本发明的第一实施例中。
附图说明
图1是根据本发明第一实施例的部分SRAM结构的鸟瞰图。
图2A是具有箭头A的方向上的衬底取向的衬底的截面图。
图2B是根据本发明的具有新的表面取向B和C的衬底的截面图。
图3A-8A是根据本发明第-实施例的SRAM结构的俯视图。
图3B-8B是根据本发明第一实施例的沿线B-B’的SRAM结构的截面图。
图3C-8C是根据本发明第一实施例的沿线C-C’的SRAM结构的截面图。
图9A-13A是根据本发明第二实施例的SRAM结构的俯视图。
图9B-13B是根据本发明第二实施例的沿B-B’的SRAM结构的截面图。
图9C-13C是根据本发明第二实施例的沿线C-C’的SRAM结构的截面图。
具体实施方式
现将参考本发明的附图更详细地描述本发明，本发明提供了具有自对准于STI的V形沟道的提高迁移率的CMOS晶体管。应当注意提供的附图是为了说明的目的并且因此它们未按比例绘制。
图1示出了根据本发明的第一实施例的栅极叠层蚀刻之后和去除栅极电介质之前的典型SRAM结构的部分的鸟瞰图。在图1中，示出了半导体衬底110、浅沟槽隔离130、栅极电介质141、形成于PFET区中的V形槽111、形成于NFET区中的平半导体区117、和栅线144。鸟瞰图的目的是示出本发明的总体结构，其包括由在半导体区的中间相交或周围的两个晶面形成的V形槽、和形成得邻接并且在V形槽下面的沟道，使得电流的方向在由两个邻接的晶面所形成的脊的方向上。
在更详细地描述本发明之前，在此提出在本公开中所使用的术语的定义。
术语“衬底取向”指示在整个衬底上仅由一单晶组成的体半导体衬底的情形的衬底的表面取向。在包含至少一掩埋氧化物层的绝缘体上硅(SOI)晶片的情形，且在该情形中其上建造半导体器件顶表面和第一下面的掩埋氧化物(BOX)层之间的所有的半导体材料具有相同的晶向，术语“衬底取向”指示顶表面和第一下面的BOX之间的半导体材料的表面取向。具有在它们之间具有不同的晶向的半导体材料的多个区的SOI晶片的情形，如用混合取向技术制造的衬底的情形，术语“衬底取向”指示半导体材料的局部取向，参考半导体器件位于该半导体材料之外或上方。在实际上，“衬底取向”指示半导体表面的原始取向，参考半导体器件制造于该半导体表面上方和/或之外。
在图2A中图示了“衬底取向”的定义。SOI衬底80包括底半导体部81、掩埋氧化物层82、顶半导体部83、顶表面84、和底表面85。顶表面84基本是平的并且平行于底表面85而延伸。顶半导体部83包含其上随后要建造半导体器件的半导体材料。标注“A”的箭头放置在图2A中，垂直于顶表面84。在箭头A的方向上的顶半导体部的晶向是“衬底取向”。底半导体部81的晶向对于为了本发明目的确定“衬底取向”不重要。如果晶片具有带多个晶向的多个区，则“衬底取向”局部地定义，利用在箭头A的方向上的局部顶半导体部的晶向。
与衬底取向相反，表面取向局部地由半导体表面的任何实质上延伸的表面界定。在垂直于局部半导体材料的局部表面的矢量的方向上的局部半导体材料的晶向界定局部表面的“表面取向”。
图2B示出了根据本发明的具有多个表面取向的结构。在处理之后，图2A中顶半导体部83的区被划分为两部分。具有第一表面84’的顶半导体的第一部分85具有对应于在箭头A的方向上的晶向的表面取向。具有多个第二表面97和多个第三表面98的顶半导体的第二部分86具有对应于在箭头B和C的方向上的第二部分的晶向的两个表面取向。显然，第一部分和第二部分在相同的方向上都具有相同的晶向，因为在处理期间晶体结构不旋转。因此，箭头A的方向是衬底取向的方向，而箭头B或C的方向与衬底取向成一角度。
值得注意的是，标准半导体工艺有时由于不完善的工艺条件而产生与原始表面取向不完全相同的半导体材料的表面取向。这种类型的表面和衬底的原始表面取向即衬底取向之间的角度可以与零度不同，但是非常接近于零度，即小于8度并且最可能小于1度。这种类型的角度的变化受制于工艺变化并且难于预测和控制，并且不与任何主要晶向一致，并且最重要的是，不起有用的作用。该类型的角在此指称为“基本零度”并且称为由工艺的误差而非设计所产生的角度。与此相反，在“基本零度”之外的范围的角度指称为“基本大于零度”。
相似地，标准半导体工艺还产生垂直或几乎垂直于半导体材料的表面取向。这种类型的表面和衬底的初始表面取向即衬底取向之间的角度或者是90度或者非常接近于90度，即在82度和98度之间，并且最可能是88度和92度之间。同样，该类型角度的变化受制于工艺变化并且难于预测或控制，不与任何主要结晶取向一致，并且最重要的是，没有起任何有用的作用。该类型的角在此称为“基本垂直”并且称为由工艺的误差而非设计所产生的角度。与此相反，在“基本垂直”之外的范围的角度被称为“基本不垂直”。
使得本发明实现的这种类型的表面取向为显著大于零度并且显著不垂直于衬底取向的角度。例如，如果衬底取向是(100)并且在各向异性蚀刻之后的表面取向是{110}型平面，则衬底取向和任何表面取向之间的角度是45度。通常，在立方晶格内两个矢量之间的角度可以通过两个矢量的点积而容易地计算，由于所述点积是第一矢量的长度乘以第二矢量的长度乘以两个矢量之间角度的余弦。下面列表了主要晶面之间的角度。在表1中不旨在由本发明获得的零度和90度用N/A标注。
表1根据本发明的衬底取向和主要晶向之间的角度
  表面取向{100}   表面取向{110}   表面取向{111}   表面取向{211}   表面取向{221}   表面取向{311}
  衬底取向(100)   N/A   45度   ～54.73度   ～35.26或～65.90度   ～48.18或～70.53度   ～25.24或～72.45度
  衬底取向(110)   45度   N/A   ～35.26度   ～30.01，～54.74或～73.22度   ～19.47、45、或～76.36度   ～31.48或～64.76度
  衬底取向(111)   ～54.73度   ～35.26度   N/A   ～19.47或～61.87度   ～15.79、～54.74或～78.90度   ～29.49、～58.52或～79.98度
继续进行本发明的详细描述，图3A-3C示出了在浅沟槽隔离(STI)的光刻构图和STI蚀刻之后根据本发明第一实施例的典型SRAM的示意图。衬垫氧化物层122和原始衬垫氮化物层124沉积于半导体衬底110上并且被构图从而形成STI区。然后STI区中的半导体材料被蚀刻。在该典型SRAM结构中，在STI蚀刻之后包含原始衬垫氮化物124的在图3A中的区是半导体区。在图3A的两个半导体区之中，包含原始衬垫氮化物124的矩形区是PFET区。另一也包含衬垫氮化物的区是NFET区。
STI区用STI材料130填充，STI材料典型地是具有衬层的氧化硅。衬层典型地是氮化物层、氧氮化物层、或氧化硅和氮化硅层的叠层。对于本发明的描述，所有填充STI区的材料都被总地称为STI材料130。STI材料130所填充的结构是STI。在STI区用STI材料130填充之后，衬底用化学机械抛光(CMP)平坦化，使得残留的衬垫氮化物124’仅是残留在衬垫氧化物层122的顶部的部分原始衬垫氮化物124。图4A-4C示出了CMP之后根据本发明第一实施例的典型SRAM结构的结构。
优选在CMP之后通过湿法蚀刻去除残留的衬垫氮化物124’。此时，衬垫氧化物层122覆盖PFET区和NFET区。STI区用STI材料130填充。此时的衬垫氧化物层122的表面高度比STI的高度低了在CMP步骤结束时残留的衬垫氮化物124’的厚度。所得的结构在图5A-5C中示出。
掩模材料135沉积或施加于半导体衬底的表面上并且进行光刻构图。掩模材料135可以包括光致抗蚀剂、介电材料、介电材料的叠层、介电和半导体材料的叠层，或介电材料和光致抗蚀剂的叠层。优选掩模材料135是光致抗蚀剂。
用于该掩模材料135的光刻掩模不需包含半导体区域具体而言PFECT区的图案。而是，光刻掩模仅需要包含被遮掩或暴露的通用区的图案。为了所有实际的目的，中紫外线(MUV)掩模是充分的。因为V形槽的形成自对准于STI 130，所以使得本发明的该特征有效。图6A-6C展示了根据本发明的第一实施例的工艺的简单性。掩模材料135屏蔽包括NFET区的区域。然而，掩模材料135的边缘可以位于PFET区和NFET区之间的STI区内的任何位置，而不会不利地影响所得的结构。此时PFET区没有被掩模材料135覆盖，但是被衬垫氧化物层122覆盖。
然后从PFET区去除衬垫氧化物层122，并且被暴露的PFET区的半导体表面经历各向异性蚀刻，这产生与半导体衬底的表面取向不同的表面取向。此后，去除掩模材料135。所得的结构在图7A-7C中示出，图7A-7C示出了具有与衬底取向相同表面取向的平半导体表面117、两个梯形面111、两个梯形面111相交的脊115、两个三角形面113，以及STI 130和衬底110。
通常，面的数量和形状取决于被暴露于各向异性蚀刻工艺的半导体区的具体几何形状。包括第一实施例的本发明仅需要两个面相交从而形成其下形成沟道的半导体表面上的脊。优选邻接于由两个梯形面所形成的脊并且在该脊下面的沟道的形成。但是，还考虑了邻接于由梯形面和三角形面所形成的脊并且在脊下面的沟道的形成。
尽管本发明对于矩形半导体区进行描述，但是本领域的普通技术人员可以将许多矩形半导体区结合在一起形成更为复杂的整体形状，例如“L”形或“H”形。甚至多个晶体管可以沿V形槽或在V形槽上用更为复杂的整体形状形成。在这种情形，“梯形”面不必须是梯形而是仅需要具有两个平行边，其中之一接合另一“梯形”面，以便形成两个面在半导体区的两个局部相邻边缘的中间附近相交的脊。
此外，本领域的普通技术人员可以形成任意多边形，其在半导体区的形状边缘的邻接边之间具有非垂直角度，使得所得的蚀刻形状仍然包含由两个邻接晶面形成的V形槽。例如，如果使用(111)衬底，则半导体区的邻接边之间的角度可以是60度或120度。具有由其间的脊所接合的两个晶面的V形槽仍然可以在半导体区内形成。
在各向异性蚀刻工艺期间蚀刻剂的应用可以通过湿法蚀刻工艺或反应离子蚀刻工艺而进行。两种类型的各向异性蚀刻工艺都需要沿衬底的不同晶面具有各向异性蚀刻速率。在各向异性蚀刻结束时，形成沿其对于各向异性蚀刻工艺蚀刻速率低的晶面。如果一组晶面与其它的晶面相比具有显著低的蚀刻速率，则由被暴露的半导体区所得的结构主要包含具有低蚀刻速率的晶面组。
在用于描述本发明的典型的SRAM结构中，衬底是具有(100)晶向的硅衬底。优选PFET区被暴露于各向异性蚀刻。晶面的表面取向优选是{110}、{111}、{211}、{221}或{311}，最优选是{110}。这是因为PFET在具有{110}表面取向的硅表面上具有最高的迁移率，而NFET在具有{100}表面取向的硅表面上具有最高的迁移率。
在这种情形，可以使用下列典型的湿法蚀刻工艺。这样的工艺的第一个实例是利用纯TMAH(四甲基铵羟化物(CH3)4NOH)溶液的湿法蚀刻工艺，其产生{110}面，由于沿{110}表面取向比沿{100}表面取向的蚀刻速率高。第二个实例是湿法蚀刻工艺，所述湿法蚀刻工艺包括采用由H2O、NH4OH、和H2O2的混合物组成的SCl清洁的预处理，随后在稀释的氢氟酸(DHF)中进行蚀刻，然后在氢氧化铵(NH4OH)溶液种进行另一蚀刻。该工艺也沿{110}表面取向比沿{100}表面取向具有更高的蚀刻速率。第三个实例是用于DRAM工艺中的深沟槽的反应离子蚀刻，该工艺易在半导体材料的表面上产生{110}面。
对于各向异性蚀刻工艺，只要蚀刻剂沿不同的晶面具有各向异性蚀刻速率，则可以使用其它的各向异性湿法蚀刻或反应离子蚀刻工艺。在各向异性湿法蚀刻工艺的情形，在使半导体表面被暴露的部分遭受蚀刻剂之前，可以用改变沿半导体衬底的不同晶面的蚀刻速率的比例的化学物质预处理半导体衬底。
在蚀刻的各个阶段可以采用适当的阈值电压注入以便优化FET性能。
此后，在NFET区和PFET区两者上形成栅极电介质141，接着沉积栅极导体并且构图栅极导体以便形成栅线144。图8A-8C示出了该阶段的典型SRAM结构。隔离体、源极和漏极延伸，和具有恰当的掺杂或嵌入材料的源极和漏极区此后形成，随后进行接触形成和器件的布线的后端工艺。隔离体在栅线周围形成。延伸部在半导体衬底内的隔离体下面形成。源极和漏极区形成得邻近隔离体并且在半导体衬底的表面下面。接触在源极和漏极区上形成。本领域的普通技术人员可以容易地根据半导体区，即PFT区和NFET区的位置和栅线的位置而优化隔离体、延伸部、源极和漏极区、以及接触的布置。
根据本发明的第二实施例，采用如图3A-3C示出的直至浅沟槽隔离(STI)的光刻构图和STI蚀刻为止的相同的工艺步骤。但是，优选在衬垫氮化物124沉积期间，沉积较厚的衬垫氮化物层。使用相同的STI填充工艺以便用STI材料130填充STI区。
在STI区用STI材料130填充之后，衬底用化学机械抛光(CMP)平坦化。但是在本发明的第二实施例的优选版本中，在平坦化之后，残留衬垫氮化物124’比在第一实施例中厚。此时的衬垫氧化物层122凹入了在CMP步骤结束时残留衬垫氮化物124’的厚度，如图9A-9C所示。
优选通过湿法蚀刻去除残留的衬垫氮化物124’。STI隔离体层132通过毯式沉积随后通过沉积或施加掩模材料135来沉积。然后掩模材料135被光刻构图。如同前面所指出的，掩模材料135无需包含要被蚀刻的半导体区的图案，但是需要仅包含要被遮掩或暴露的通用区的图案。对于所有的实践的目的，中紫外线(MUV)掩模是足够的。
采用反应离子蚀刻(RIE)以便在未被掩模材料135所覆盖的半导体区的内部并且沿所述半导体区的周边形成STI隔离体132’。所得的结构在图10A-10C中示出，其中STI隔离体132’和残留衬垫氮化物122’的叠层沿PFET区的边缘的内部形成。
此后，PFET区经历各向异性蚀刻。这产生与半导体衬底的表面取向不同的表面取向。STI隔离体132’和残留衬垫氮化物122’的叠层保护位于下面的半导体表面，使得所得的结构仅在残留衬垫氮化物122’上方的STI隔离体132’的叠层内部形成V形槽。V形槽的表面由具有与半导体衬底的表面取向不同的晶向的面组成。所得的结构在图11A-11C中示出。
如本发明的第一实施例中，在第二实施例中，相同的实例和限制应用于各向异性蚀刻和阈值电压注入的使用。
去除掩模材料135。随后优选通过湿法蚀刻去除STI隔离层132、衬垫氧化物层122、和STI隔离体132’和残留衬垫氮化物122’的叠层。新被暴露的区形成具有与衬底取向相同的表面取向的半导体表面。优选此时的STI材料130被凹入以便减小栅极叠层的沉积之前的阶梯高度变化。所得的结构在图12A-12C中示出，图12A-12C示出了具有与衬底取向相同的表面取向的平半导体表面117、两个梯形面111、两个梯形面111相交的脊115，两个三角形面113、和半导体表面的框132’以及STI 130和衬底110。
此后，工艺顺序按照与本发明第一实施例相同方式，提供了图13A-13C中示出的结构。此外，如对于第一实施例的对于晶面的选择的相同考虑适用于第二实施例。
本领域的普通技术人员可以对于具有(110)取向的硅衬底构造替代的结构和处理方法。在这种情形，NFET区优选被暴露于各向异性蚀刻。晶面的表面取向优选为{100}、{111}、{211}、{221}或{311}，并且最优选为{100}。这是因为NFET在具有{100}表面取向的硅表面上具有最高的迁移率，而PFET在具有{110}表面取向的硅表面上具有最高的迁移率。
产生{100}取向的各向异性蚀刻工艺的实例是湿法蚀刻工艺，湿法蚀刻工艺包括在稀释的氢氟酸(DHF)内的预处理，接着在包含异丙醇(IPA)蒸气的环境中的干燥，接着在氢氧化铵(NH4OH)溶液中蚀刻。
此外，本领域的普通技术人员可以对于具有(111)晶向的硅衬底构造替代的结构和处理方法。PFET区和NFET区交替地暴露于各向异性蚀刻化学，从而对于各种类型的晶体管产生优选的晶向。晶面的表面取向优选为{100}、{110}、{211}、{221}或{311}。最优选，表面取向对于PFET区是{110}取向，对于NFET区是{100}取向。
虽然就具体实施例描述了本发明，但是显然考虑到前面的描述，对于本领域的技术人员显见许多的替代、改进和变更。因而，本发明旨在包括落在本发明和所附权力要求的精神和范围内的所有这样的替代、改进和变更。

Claims (20)

1.一种半导体结构，包括：
具有衬底取向的半导体衬底；
具有脊和半导体材料的第一晶面和第二晶面的V形槽，其中每个所述V形槽通过浅沟槽隔离而定界并且自对准于所述浅沟槽隔离，并且所述第一晶面和第二晶面通过所述脊而接合；
位于所述V形槽下面的沟道，所述沟道邻接部分所述脊、部分所述第一晶面、和部分所述第二晶面；
邻接所述沟道并且位于所述脊上的源极；
邻接所述沟道而且不邻接所述源极且位于所述脊上的漏极；
邻接并且位于所述沟道上方的栅极电介质；和
邻接所述栅极电介质并且不邻接所述沟道、所述源极和所述漏极的栅极导体。
2.根据权利要求1的半导体结构，其中所述半导体衬底的所述衬底取向是(100)取向并且所述第一晶面和所述第二晶面的表面取向是{100}取向。
3.根据权利要求2的半导体结构，其中所述半导体结构是p沟道金属氧化物半导体场效应晶体管。
4.根据权利要求1的半导体结构，其中所述半导体衬底的所述衬底取向是(110)取向并且所述第一晶面和所述第二晶面的表面取向是{100}取向。
5.根据权利要求4的半导体结构，其中所述半导体结构是n沟道金属氧化物半导体场效应晶体管。
6.根据权利要求1的半导体结构，其中所述半导体衬底是体硅衬底。
7.根据权利要求1的半导体结构，其中所述半导体衬底是具有至少一掩埋氧化物层的绝缘体上硅衬底。
8.根据权利要求1的半导体结构，其中所述半导体衬底包含：
单晶硅衬底；和
在所述单晶硅衬底上的外延地设置的材料，所述材料选自由下列材料组成的组：本征硅、本征硅锗合金、本征硅碳合金、本征硅锗碳合金、P掺杂硅、P掺杂硅锗合金、P掺杂硅碳合金、P掺杂硅锗碳合金、N掺杂硅、N掺杂硅锗合金、N掺杂硅碳合金、和N掺杂硅锗碳合金。
9.根据权利要求1的半导体结构，其中所述第一晶面和所述第二晶面的表面取向选自由{100}取向、{110}取向、{111}取向、{211}取向、{221}取向、和{311}取向组成的组。
10.一种半导体结构，包括：
具有衬底取向的半导体衬底；
具有脊和半导体材料的第一晶面和第二晶面的V形槽，其中所述第一晶面和第二晶面通过所述脊而接合；
半导体表面的等宽的框，所述框围绕所述V形槽并且被浅沟槽隔离所定界并且自对准于浅沟槽隔离；
位于所述V形槽下面的沟道，所述沟道邻接部分所述脊、部分所述第一晶面、部分所述第二晶面、和至少一部分所述框；
邻接所述沟道并且位于所述脊上的源极；
邻接所述沟道而且不邻接所述源极并且位于所述脊上的漏极；
邻接并且位于所述沟道上方的栅极电介质；和
邻接所述栅极电介质并且不邻接所述沟道、所述源极和所述漏极的栅极导体。
11.根据权利要求10的半导体结构，其中所述半导体硅衬底的所述衬底取向是(100)取向并且所述第一晶面和所述第二晶面的表面取向是{110}取向。
12.根据权利要求11的半导体结构，其中所述半导体结构是p沟道金属氧化物半导体场效应晶体管。
13.根据权利要求10的半导体结构，其中所述半导体硅衬底的衬底取向是(110)取向并且所述第一晶面和所述第二晶面的表面取向是{100}取向。
14.根据权利要求13的半导体结构，其中所述半导体结构是n沟道金属氧化物场效应晶体管。
15.根据权利要求10的半导体结构，其中所述第一晶面和所述第二晶面的表面取向选自由{100}取向、{110}取向、{111}取向、{211}取向、{221}取向、和{311}取向组成的组。
16.一种制造半导体结构的方法，包括：
提供具有衬底取向的半导体衬底；
使浅沟槽隔离所界定的、并且自对准于浅沟槽隔离的部分所述半导体衬底遭受蚀刻剂从而形成V形槽，该蚀刻剂沿不同的晶面具有各向异性蚀刻速率；
形成与所述V形槽的V形截面轮廓接合的至少两个新的面，其具有对于所述衬底取向处于大于零度的角度的表面取向并且不与所述衬底取向垂直；并且
在所述V形槽上形成栅极电介质。
17.根据权利要求16的制造半导体结构的方法，其中所述蚀刻剂包括至少一湿蚀刻化学物质。
18.根据权利要求17的制造半导体结构的方法，还包括：在使所述半导体衬底的所述部分遭受所述蚀刻剂之前，用改变沿所述半导体衬底的不同晶面的蚀刻速率的比例的化学物质预处理所述半导体衬底。
19.根据权利要求16的制造半导体结构的方法，其中所述衬底取向是(100)取向并且所述表面取向是{110}取向。
20.根据权利要求16的半导体结构的制造方法，其中所述衬底取向是(110)取向并且所述表面取向是{100}取向。
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