CN102931203B - 多栅极介电结构及其形成方法 - Google Patents

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Abstract

本发明提供了多栅极介电半导体结构以及形成这种结构的方法。在一个实施例中，一种用于形成半导体结构的方法包括提供包括像素阵列区域、输入/输出(I/O)区域、以及核心区域的衬底。该方法进一步包括在像素阵列区域上方形成第一栅极介电层，在I/O区域上方形成第二栅极介电层，并且在核心区域上方形成第三栅极介电层，其中，第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每一个都被形成为由不同的材料构成并且具有不同的厚度。本发明还提供了一种多栅极介电结构及其形成方法。

Description

多栅极介电结构及其形成方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种多栅极介电结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速的发展。IC材料和设计中的技术进步产生出了一代又一代IC，每代IC都比前一代IC更小更复杂。然而，这些改进同时还增加了处理和制造IC的复杂程度，对于这些即将实现的改进，需要在IC处理和制造中进行类似的改进。在IC的发展期间，随着几何尺寸(即，利用制造工艺可以形成的最小元件)的减小，功能密度(即，单位芯片面积的互连器件的数量)通常会增大。这种按比例缩小的工艺通常有利于提高生产效率以及降低相关成本。
在制造具有上千个制造在单个的硅芯片中的晶体管的各种类型的整体式IC(诸如，高密度金属氧化物半导体场效应晶体管(MOSFET)器件或互补MOSFET(CMOS)器件)的过程中，在晶圆加工顺序中具有许多阶段，在这些阶段中需要提供栅极电介质(选择的介电绝缘材料(诸如，二氧化硅、SiO2或氮化硅、Si3N4)的层)来充当半导体衬底和栅电极之间的绝缘层。
已经有许多材料被用于场效应晶体管(FET)中的栅电极和栅极电介质。一种方式是利用用于栅电极的多晶硅或金属材料制造这些器件。根据所期望制造的器件(诸如，模拟或数字器件)，需要由不同材料构成具有不同厚度的不同栅极介电层。因此，对于被制造在半导体衬底的不同区域上方的各种器件而言，期望器件栅极介电的材料和厚度具有灵活性。
发明内容
本发明提供了许多不同的实施例。根据一个实施例，一种半导体结构包括衬底，该衬底包括像素阵列区域、输入/输出(I/O或IO)区域以及核心区域(coreregion)；设置在像素阵列区域上方的第一栅极介电层；设置在I/O区域上方的第二栅极介电层；以及设置在核心区域上方的第三栅极介电层。第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每个由不同的材料构成并且每个都具有不同的厚度。该结构进一步包括位于第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每个的上方的栅电极。
在另一个实施例中，一种用于形成半导体结构的方法包括：提供包括像素阵列区域、输入/输出(I/O或IO)区域、以及核心区域的衬底；在像素阵列区域上方形成第一栅极介电层；在I/O区域上方形成第二栅极介电层；以及在核心区域上方形成第三栅极介电层，其中，第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每个都被形成为由不同的材料构成并且具有不同的厚度。
在又一个实施例中，一种用于形成半导体结构的方法包括：提供包括像素阵列区域、输入/输出(I/O或IO)区域、以及核心区域的衬底；在像素阵列区域、I/O区域、以及核心区域上方形成第一栅极介电层；在位于像素阵列区域、输入/输出(I/O或IO)区域、以及核心区域上方的第一栅极介电层上方形成第一多晶硅层；去除位于I/O区域和核心区域上方的第一栅极介电层和第一多晶硅层的一部分；在像素阵列区域、I/O区域、以及核心区域上方形成第二栅极介电层；去除位于核心区域上方的第二栅极介电层的一部分；在像素阵列区域、I/O区域、以及核心区域上方形成第三栅极介电层；以及在位于像素阵列区域、I/O区域、以及核心区域上方的第三栅极介电层上方形成第二多晶硅层。该方法进一步包括去除位于像素阵列区域上方的第一多晶硅层的一部分、第二多晶硅层的一部分、第一栅极介电层的一部分、第二栅极介电层的一部分、以及第三栅极介电层的一部分来限定出包括第一栅极介电层的一部分和第一多晶硅层的一部分的像素阵列器件；包括第二栅极介电层的一部分、第三栅极介电层的一部分以及位于I/O区域上方的第二多晶硅层的一部分I/O区域；以及包括第三栅极介电层的一部分位于在核心区域上方的第二多晶硅层的一部分的核心器件，其中，第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每个都被形成为由不同的材料构成并且具有不同的厚度。
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体结构，包括：衬底，包括像素阵列区域、输入/输出(I/O)区域、以及核心区域；第一栅极介电层，设置在所述像素阵列区域上方；第二栅极介电层，设置在所述I/O区域上方；第三栅极介电层，设置在所述核心区域上方，其中，所述第一栅极介电层、所述第二栅极介电层、以及所述第三栅极介电层中的每一个都由不同的材料构成，并且每一个都具有不同的厚度；以及栅电极，设置在所述第一栅极介电层、所述第二栅极介电层、以及所述第三栅极介电层中的每一个的上方。
在该结构中，所述第一栅极介电层由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成，并且具有在大约和大约之间的厚度。
在该结构中，所述第二栅极介电层由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成，并且具有在大约和大约之间的厚度。
在该结构中，所述第三栅极介电层由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成，并且具有在大约和大约之间的厚度。
在该结构中，进一步包括：第四栅极介电层，设置在所述I/O区域中的所述第二栅极介电层上方，从而形成了栅极介电堆叠。
在该结构中，所述第四栅极介电层和所述第三栅极介电层由相同的材料构成，并且具有基本上相同的厚度。
在该结构中，进一步包括：像素阵列器件，位于像素阵列区域上方，所述像素阵列器件由所述第一栅极介电层和所述第一栅电极层构成；核心器件，位于所述核心区域上方，所述核心器件由所述第三栅极介电层和所述第二栅电极层构成；以及I/O器件，位于所述I/O区域上方，所述I/O器件由所述第三栅极介电层和第二多晶硅层构成。
根据本发明的另一方面，提供了一种形成半导体结构的方法，所述方法包括：提供包括像素阵列区域、输入/输出(I/O)区域、以及核心区域的衬底；在所述像素阵列区域上方形成第一栅极介电层；在所述I/O区域上方形成第二栅极介电层；以及在所述核心区域上方形成第三栅极介电层，其中，所述第一栅极介电层、所述第二栅极介电层、以及所述第三栅极介电层中的每一个都被形成为由不同的材料构成，并且具有不同的厚度。
在该方法中，所述第一栅极介电层被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成，并且具有在大约和大约之间的厚度。
在该方法中，所述第二栅极介电层被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成，并且具有在大约和大约之间的厚度。
在该方法中，所述第三栅极介电层被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成，并且具有在大约和大约之间的厚度。
在该方法中，进一步包括：在所述像素阵列区域、所述I/O区域、以及所述核心区域上方形成所述第一栅极介电层；在所述像素阵列区域、所述I/O区域、以及所述核心区域上方的所述第一栅极介电层上方形成所述第一多晶硅层；以及去除位于所述I/O区域和所述核心区域上方的所述第一栅极介电层的一部分和所述第一多晶硅层的一部分。
在该方法中，进一步包括：在所述像素阵列区域、所述I/O区域、以及所述核心区域上方形成所述第二栅极介电层；以及在所述核心区域上方形成所述第三栅极介电层之前，去除位于所述核心区域上方的第二栅极介电层的一部分。
在该方法中，进一步包括：在所述像素阵列区域、所述核心区域、以及所述I/O区域上方形成所述第三栅极介电层；在所述像素阵列区域、所述核心区域、以及所述I/O区域上方的所述第三栅极介电层上方形成第二多晶硅层；以及去除所述第一多晶硅层的一部分、所述第二多晶硅层的一部分、所述第一栅极介电层的一部分、所述第二栅极介电层的一部分、以及所述第三栅极介电层的一部分，以限定出：包括位于所述像素阵列区域上方的所述第一栅极介电层的一部分和所述第一多晶硅层的一部分的像素阵列器件；包括位于I/O区域上方的所述第二栅极介电层的一部分、所述第三栅极介电层的一部分、以及所述第二多晶硅层的一部分的所述I/O区域；以及包括位于核心区域上方的所述第三栅极介电层的一部分和所述第二多晶硅层的一部分的所述核心器件。
在该方法中，通过蚀刻穿过硬掩模直到所述衬底的顶面来去除所述第一栅极介电层的一部分、所述第二栅极介电层的一部分、以及所述第三栅极介电层的一部分。
根据本发明的又一方面，提供了一种形成半导体结构的方法，所述方法包括：提供包括像素阵列区域、输入/输出(I/O)区域、以及核心区域的衬底；在所述像素阵列区域、所述I/O区域、以及所述核心区域上方形成第一栅极介电层；在位于所述像素阵列区域、所述I/O区域、以及所述核心区域上方的所述第一栅极介电层上方形成第一多晶硅层；去除位于所述I/O区域和所述核心区域上方的所述第一栅极介电层的一部分和所述第一多晶硅层的一部分。在所述像素阵列区域、所述I/O区域、以及所述核心区域上方形成第二栅极介电层；去除位于所述核心区域上方的第二栅极介电层的一部分；在所述像素阵列区域、所述I/O区域、以及所述核心区域上方形成第三栅极介电层；在位于所述像素阵列区域、所述核心区域、以及所述I/O区域上方的所述第三栅极介电层上方形成第二多晶硅层；以及去除所述第一多晶硅层的一部分、所述第二多晶硅层的一部分、所述第一栅极介电层的一部分、所述第二栅极介电层的一部分、以及所述第三栅极介电层的一部分，以限定出：包括位于像素阵列区域上方的所述第一栅极介电层的一部分和所述第一多晶硅层的一部分的所述像素阵列器件；包括位于I/O区域上方的所述第二栅极介电层的一部分、所述第三栅极介电层的一部分、以及所述第二多晶硅层的一部分的所述I/O区域；以及包括位于核心区域上方的所述第三栅极介电层的一部分、以及所述第二多晶硅层的一部分的所述核心器件，其中，所述第一栅极介电层、所述第二栅极介电层、以及所述第三栅极介电层中的每一个都被形成为由不同的材料构成，并且具有不同的厚度。
在该方法中，所述第一栅极介电层可以被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成，并且具有在大约和大约之间的厚度。
在该方法中，所述第二栅极介电层可以被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成，并且具有在大约和大约之间的厚度。
在该方法中，所述第三栅极介电层可以被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成，并且具有在大约和大约之间的厚度。
在该方法中，通过蚀刻穿过硬掩模直到所述衬底的顶面来去除所述第一栅极介电层的一部分、所述第二栅极介电层的一部分、以及所述第三栅极介电层的一部分。
附图说明
在阅读附图时可以从下面的详细说明中理解本发明的各个方面。需要强调，根据工业实践标准，可以不按照比例绘制各个部件。实际上，为了清楚地讨论，可以任意放大或缩小各个部件的尺寸。
图1是示出了根据本发明的实施例的用于形成包括多个栅极氧化物的半导体结构的方法的流程图。
图2A至图2J是根据本发明的实施例的在各个制造阶段中的包括多个栅极氧化物的半导体结构的截面图。
具体实施方式
可以理解，为了实施本发明的不同部件，下面的说明提供了许多不同的实施例或实例。为了简化本发明，下面描述了部件和布置的具体实例。当然，这些只不过是实例并不是限制性的。而且，下面说明中的第一部件形成在第二部件上方可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间形成了额外的部件，使得第一部件和第二部件不直接接触的实施例。出于简单和清楚，可以不同的比例任意地绘制各个部件。需要注意，为了简单和清楚，相同或类似的部件在此可以类似地进行标号。另外，为了清楚可以对一些附图进行简化。因此，附图可以不描绘出所提供的装置(例如，器件)的所有部件或方法。
在本文中，将以附图作为参考来描述本发明的各个方面，这些附图是本发明的理想构造的示例性图示。图示形状的变型结果(例如，制造技术和/或公差)本身都是预期的。因此，不应该认为整个公开中的本发明各个方面都被局限于此处所图示和描述出的元件(例如，区域、层、部分、衬底等)的特定形状，而应该是包括例如，从制造过程中所得到的形状的改变。作为实例，被图示或描述为矩形的元件可以具有圆形或曲线形的部件和/或在其边缘具有梯度密度(gradientconcentration)，而不是从一个元件到另一个元件的不连续变化。因此，附图中所示出的元件实质上是示例性的，并且其形状不用于示出元件的准确形状并且不用于限制本发明的范围。
当提到一个元件(诸如，区域、层、部分、衬底等)另一个元件上时，将理解成，该元件可以直接位于其他元件上或还可以存在中间元件。相反地，当提到一个元件“直接位于”另一个元件上时，就不存在中间元件了。当提到一个元件“形成”在另一个元件上时，将进一步理解成，该元件可以是生长、设置、蚀刻、附接、连接、耦合或以其他方式制备或制造在其他元件或中间元件上。
除非另行限定，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属的领域中的普通技术人员所普遍理解的含义相同的含义。将进一步理解，诸如那些在通用的字典中所定义的术语应该被解释为具有与其在相关领域和本发明上下文中的意思一致的意思。
如本文中所使用的单数形式“一个”以及“该”都旨在同时包括其复数形式，除非文章中清楚地另行指出。将进一步理解，当术语“包括”被使用在说明书中时，指的是存在所述部件、整体、步骤、操作、元件和/或成分，但并不排除存在或添加一个或多个其他部件、整体、步骤、操作、元件、成分和/或其组。术语“和/或”包括所列出的一个或多个相关术语的任意组合以及所有组合。
应该理解，尽管术语“第一”、“第二”、“第三”等在此可以被用于描述各种栅极介电层、栅电极层和/或其他层，但这些栅极介电层、栅电极层和/或其他层都不应该被这些术语限制。这些术语只不过被用于将一个层与其他层区分开来。因此，在不被背离本发明的教导的情况下，下面所论述的第一层可以被称作第二层，反之亦然。
应该理解，可以仅简要地描述器件的多个加工步骤和/或部件，这些步骤和/或部件对本领域的技术人员是公知的。另外，在仍旧实现权利要求的同时，可以添加额外的加工步骤或部件，并且可以去除和/或改变下面某些加工步骤或部件。因此，应该仅将下面的说明理解为陈述实例，而并不旨在提出需要一个或多个步骤或部件。
现参考图1，所示的流程图示出的是根据本发明的实施例用于形成包括多个栅极介电层的半导体结构的方法。方法100包括：在框102中，提供包括像素阵列区域、输入/输出(I/O)区域、以及核心区域的衬底。方法100进一步包括：在框104中，在像素阵列区域上方形成第一栅极介电层，在框106中，在I/O区域上方形成第二栅极介电层，以及在框108中，在核心区域上方形成第三栅极介电层。根据一个方面，在框110中，将第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每个被形成为包括不同的材料并且具有不同的厚度。
可以通过各种技术、手段、装置和/或系统执行上述方法100中的各个步骤。应该注意，可以在本发明的各个方面的范围内重新布置或更改方法100的操作。可以进一步注意到，可以在方法100的操作之前、期间和之后提供额外的工艺，并且在本文中仅对这些其他工艺进行简要描述。因此，其他的实施方式能够包括在在本文所描述的各个方面的范围内。
根据本发明的一个方面，衬底被分成用于形成不同器件(诸如，像素阵列区域中的像素阵列器件、I/O区域中的模拟器件、以及核心区域中的数字器件)的区域。在一个实施例中，像素阵列器件、模拟器件以及数字器件可以是或包括MOSFET，诸如，使用高k金属栅极(HKMG)技术的p沟道MOSFET(pMOS晶体管)。在一个实例中，像素阵列器件可以包括用于图像感测的图像传感器。模拟器件可以被用在模拟系统中，诸如，射频(RF)器件、输入/输出(I/O)器件、或放大器。数字器件可以使用在数字(或核心)系统中，诸如，记忆存储器件(例如，静态随机存储器(SRAM))。可选地，像素阵列器件、模拟器件、以及数字器件可以包括其他公知类型的半导体器件，诸如，n沟道MOSFET(nMOS晶体管)。
根据本发明的的另一个方面，第一、第二和第三栅极介电层可以被形成为包括不同材料，诸如，氧化物、氮化物、氮氧化物和/或高k材料，并且具有在大约和之间的厚度。在一个实例中，第一、第二和第三栅极介电层中的每个都可以由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiON)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝(siliconaluminumoxynitride)构成。可以使用任意适当的工艺(诸如，物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、其他适当方法和/或其组合)，并且使用任意适当设备或装置(诸如，沉积/反应室、电源、阻抗匹配单元、加热元件、泵等)来形成第一、第二和第三栅极介电层。取决于期望的介电层成分，可以选择各种反应物，诸如，硅烷、二乙基硅烷、氨、氧、氧化亚氮、碳氟化合物、和/或正硅酸乙酯(TEOS)。也可以选择稀释液和/或惰性气体，诸如，氮、氩和/或氦。
根据本发明的又一个方面，方法100可以进一步包括在像素阵列区域、I/O区域、以及核心区域上方形成第一栅极介电层；在位于像素阵列区域、输入/输出(I/O或IO)区域、以及核心区域上方的第一栅极介电层上方形成第一多晶硅层；以及去除位于I/O区域和核心区域上方的第一栅极介电层和第一多晶硅层的一部分。
根据本发明的又一个方面，方法100可以进一步包括在像素阵列区域、I/O区域和核心区域上方形成第二栅极介电层；以及在核心区域上方形成第三栅极介电层之前，去除位于核心区域上方的第二栅极介电层的一部分。
根据本发明的又一个方面，方法100可以进一步包括在像素阵列区域、核心区域、以及I/O区域上方形成第三栅极介电层；在位于像素阵列区域、核心区域、以及I/O区域上方的第三栅极介电层上方形成第二多晶硅层；以及去除第一多晶硅层的一部分、第二多晶硅层的一部分、第一栅极介电层的一部分、第二栅极介电层的一部分、以及第三栅极介电层的一部分来限定出：包括位于像素阵列区域上方的第一栅极介电层的一部分和第一多晶硅层的一部分的像素阵列器件、包括第二栅极介电层的一部分、第三栅极介电层的一部分、以及位于I/O区域上方的第二多晶硅层的一部分、以及包括第三栅极介电层的一部分和位于核心区域上方的第二多晶硅层的一部分的核心器件。
根据本发明的又一个方面，方法100可以进一步包括通过穿过掩模直至衬底的顶面地进行蚀刻来去除第一栅极介电层的一部分、第二栅极介电层的一部分、以及第三栅极介电层的一部分。
现参考图2A-图2J，示出的是根据本发明的实施例在制造的各个阶段中的包括多种栅极氧化物的半导体结构200的截面图。
在图2A中，半导体结构200包括衬底202、设置在衬底202上方的第一栅极介电层204、以及设置在第一栅极介电层204上方的第一栅电极层206。
根据本发明的一个方面，衬底202被分成用于形成不同器件的区域，诸如，用于形成像素阵列器件(例如，图像传感器)的像素阵列区域、用于形成模拟器件(例如，RF器件、I/O器件、和/或放大器)的输入/输出(I/O)区域、以及用于形成数字器件(例如，诸如SRAM的记忆存储器件)的核心区域。不同的器件可以包括MOSFET(诸如，pMOS晶体管和/或nMOS晶体管)，该MOSFET可以使用高k金属栅极(HKMG)技术，也可以不使用高k金属栅极(HKMG)技术。然而，在该实施例中，核心区域和I/O区域相互邻近，衬底202的不同区域可以是相互分开的、相互邻近的或位于集成电路中的任意其他位置上。因此，在图2A中，第一栅极介电层204和第一栅电极层206中的每个都形成在衬底202的像素阵列区域、核心区域、以及I/O区域上方。
衬底202可以由硅构成。或可选地，该衬底可以是：包括锗的元素半导体；包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或其组合。
衬底202可以包括在其上能够形成MOS器件的有源区域。通常，有源区域的界限由隔离结构(诸如，浅沟道隔离(STI)结构或局部氧化硅(LOCOS)的电介质)来限定。隔离结构可以是环形的并且围绕着器件延伸，以便防止设置在衬底202上的器件之间的电干扰或串扰。在一个实例中，绝缘结构可以由氧化硅构成，但在其他可选的实施例中，介电材料可以是氮化硅、氮氧化硅、其他适当的材料和/或其组合。隔离结构可以可选地具有多层结构，诸如，填充有氮化硅或氧化硅的热氧化物衬垫层。取决于有源区域所处的位置，无氧化物区域可以被称作在其上形成了有源器件的有源区域或在其上未形成有源器件的伪有源区域。在一个实例中，该有源区域可以被配置为NMOS器件(例如，nFET)或PMOS器件(例如，pFET)。尽管在图2A至图2J中并没有示出，但是半导体结构200可以包括围绕着像素阵列区域、核心区域、和/或I/O区域以及形成在其上的相应器件的隔离结构。
衬底202可以进一步包括在之前的工艺步骤中形成的或可以在后续的工艺步骤中形成的下面的层、器件、结、以及其他部件(未示出)。例如，衬底202可以进一步包括掺杂区域(诸如，P阱和/或N阱(未示出))和/或其他部件(诸如，埋置层、外延层、掺杂外延层、梯度半导体层)和/或可以进一步包括在其他不同种类的半导体层上面的半导体层，诸如，硅锗层上的硅层。在其他实例中，化合物半导体衬底可以包括多层硅结构，或硅衬底可以包括多层化合物半导体结构。
第一栅极介电层204可以由各种材料(诸如，SiO2、氮氧化物、氮、和/或高k材料)构成。因此，第一栅极介电层204可以由高k材料(诸如，氧化铪(HfOx)、氧化铪硅(HfSiO)、或氮氧化铪硅(HfSiON))构成，或介电层204可以由具有标准介电常数的材料(诸如，氧化硅)构成。在一个实例中，第一栅极介电层可以由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、或氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝或氮氧化硅铝构成。在一个实例中，第一介电层204具有在大约和大约之间的范围内的厚度T1，但可以可选地具有一些其他厚度。尽管介电层204在图2A中被示为单层，但其可以任选地包括额外的层，诸如，位于衬底表面202和介电层204的剩余部分之间的氧化硅界面层。可以通过任意适当的工艺(诸如，热氧化、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、其他适当方法和/或其组合)，并且使用任意适当设备或装置(诸如，沉积/反应室、电源、阻抗匹配单元、加热元件、泵等)将第一栅极介电层204形成在衬底202上方。
第一栅电极层206可以由各种材料(诸如，多晶硅或金属)构成。在一个实例中，第一栅电极层206由多晶硅构成，但其也可以是金属或包含钛、钨、钴、铝、镍、或其组合的金属化合物。在此情况下，栅电极206由多晶硅构成，在一个实例中，硅烷(SiH4)、乙硅烷(Si2H6)或二氯甲硅烷(SiCl2H4)可以被作为用于形成多晶硅层的CVD工艺中的化学气体。可选地，可以可选地形成非晶硅层来替代多晶硅层。可以使用任意适当的工艺(诸如，热氧化、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、其他适当方法和/或其组合)，并且使用任意适当设备或装置(诸如，沉积/反应室、电源、阻抗匹配单元、加热元件、泵等)将第一栅电极层206形成在第一栅极介电层204上方。
在图2B中，核心区域和I/O区域中的第一栅极介电层204和第一栅电极层206被去除。在一个实例中，可以通过光刻工艺使用光刻胶208和蚀刻工艺209来去除第一栅极介电层204和第一栅电极层206。光刻图案化工艺可以包括任意数量的适当步骤，包括光刻胶涂布(例如，旋转涂布)、软烤、掩模对齐、曝光、曝光后烘烤、光刻胶显影、漂洗、烘干(例如，硬烤)、其他适当的工艺和/或其组合。另外，可以用其他方法(诸如，无掩模光刻、电子束写入、或离子束写入)来完全替代光刻曝光工艺。可以使用其他工艺和技术来图案化第一栅极介电层204和第一栅电极层206。
在图2C中，第二栅极介电层210形成在像素阵列区域中的第一栅极介电层206上方以及核心区域和I/O区域中的衬底202上方。第二栅极介电层210由与第一栅极介电层204的材料不同的材料构成，但可选地也可以由类似的材料构成。因此，第二栅极介电层210可以由各种材料(诸如，SiO2、氮氧化物、氮和/或高k材料)构成。在一个实施例中，第二栅极介电层可以由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝、或氮氧化硅铝构成。在一个实例中，第二介电层210具有在大约和大约之间的范围内的厚度T2，但可以可选地具有一些其他厚度。在一个实例中，厚度T2大于厚度T1，然而在其他实施例中，厚度T2可以类似于或小于厚度T1。尽管在图2C中介电层210被示为单层，但其可以可选地包括额外的层，诸如，位于衬底表面202和介电层204的剩余部分之间的氧化硅界面层。可以通过任意适当的工艺(诸如，热氧化、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、其他适当方法和/或其组合)，并且使用任意适当设备或装置(诸如，沉积/反应室、电源、阻抗匹配单元、加热元件、泵等)来形成第二栅极介电层210。
在图2D中，核心区域中的第二栅极介电层210被去除。在一个实例中，可以通过光刻工艺使用光刻胶和蚀刻工艺211来去除第二栅极介电层210。光刻图案化工艺可以包括任意数量的适当步骤，包括光刻胶涂布(例如，旋转涂布)、软烤、掩模对齐、曝光、曝光后烘烤、光刻胶显影、漂洗、烘干(例如，硬烤)、其他适当的工艺和/或其组合。另外，可以用其他方法(诸如，无掩模光刻、电子束写入、或离子束写入)来完全替代光刻曝光工艺。可以使用其他工艺和技术来图案化第二栅极介电层210。
在图2E中，第三栅极介电层214形成在像素阵列区域和I/O区域中的第二栅极介电层210上方以及核心区域中的衬底202上方。第三栅极介电层214由与第一栅极介电层204的材料不同的材料构成，但可选地也可以由与第一和/或第二栅极介电层的材料类似的材料构成。因此，第三栅极介电层214可以由诸如SiO2、氮氧化物、氮、和/或高k材料的各种材料构成。在一个实施例中，第三栅极介电层可以由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氮氧化铪硅(HfSiON)、氧化铝、氮氧化铝或氮氧化硅铝构成。尽管在图2E中介电层214被示为单层，但其可以任选地包括额外的层，诸如，位于衬底表面202和介电层214的剩余部分之间的氧化硅界面层。可以使用任意适当的工艺(诸如，热氧化、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、其他适当方法和/或其组合)，并且使用任意适当设备或装置(诸如，沉积/反应室、电源、阻抗匹配单元、加热元件、泵等)来形成第三栅极介电层214。
在一个实例中，第三介电层214具有在大约和大约之间的范围内的厚度T3，但可以可选地具有一些其他厚度。在一个实例中，厚度T3小于厚度T1和/或T2，然而在其他实施例中，厚度T3可以类似于或大于厚度T1和/或T2。在一个实例中，模拟器件介电层210的厚度T2大约为数字器件介电层214的厚度T3的1.2至5倍。介电层厚度T1、T2、和/或T3之间的精确比例可以与像素阵列器件、模拟器件和数字器件的相应的工作电压之间的比例相关。因此，带有在此所示的像素阵列器件、模拟器件和数字器件的半导体器件可以形成三相栅极介电器件，该像素阵列器件、模拟器件和数字器件具有带有不同的相应厚度和/或不同材料成分的介电层。可以利用额外的介电层沉积-蚀刻-沉积工艺来形成多栅极介电器件。
在图2F中，第二栅电极层216形成在第三栅极介电层214上方。第二栅电极层216可以由各种材料(诸如，多晶硅或金属)构成。在一个实例中，第二栅电极层216由多晶硅构成，但其也可以是金属或包含钛、钨、钴、铝、镍或其组合的金属化合物。在此情况下，栅电极216由多晶硅构成，在一个实例中，硅烷(SiH4)、乙硅烷(Si2H6)、或二氯甲硅烷(SiCl2H4)可以被作为用于形成多晶硅层的CVD工艺中的化学气体。可选地，可以可选地形成非晶硅层来替代多晶硅层。可以使用任意适当的工艺(诸如，热氧化、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、其他适当方法、和/或其组合)，并且使用任意适当设备或装置(诸如，沉积/反应室、电源、阻抗匹配单元、加热元件、泵等)将第二栅电极层216形成在第三栅极介电层214上方。
在图2G、图2H、图2I、和图2J中，去除第一栅电极层206、第二栅电极层216、第一栅极介电层204、第二栅极介电层210、以及第三栅极介电层214的一部分来限定出包括位于像素阵列区域上方的第一栅极介电层204的一部分和第一栅电极层206的一部分的像素阵列器件230；包括位于I/O区域上方的第二栅极介电层210的一部分、第三栅极介电层214的一部分、以及第二栅电极层216的一部分的I/O器件232；以及包括位于核心区域上方的第三栅极介电层214的一部分和第二栅电极层216的一部分的核心器件234。
在图2G中，在像素阵列区域中去除第二栅极介电层210、第三栅极介电层214和第二栅电极层216，从而形成沟槽220。在一个实例中，通过光刻工艺使用光刻胶218和蚀刻工艺219和/或通过光刻工艺与平坦化工艺的组合(诸如，通过化学机械抛光)来去除第二栅极介电层210、第三栅极介电层214、和第二栅电极层216。
在图2H和图2I中，在一个实例中，在衬底202的像素阵列区域、核心区域、以及O/I区域中，第一栅极介电层204、第二栅极介电层210、第三栅极介电层214、第一栅电极层206、以及第二栅电极层216被图案化形成沟槽224和226。在一个实例中，通过光刻工艺使用光刻胶222和蚀刻工艺223，和/或通过光刻工艺与平坦化工艺的组合(诸如，通过化学机械抛光)来去除第一栅极介电层204、第二栅极介电层210、第三栅极介电层214、第一栅电极层206、以及第二栅电极层216。
上述根据图2B、图2D、图2G、和图2I描述的光刻图案化工艺可以包括许多适当的步骤，包括光刻胶涂布(例如，旋转涂布)、软烤、掩模对齐、曝光、曝光后烘烤、光刻胶显影、漂洗、烘干(例如，硬烤)、其他适当的工艺、和/或其组合。可以通过光刻、浸润光刻、离子束写入、或其他适当的技术来形成经过图案化的光刻胶。另外，可以在光刻胶下方或其顶部上形成抗反射涂布(ARC)来吸收光并且提供最终的临界尺寸控制。ARC的材料取决于光刻胶的材料并且可以是有机材料或无机材料，诸如，氧化物以及由低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)形成的SiOxNy和SiN。另外，可以用其他方法(诸如，无掩模光刻、电子束写入、或离子束写入)来完全替代光刻曝光工艺。也可以使用其他工艺和技术来对各个层进行图案化。
上述各个层的图案化去除可以通过干式蚀刻、湿式蚀刻、或干式蚀刻和湿式蚀刻的组合来完成。例如，湿式蚀刻工艺可以包括暴露在含氢氧化物的溶液(例如，氢氧化铵)、去离子水、和/或其他适当的蚀刻溶液中。可以使用HBr、CF4、Cl2、O2、或HeO2在大约0℃至100℃的温度下蚀刻多晶硅层。另外，可以在单个步骤的蚀刻工艺或多个步骤的蚀刻工艺中去除这些层。可以理解，可以使用其他蚀刻化学药品用于选择性去除。
在图2J中，如上所述，半导体结构200包括：包括了位于像素阵列区域上方的第一栅极介电层的204的一部分和第一栅电极层206的一部分的像素阵列器件230；包括位于I/O区域上方的第二栅极介电层210的一部分、第三栅极介电层214的一部分、以及第二栅电极层216的一部分的I/O器件232；以及包括位于核心区域上方的第三栅极介电层214的一部分和第二栅电极层216的一部分的核心器件234。还可以理解，该半导体结构可以在使用图1所述的方法之前或之后经历另外的加工来形成各个部件，诸如，接触件/通孔、互连金属层、层间电介质、钝化层、电感器、电容器等。
例如，半导体结构200可以被加工为包括位于衬底202内部的用于器件230、232和/或234中每一个的源极区域和漏极区域。在一个实例中，这些源极区域和漏极区域可以是符合相关器件的设计需求的掺杂阱，这些阱具有注入在其中的掺杂物。例如，作为pMOS晶体管的一部分，源极区域和漏极区域可以是掺杂有p型掺杂物(诸如，硼或BF2或其组合)的p型阱。可选地，如果源极区域和漏极区域是nMOS晶体管的一部分，那么它们可以是掺杂有n型掺杂物(诸如，磷或砷或其组合)的n型阱。
沟槽区域可以被限定在衬底202中的用于每个相应器件的源极区域和漏极区域之间。该沟槽区域是衬底202中的有源区域，当器件处于传导模式(conductionmode)中时，在该区域中多数载流子(例如，孔)在源极区域和漏极区域之间流动。
栅极隔离件也可以被形成为将相应介电层的每个面与栅电极相连接。该栅极隔离件可以由介电材料(诸如，氮化硅)构成。可选地，栅极隔离件可以是碳化硅、氮氧化硅、其他适当的材料和/或其组合。同样，栅极隔离件也可以由不同的材料构成。栅极接触件也可以被形成为连接已形成的器件。
另外，当这些器件是HKMG器件时，每个器件可以具有多个位于其相应的介电层(包括阻挡层和功函数层)上方的层。
因此，本发明提供了多个实施例。根据一个实施例，提供了包括多栅极氧化物的半导体结构。该半导体结构包括衬底，该衬底包括像素阵列区域、输入/输出(I/O)区域以及核心区域；设置在像素阵列区域上方的第一栅极介电层；设置在I/O区域上方的第二栅极介电层；以及设置在核心区域上方的第三栅极介电层。第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每一个都由不同的材料构成并且每个都具有不同的厚度。该结构进一步包括设置第一栅极介电层上方、第二栅极介电层、以及第三栅极介电层中的每一个上方的栅电极。
在另一个实施例中，一种用于形成半导体结构的方法包括：提供包括像素阵列区域、输入/输出(I/O)区域、以及核心区域的衬底；在像素阵列区域上方形成第一栅极介电层；在I/O区域上方形成第二栅极介电层；以及在核心区域上方形成第三栅极介电层，其中，第一栅极介电层、第二栅极介电层、以及第三栅极介电层中的每一个都被形成为由不同的材料构成，并且具有不同的厚度。
在又一个实施例中，一种用于形成半导体结构的方法包括：提供包括像素阵列区域、输入/输出(I/O)区域以及核心区域的衬底；在像素阵列区域、I/O区域、以及核心区域上方形成第一栅极介电层；在位于像素阵列区域、输入/输出(I/O或IO)区域、以及核心区域上方的第一栅极介电层上方形成第一多晶硅层；去除位于I/O区域和核心区域上方的第一栅极介电层和第一多晶硅层的一部分；在像素阵列区域、I/O区域、以及核心区域上方形成第二栅极介电层；去除位于核心区域上方的第二栅极介电层的一部分；在像素阵列区域、I/O区域、以及核心区域上方形成第三栅极介电层；以及在位于像素阵列区域、I/O区域、以及核心区域上方的第三栅极介电层上方形成第二多晶硅层。该方法进一步包括去除第一多晶硅层、第二多晶硅层、第一栅极介电层、第二栅极介电层、以及第三栅极介电层的一部分来限定出包括位于像素阵列区域上方的第一栅极介电层的一部分和第一多晶硅层的一部分的像素阵列器件；包括位于I/O区域上方的第二栅极介电层的一部分、第三栅极介电层的一部分、以及第二多晶硅层的一部分的I/O区域；以及包括位于核心区域上方的第三栅极介电层的一部分和第二多晶硅层的一部分的核心器件，其中，第一栅极介电层、第二栅极介电层以及第三栅极介电层被形成为由不同的材料构成，并且具有不同的厚度。
尽管已经详细论述了本发明的多个实施例，本领域普通技术人员应该理解，可以在不背离本发明的主旨和范围的情况下做出各种变化、替换以及改变。因此，如下面的权利要求所限定的那样，所有这些变化、替换以及改变都位于本发明的范围内。在权利要求中，方法加功能的项目旨在涵盖在此所述的用于实行所述功能的结构和结构等效形式以及等效结构。

Claims (22)

1.一种半导体结构，包括：
衬底，包括像素阵列区域、输入/输出(I/O)区域以及核心区域；
第一栅极介电层，设置在所述像素阵列区域上方；
第二栅极介电层，设置在所述I/O区域上方；
第三栅极介电层，设置在所述核心区域上方；
第四栅极介电层，设置在所述I/O区域中的所述第二栅极介电层上方，从而形成了栅极介电堆叠，
其中，所述第一栅极介电层、所述第二栅极介电层以及所述第三栅极介电层中的每一个都由不同的材料构成，并且每一个都具有不同的厚度；以及
栅电极，设置在所述第一栅极介电层、所述第二栅极介电层以及所述第三栅极介电层中的每一个的上方，其中设置在所述第一栅极介电层、所述第二栅极介电层以及所述第三栅极介电层中的每一个的上方的栅电极均具有彼此不同的厚度。
2.根据权利要求1所述的结构，其中，所述第一栅极介电层由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氧化铝构成，并且具有在和之间的厚度。
3.根据权利要求1所述的结构，其中，所述第二栅极介电层由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氧化铝构成，并且具有在和之间的厚度。
4.根据权利要求1所述的结构，其中，所述第三栅极介电层由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氧化铝构成，并且具有在和之间的厚度。
5.根据权利要求2至4中任一项所述的结构，其中，所述氮氧化物为氮氧化铪硅(HfSiON)、氮氧化铝或氮氧化硅铝。
6.根据权利要求1所述的结构，其中，所述第四栅极介电层和所述第三栅极介电层由相同的材料构成，并且具有相同的厚度。
7.根据权利要求1所述的结构，进一步包括：
像素阵列器件，位于像素阵列区域上方，所述像素阵列器件由所述第一栅极介电层和第一栅电极层构成；
核心器件，位于所述核心区域上方，所述核心器件由所述第三栅极介电层和第二栅电极层构成；以及
I/O器件，位于所述I/O区域上方，所述I/O器件由所述第二栅极介电层、所述第四栅极介电层和第二多晶硅层构成。
8.一种形成半导体结构的方法，所述方法包括：
提供包括像素阵列区域、输入/输出(I/O)区域以及核心区域的衬底；
在所述像素阵列区域上方形成第一栅极介电层；
在所述I/O区域上方形成第二栅极介电层；
在所述核心区域上方形成第三栅极介电层；
在所述I/O区域中的所述第二栅极介电层上方形成第四栅极介电层，从而形成栅极介电堆叠，
其中，所述第一栅极介电层、所述第二栅极介电层以及所述第三栅极介电层中的每一个都被形成为由不同的材料构成，并且具有不同的厚度；以及
在所述第一栅极介电层、所述第二栅极介电层以及所述第三栅极介电层中的每一个的上方设置栅电极，并且设置在所述第一栅极介电层、所述第二栅极介电层以及所述第三栅极介电层中的每一个的上方的栅电极均具有彼此不同的厚度。
9.根据权利要求8所述的方法，其中，所述第一栅极介电层被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氧化铝构成，并且具有在和之间的厚度。
10.根据权利要求8所述的方法，其中，所述第二栅极介电层被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氧化铝构成，并且具有在和之间的厚度。
11.根据权利要求8所述的方法，其中，所述第三栅极介电层被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氧化铝构成，并且具有在和之间的厚度。
12.根据权利要求9至11中任一项所述的方法，其中，所述氮氧化物为氮氧化铪硅(HfSiON)、氮氧化铝或氮氧化硅铝。
13.根据权利要求8所述的方法，进一步包括：
在所述像素阵列区域、所述I/O区域以及所述核心区域上方形成所述第一栅极介电层；
在所述像素阵列区域、所述I/O区域以及所述核心区域上方的所述第一栅极介电层上方形成第一多晶硅层；以及
去除位于所述I/O区域和所述核心区域上方的所述第一栅极介电层的一部分和所述第一多晶硅层的一部分。
14.根据权利要求8所述的方法，进一步包括：
在所述像素阵列区域、所述I/O区域以及所述核心区域上方形成所述第二栅极介电层；以及
在所述核心区域上方形成所述第三栅极介电层之前，去除位于所述核心区域上方的第二栅极介电层的一部分。
15.根据权利要求13所述的方法，进一步包括：
在所述像素阵列区域、所述核心区域以及所述I/O区域上方形成所述第三栅极介电层；
在所述像素阵列区域、所述核心区域以及所述I/O区域上方的所述第三栅极介电层上方形成第二多晶硅层；以及
去除所述第一多晶硅层的一部分、所述第二多晶硅层的一部分、所述第一栅极介电层的一部分、所述第二栅极介电层的一部分以及所述第三栅极介电层的一部分，以限定出：包括位于所述像素阵列区域上方的所述第一栅极介电层的一部分和所述第一多晶硅层的一部分的像素阵列器件；包括位于I/O区域上方的所述第二栅极介电层的一部分、由位于所述第二栅极介电层的一部分上方的所述第三栅极介电层的一部分形成的第四栅极介电层以及所述第二多晶硅层的一部分的I/O器件；以及包括位于核心区域上方的所述第三栅极介电层的一部分和所述第二多晶硅层的一部分的核心器件。
16.根据权利要求15所述的方法，其中，通过蚀刻穿过硬掩模直到所述衬底的顶面来去除所述第一栅极介电层的一部分、所述第二栅极介电层的一部分以及所述第三栅极介电层的一部分。
17.一种形成半导体结构的方法，所述方法包括：
提供包括像素阵列区域、输入/输出(I/O)区域以及核心区域的衬底；
在所述像素阵列区域、所述I/O区域以及所述核心区域上方形成第一栅极介电层；
在位于所述像素阵列区域、所述I/O区域以及所述核心区域上方的所述第一栅极介电层上方形成第一多晶硅层；
去除位于所述I/O区域和所述核心区域上方的所述第一栅极介电层的一部分和所述第一多晶硅层的一部分，
在所述像素阵列区域、所述I/O区域以及所述核心区域上方形成第二栅极介电层；
去除位于所述核心区域上方的第二栅极介电层的一部分；
在所述像素阵列区域、所述I/O区域以及所述核心区域上方形成第三栅极介电层；
在位于所述像素阵列区域、所述核心区域以及所述I/O区域上方的所述第三栅极介电层上方形成第二多晶硅层；
去除所述第一多晶硅层的一部分、所述第二多晶硅层的一部分、所述第一栅极介电层的一部分、所述第二栅极介电层的一部分以及所述第三栅极介电层的一部分，以限定出：包括位于像素阵列区域上方的所述第一栅极介电层的一部分和所述第一多晶硅层的一部分的所述像素阵列器件；包括位于I/O区域上方的所述第二栅极介电层的一部分、由位于所述第二栅极介电层的一部分上方的所述第三栅极介电层的一部分形成的第四栅极介电层以及所述第二多晶硅层的一部分的I/O器件；以及包括位于核心区域上方的所述第三栅极介电层的一部分以及所述第二多晶硅层的一部分的核心器件，
其中，所述第一栅极介电层、所述第二栅极介电层以及所述第三栅极介电层中的每一个都被形成为由不同的材料构成，并且具有不同的厚度；以及
设置在所述第一栅极介电层、所述第二栅极介电层以及所述第三栅极介电层中的每一个的上方的栅电极均具有彼此不同的厚度。
18.根据权利要求17所述的方法，其中，所述第一栅极介电层被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氧化铝构成，并且具有在和之间的厚度。
19.根据权利要求17所述的方法，其中，所述第二栅极介电层被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氧化铝构成，并且具有在和之间的厚度。
20.根据权利要求17所述的方法，其中，所述第三栅极介电层被形成为由氧化硅、氮化硅、氮氧化物、氧化铪(HfOx)、氧化铪硅(HfSiO)或氧化铝构成，并且具有在和之间的厚度。
21.根据权利要求17所述的方法，其中，通过蚀刻穿过硬掩模直到所述衬底的顶面来去除所述第一栅极介电层的一部分、所述第二栅极介电层的一部分以及所述第三栅极介电层的一部分。
22.根据权利要求18至20中任一项所述的方法，其中，所述氮氧化物为氮氧化铪硅(HfSiON)、氮氧化铝或氮氧化硅铝。
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