TWI573267B - 半導體裝置與製作非平面電路裝置的方法 - Google Patents

半導體裝置與製作非平面電路裝置的方法 Download PDF

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Description

半導體裝置與製作非平面電路裝置的方法
本發明關於IC裝置與其形成方法，且更特別關於將基板與形成其上之FinFET隔離的絕緣層，以及如何調整絕緣層產生的通道應力以符合FinFET之通道種類。
半導體積體電路(IC)產業呈指數成長。IC材料與設計的技術進步，使每一代的IC比前一代的IC更小且其電路更複雜。新一代的IC具有較大的功能密度(比如固定晶片面積中的內連線元件數目)，與較小的尺寸(比如製程形成的最小構件或連線)。製程尺寸縮小往往有利於增加製程效率並降低相關成本。製程尺寸縮小會增加製程複雜度，但製程尺寸縮小的優點顯而易見，因此需要更小的IC製程。舉例來說，三維電晶體如鰭狀場效電晶體(FinFET)可用以取代平面電晶體。FinFET可視作一般的平面裝置自基板突起至閘極。一般的FinFET具有薄鰭(或鰭狀結構)自基板向上延伸。FET的通道係形成於垂直鰭狀物中，而閘極係位於(包覆)鰭狀物的通道區。閘極包覆鰭狀物的結構可增加通道區與閘極之間的接觸面積，使閘極可由多側控制通道。上述結構可由多種方法調整，而某些FinFET具有較少的短通道效應、較少的漏電流、與較高的電流。換言之，FinFET可比平面裝置更快、更小、且更有效。
然而FinFET與其他非平面裝置原本就複雜，一般適用於製作平面電晶體的製程並不適用於製作非平面裝置。舉例來說，用以形成半導體化合物之通道於半導體元素基板上的習知技術，可能會因為不同種類的半導體其不同的晶格結構產生不需要的通道應力及/或晶格缺陷。同樣地，習知技術亦無法有效地形成半導體化合物氧化物或其他絕緣結構於通道區與基板之間。如此一來，現有的製程技術已通用於平面裝置，但仍需繼續發展以符合設計需求。
本發明一實施例提供之半導體裝置，包括：鰭狀結構，形成於基板上；閘極堆疊，形成於鰭狀結構上；源極/汲極區，位於基板上且位於閘極堆疊的相反兩側上；通道區，定義於鰭狀結構中及閘極堆疊下，其中通道區係未掺雜；以及埋置隔離層，於垂直方向位於通道區與基板之間，其中埋置隔離層包含半導體化合物氧化物。
本發明一實施例提供之半導體裝置，包括：鰭狀結構，形成於基板上；閘極堆疊，形成於鰭狀結構上；源極/汲極區，位於基板上與閘極堆疊的相反兩側上；通道區，定義於鰭狀結構中與閘極堆疊下；以及半導體化合物的氧化物之埋置隔離層，垂直地位於通道區與基板之間且延伸至源極/汲極區，其中埋置隔離層在通道區中具有第一厚度，在源極/汲極區中具有第二厚度，且第二厚度小於第一厚度。
本發明一實施例提供之製作非平面電路裝置的方法，包括：接收基板，基板具有第一半導體材料的第一半導體 層，以及第二半導體材料的第二半導體層於第一半導體層上，其中第二半導體材料與第一半導體材料的組成不同；圖案化第一半導體層與第二半導體層，以形成鰭狀結構於第二半導體層中；對第一半導體層進行第一選擇性氧化製程，以氧化第一半導體層的底部；形成虛置閘極於鰭狀結構的通道區上；移除虛置閘極，以形成閘極溝槽；以及對第一半導體層進行第二選擇性氧化製程，以氧化閘極溝槽中的第一半導體層的頂部。
AA’、BB’、CC’、1202‧‧‧切線
T1‧‧‧第一厚度
T2‧‧‧第二厚度
100‧‧‧工件
102‧‧‧基板
104‧‧‧鰭狀結構
106‧‧‧NMOS FinFET
108‧‧‧PMOS FinFET
110‧‧‧源極/汲極區
112‧‧‧通道區
114‧‧‧閘極堆疊
116‧‧‧隔離結構
118‧‧‧埋置隔離層
120‧‧‧半導體層
122、124‧‧‧平面
200‧‧‧方法
202、204、206、208、210、212、214、216、218、220、222、224、226、228、230‧‧‧步驟
302‧‧‧第一半導體層
304‧‧‧第二半導體層
306‧‧‧硬遮罩層
502‧‧‧第一襯墊
602‧‧‧溝槽
802‧‧‧第二襯墊
902‧‧‧介電材料
1102‧‧‧虛置閘極
1104‧‧‧閘極硬遮罩層
1106‧‧‧閘極間隔物
1108‧‧‧硬遮罩
1402‧‧‧ILD
1404‧‧‧閘極溝槽
1602‧‧‧閘極介電層
1604‧‧‧閘極層
第1圖係某些實施例中，半導體結構的透視圖。
第2圖係某些實施例中，積體電路之製作方法的流程圖。
第3至11圖係某些實施例中，多種製程階段中的半導體結構的透視圖。
第12A至16A圖係某些實施例中，多種製程階段中的半導體結構的透視圖。
第12B至16B、16C、與16D圖分別為某些實施例中，對應第12A至16A圖之半導體結構的剖視圖。
第17圖係某些實施例中，方法的流程圖。
下述揭露內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例將重複標號及/或符號以簡化並清楚 說明。然而不同實施例中，具有相同標號的元件並不必然具有相同的對應關係及/或排列。
另一方面，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。舉例來說，若圖式中的裝置翻轉，則「下方」的元件轉為「上方」的元件。如此一來，「下方」應包含「上方」或「下方」。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
本發明關於但不限於鰭狀場效電晶體(FinFET)裝置。舉例來說，FinFET裝置可為互補式金氧半(CMOS)裝置，其包含p型金氧半(PMOS)FinFET裝置與n型金氧半(NMOS)FinFET裝置。後續內容以FinFET為例，說明本發明的多種實施例。然而必需理解的是，除非特別記載於申請專利範圍，否則本發明並不限於特定種類的裝置。
第1圖係本發明之多種實施例中，工件100的部份剖視圖。第1圖已簡化以求清楚說明本發明概念。在其他實施例中，可將額外結構整合至工件100中，或者省略/取代下述工件100的部份結構。
工件100包含基板102或晶圓與形成其上的鰭狀結構104。鰭狀結構104具有一或多個隆起的主動區(或鰭狀主動區)。雖然圖式中的實施例包含FinFET之鰭狀結構104，但其他實施例可包含其他隆起的主動與被動裝置形成於基板102上。 鰭狀結構104包含FinFET如NMOS FinFET 106與PMOS FinFET 108。NMOS FinFET 106與PMOS FinFET 108各自包含一對相反側的源極/汲極區110，其可包含多種掺雜的半導體材料。通道區112係位於源極/汲極區110之間。藉由施加電壓至閘極堆疊114，可控制載子流(比如n型通道裝置的電子與p型通道裝置的電洞)是否通過通道區112。上述閘極堆疊114與通道區112相鄰，且包覆於通道區112上。閘極堆疊114以半透明的方式繪示，以利說明下方的通道區112。在此實施例中，通道區112自基板102之表面上隆起，因此鰭狀結構104可稱作「非平面」裝置。與平面裝置相較，隆起的通道區112與相鄰之閘極堆疊114之間具有較大的表面積，可強化閘極堆疊114與通道區之間的電磁場作用力，進而使小尺寸裝置的問題如臨界電壓、漏電流、與短通道效應降低。在許多較小的引腳尺寸之實施例中，FinFET與其他非平面裝置的效能優於平面裝置。
如後續內容詳述，鰭狀結構104形成於半導體的基板102上。為了電性隔離基板102與NMOS FinFET 106及PMOS FinFET 108，隔離結構116水平地分隔鰭狀結構104，而埋置隔離層118垂直地分隔鰭狀結構104與基板102。在多種實施例中，本發明的方法與結構包含用於FinFET之埋置隔離層118。埋置隔離層118包含半導體氧化物材料，以電性分隔主動區與基板，進而降低或消除擊穿效應與增加元件效能。在某些實施例中，額外的半導體層120係形成於埋置隔離層118上。半導體層120可為半導體化合物材料，其與鰭狀結構104其隆起的主動區之半導體材料不同。在此實施例中，鰭狀結構104之半導體 材料可為矽，而半導體層120之半導體材料可為矽鍺(SiGe)。在另一實施例中，埋置隔離層118包含矽鍺氧化物。
在此實施例中，本發明的結構與方法包含非掺雜的通道區114，其具有高載子移動率以增加裝置效能(比如加快裝置速度)。在某些實施例中，通道區114可掺有適當種類的掺質。
具有FinFET裝置(比如NMOS FinFET 106及PMOS FinFET 108)之工件100的形成方法，將搭配第2至17圖說明。第2圖係本發明多種實施例中，製作FinFET或其他鰭狀物為主的裝置於工件100上的方法200之流程圖。圖式將依續說明工件100的透視圖，及/或沿著FinFET裝置之通道區112(比如沿著平面122)或源極/汲極區110(比如沿著平面124)的剖視圖。
本發明之多種實施例中的方法200與工件100之結構將一併說明如下。可以理解的是，在方法200之前、之中、與之後可進行額外步驟，且其他實施例可省略或取代方法200的某些步驟。
如第2圖之步驟202與第3圖所示，接收工件100，其包含基板102。合適的基板102可為基體矽基板。此外，基板102亦可為半導體元素如結晶的矽或鍺；半導體化合物如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；或上述之組合。基板102亦可包含絕緣層上矽(SOI)基板，其製作方法可為氧佈植隔離(SIMOX)、晶圓接合、及/或其他合適方法。
工件100上可具有已形成的一或多層。如圖所示， 工件100包含第一半導體層302形成於基板102上，以及第二半導體層304形成於第一半導體層302上。第一半導體層302包含的第一半導體材料，與第二半導體層304包含的第二半導體材料不同。第一半導體層與302與第二半導體層304之形成方法可為合適的磊晶成長法，比如選擇性磊晶成長(SEG)。
第一半導體層302可包含半導體化合物形成於基板102之半導體元素上並與其物理接觸。在此實施例中，基板102為矽基板，第一半導體層302之第一半導體材料為矽鍺，而第二半導體層304之第二半導體材料為矽。在某些實施例中，第一半導體層302之矽鍺的鍺濃度介於約20原子%至約35原子%之間。綜上所述，第一半導體層302可具有中間的鍺濃度(比如介於約20原子%至約35原子%之間)，且不具有明顯的錯位缺陷。在其他實施例中，第一半導體層302具有組成漸變的鍺濃度，即最靠近基板102之部份第一半導體層302其鍺濃度介於約20原子%至35原子%之間，而離基板102最遠之部份第一半導體層302其鍺濃度為約60原子%。
第一半導體層302可由合適技術形成。在某些實施例中，第一半導體層302可由任何合適的技術磊晶成長於基板102上。合適的沉積製程可為原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿CVD(HDP-CVD)、物理氣相沉積(PVD)、及/或其他合適沉積製程。任一上述製程均可用以成長組成漸變式的第一半導體層302。以磊晶成長製程為例，含鍺之反應氣體(如GeH4)隨著成長時間而變化，以成長鍺含量漸變之第一半導體層302。第一半導體層302可具有任何合適的厚度。在多 種實施例中，第一半導體層302之厚度介於約20nm至約90nm之間。
在此實施例中，第二半導體層304係形成於第一半導體層302上並與其物理接觸。第二半導體層304在後續製程後，將成為鰭狀結構104之核心如下述。如此一來，第二半導體層304可包含任何合適的半導體元素或化合物。在一實施例中，第二半導體層304可為矽元素半導體。與第一半導體層302類似，第二半導體層304之磊晶成長法可為ALD、CVD、HDP-CVD、PVD、及/或其他合適沉積製程。
在此實施例中，第二半導體層304係未掺雜，因此又稱作未掺雜之半導體層。舉例來說，沉積製程中的前驅物不含掺質的化學品。在其他實施例中，不對第二半導體層304進行額外的離子佈植。在此實施例中，形成的通道區係未掺雜且具有較少缺陷。隨著工件100製作的後續說明，將進一步討論上述內容。
為了避免製作時損傷第二半導體層304，可形成一或多個硬遮罩層306於第二半導體層304上。硬遮罩層306包含介電材料如半導體氧化物、半導體氮化物、半導體氮氧化物、及/或半導體碳化物。在一實施例中，硬遮罩層306可為氧化矽層與氮化矽層。硬遮罩層306之形成方法可為熱成長、ALD、CVD、HDP-CVD、PVD、及/或其他合適沉積製程。
光阻層可形成於硬遮罩層306上，用以在方法200的後續製程中定義鰭狀結構104。舉例來說，光阻層包含光阻材料，其曝光後的照光部份將產生性質變化。藉由顯影製程， 可選擇性地移除性質變化的照光部份(或性質未變化的未照光部份)。上述形成圖案化的光阻層之製程，亦稱作微影圖案化。
在一實施例中，以微影製程圖案化光阻層，以保留部份光阻層於鰭狀結構104上。圖案化光阻層後，在工件100上進行蝕刻製程以形成開口於硬遮罩層306中，進而將光阻層之圖案轉移至硬遮罩層306。在一實施中，微影製程包含旋轉塗佈光阻層、軟烘烤光阻層、光罩對準、曝光、曝光後烘烤、顯影光阻層、沖洗、以及乾燥(比如硬烘烤)。此外，微影製程可由其他方法取代，比如無光罩微影、電子束直寫、或離子束直寫。
如第2圖之步驟204與第4圖所示，經由圖案化之硬遮罩層的開口，蝕刻第二半導體層304與第一半導體層302以定義鰭狀結構104。
為蝕刻圖案化之硬遮罩層306未覆蓋的部份第二半導體層304與第一半導體層302，需進行一或多道蝕刻製程於工件100上。在圖案化半導體層的蝕刻製程中，圖案化的硬遮罩層306將作為蝕刻遮罩。
蝕刻製程可包含任何合適的蝕刻技術，比如乾蝕刻、濕蝕刻、及/或其他蝕刻方法(比如反應性離子蝕刻(RIE))。在某些實施例中，蝕刻包含不同蝕刻化學品的多重蝕刻步驟，各自對應工件100的特定材料。舉例來說，一實施例中可採用稀氫氟酸蝕刻硬遮罩層中的氧化矽膜，而磷酸溶液可蝕刻硬遮罩層中的氮化矽膜。在其他實施例中，可採用氟為主的蝕刻品以乾蝕刻第一半導體層302與第二半導體層304。
蝕刻製程可設計以形成任何尺寸之鰭狀結構104，使其具有合適高度與寬度以延伸於保留的第一半導體層302上。除了定義鰭狀結構104外，步驟204的蝕刻亦定義一或多個隔離溝槽於鰭狀結構104之隆起的主動區之間。
特別的是，控制第一半導體層302的蝕刻製程可部份蝕刻而非蝕刻穿過第一半導體層302，如第4圖所示。藉由控制蝕刻參數，或者控制蝕刻第一半導體層302之厚度的蝕刻時間，可達上述部份蝕刻的效果。在蝕刻製程後，可形成由第二半導體層304延伸至第一半導體層302的鰭狀結構。第一半導體層302包含未圖案化的底部，以及圖案化形成部份鰭狀結構104的頂部。
如第2圖之步驟206與第5圖所示，形成第一襯墊502於鰭狀結構104上，使第一襯墊502覆蓋鰭狀結構104之側壁。第一襯墊502可保護第一半導體層302之頂部不受後續蝕刻影響。第一襯墊502可包含任何合適的介電材料，比如氮化矽。在此實施例中，第一襯墊502係形成於鰭狀結構104的上表面上(比如硬遮罩層308的上表面上)，以及鰭狀結構104的側壁表面上。如此一來，第一襯墊502保護鰭狀結構104的外部表面。第一襯墊502之形成方法可為沉積與非等向蝕刻。如此一來，可自鰭狀主動區之間的溝槽中的基板102移除第一襯墊502。上述步驟亦可自鰭狀主動區的上表面移除第一襯墊502。在某些實施例中，第一襯墊502的形成方法為CVD與非等向蝕刻(如乾蝕刻)。在某些實施例中，沉積氮化矽的製程包含CVD製程，其前驅物包含六氯二矽烷(Si2Cl6)、二氯矽烷(SiH2Cl2)、雙(t-丁 基胺基)矽烷(C8H22N2Si)、二矽烷(Si2H6)、或上述之組合。在某些實施例中，非等向蝕刻包含採用含氟蝕刻品的電漿蝕刻製程。
如第2圖之步驟208與第6圖所示，以第一襯墊502與硬遮罩層306作為蝕刻遮罩，蝕刻鰭狀主動區之間的溝槽中的基板102。在此實施例中，蝕刻製程蝕穿第一半導體層302，並繼續蝕刻基板102。蝕刻製程可為任何合適蝕刻技術，比如乾蝕刻、濕蝕刻、及/或其他蝕刻法(比如RIE)。在某些實施例中，蝕刻製程包含不同蝕刻化學品的多重蝕刻步驟，以各自蝕刻工件100的特定材料。舉例來說，一實施例中的蝕刻製程包含採用氟為主之蝕刻品的乾蝕刻製程。藉由步驟208中的蝕刻製程，可形成溝槽602於基板102中。接著可將介電材料填入溝槽602以形成隔離結構(如STI結構)。
如第2圖之步驟210與第7圖，氧化第一半導體層302。特別的是，第一半導體層302底部的第一半導體材料被氧化成半導體氧化層，即第1圖中的埋置隔離層118。在此實施例中，第一襯墊502未覆蓋的第一半導體層302之底部將完全氧化，而被第一襯墊502保護的第一半導體層302之頂部則未氧化。第一半導體層302之頂部未氧化，仍保留為半導體層如第1圖所示之半導體層120。上述氧化製程為選擇性氧化製程，僅氧化第一半導體層302的第一半導體材料，而組成不同於第一半導體材料之基板102則未氧化。
在此實施例中，第一半導體層302之第一半導體材料為矽鍺，而基板102之半導體材料與第二半導體層304之第二 半導體材料為矽。上述氧化製程可選擇性氧化矽鍺。其他實施例可採用濕氧化製程，因為其傾向選擇性氧化第一半導體層302中的鍺，而不氧化基板102及/或第二半導體層304之第二半導體材料中的矽。舉例來說，可在1大氣壓下將基板102加熱並維持於400℃至600℃之間，並施加純水(蒸氣)至基板102。上述製程可歷時約30分鐘至約1小時。上述氧化技術可形成矽鍺氧化物的埋置隔離層118，以分隔鰭狀結構104與基板102。
如第8圖所示，此實施例可形成第二襯墊802於基板102上。第二襯墊802覆蓋鰭狀結構104的側壁，以及基板102中溝槽602的側壁。在後續製程前，先以第二襯墊802襯墊溝槽602。襯墊602可讓基板102與後續填充材料之間的界面具有較少的結晶缺陷。第二襯墊802可為任何合適材料，比如半導體氮化物、半導體氧化物、熱半導體氧化物、半導體氮氧化物、高分子介電物、及/或其他合適材料。第二襯墊802之形成方法可為任何合適的沉積製程，比如熱成長、ALD、CVD、HDP-CVD、PVD、及/或其他合適沉積製程。在某些實施例中，襯墊802包含習知的熱氧化物襯墊，其形成方法可為熱氧化製程。在某些實施例中，襯墊802包含HDP-CVD形成的半導體氮化物。
如第2圖之步驟212與第9圖所示，形成隔離結構116於基板102上。STI或其他隔離結構，可形成於步驟212至214所形成的鰭狀結構104之隆起的主動區之間。如第9圖所示，介電材料902係沉積於隔離溝槽602中，以形成隔離結構116。合適的介電材料902包含半導體氧化物、半導體氮化物、半導體 氮氧化物、FSG、低介電常數之介電材料、及/或上述之組合。在多種實施例中，介電材料902之沉積方法為HDP-CVD、次壓CVD(SACVD)、高深寬比製程(HARP)、及/或旋轉塗佈製程。在一實施例中，CVD製程用以沉積可流動的介電材料，其包含介電材料902與溶劑的液態或半液態。硬化製程可用以去除溶劑，並保留固態的介電材料902。
在沉積介電材料902後，可進行化學機械研磨(CMP)製程。硬遮罩層306可作為CMP製程的研磨停止層，以避免研磨第二半導體層304。在一實施例中，CMP製程完全移除硬遮罩層306。在另一實施例中，CMP製程後仍保留部份硬遮罩層306。
如第2圖之步驟214與第10圖所示，使介電材902凹陷以露出第二半導體層304，並形成鰭狀結構104或隆起的主動區。藉由埋置隔離層118與隔離結構116(如STI)，鰭狀的主動區彼此電性隔離，並與基板102電性隔離。在此實施例中，介電材料902凹陷後將完全露出半導體層304。上述步驟至少露出部份的半導體層120，使後續的氧化製程得以讓通道區112中的半導體層120氧化。在此實施例中，使介電層902凹陷的步驟將持續到介電層902之上表面低於半導體層120之上表面，以露出至少部份的半導體層120。使介電層902凹陷的方法可為任何合適的蝕刻技術，比如乾蝕刻、濕蝕刻、RIE、及/或其他蝕刻方法。在一實施例中，可採用非等向蝕刻以選擇性移除介電層902，而不蝕刻第二半導體層304。
如第17圖之步驟216與第11圖所示，形成保護結構 如虛置閘極1102於通道區112上。形成虛置閘極1102之步驟可包括沉積虛置閘極1102之材料，以及微影圖案化層狀物。上述虛置閘極1102之材料包含多晶矽或其他合適材料。閘極硬遮罩層1104可形成於虛置閘極1102上。閘極硬遮罩層1104可為任何合適材料，比如氧化矽、氮化矽、碳化矽、氮氧化矽、其他合適材料、及/或上述之組合。虛置閘極1102的形成方法包含沉積閘極材料層與圖案化閘極材料層。在某些實施例中，上述圖案化步驟包含形成圖案化光阻層、以圖案化光阻層作為蝕刻遮罩以蝕刻硬遮罩層、以及以圖案化之硬遮罩層作為蝕刻遮罩蝕刻閘極材料層。
在某些實施例中，閘極間隔物1106或側壁間隔物係形成於虛置閘極1102的側壁上。閘極間隔物1106可補償後續形成之源極/汲極結構，亦可設計或改良源極/汲極結構(接點)的形狀。閘極間隔物1106可包含任何合適的介電材料，比如半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他合適材料、及/或上述之組合。閘極間隔物1106之形成方法可為沉積與非等向蝕刻如乾蝕刻。
如第17圖之步驟218與第11圖所示，形成硬遮罩1108於鰭狀結構104上。硬遮罩1108可作為引導結構，使後續形成的源極/汲極結構其磊晶成長步驟得以對準。硬遮罩1108形成於鰭狀結構104的表面(比如鰭狀結構1104的上表面與側壁表面)上。硬遮罩1108可為任何合適介電材料比如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、上述之組合、及/或其他合適材料。舉例來說，硬遮罩1108包含氮 化矽。在多種實施例中，硬遮罩1108的形成方法可為下述製程之一或多者：熱成長、ALD、CVD、HDP-CVD、PVD、及/或其他合適沉積製程。
如第17圖之步驟220、第12A圖、與第12B圖所示，蝕刻源極/汲極區110中的硬遮罩1108。第12A圖為透視圖，而第12B圖係沿著第12A圖中一鰭狀主動區(如切線1202)之工件100的剖視圖。上述蝕刻製程保留的部份第一半導體層302，可作為後續磊晶成長製程的晶種層。上述保留的部份第一半導體層302亦為第1圖中的半導體層120。在多種實施例中，蝕刻後保留的半導體層120其厚度介於約3nm至約10nm之間。上述製程亦保留部份的硬遮罩1108延伸於半導體層120的上表面上，其可控制與對準源極/汲極結構的磊晶成長。上述蝕刻製程可為單一蝕刻製程或採用多種蝕刻品的多重蝕刻製程。在一實施例中，非等向蝕刻技術(如非等向乾蝕刻技術)可用以蝕刻硬遮罩1108的水平表面。在另一實施例中，蝕刻包含多重蝕刻步驟，其更包含非等向蝕刻步驟以移除半導體層120上的硬遮罩1108之頂部，以及選擇性蝕刻步驟(如濕蝕刻)以選擇性移除第二半導體層304。上述蝕刻製程可移除部份的半導體層120。
在第12B圖中，位於虛置閘極1102下的第二半導體層304對應通道區112。在某些實施例中，通道區112係未掺雜如上述。上述結構可減少通道缺陷、增加載子移動率、以及增進裝置效能。
如第17圖之步驟222、第13A圖、與第13B圖所示，隆起的源極/汲極區110係形成於半導體層120上。虛置閘極 1102及/或閘極間隔物1106將源極/汲極結構限制於源極/汲極區110，且硬遮罩1108將源極/汲極結構水平地限制於源極/汲極區110中。在多種實施例中，源極/汲極區110係由一或多道磊晶製程形成，使矽結構、矽鍺結構、碳化矽結構、及/或其他合適結構以結晶態成長於鰭狀結構104上。合適的磊晶製程包含CVD沉積技術如氣相磊晶(VPE)及/或高真空CVD(UHV-CVD)、原子束磊晶、及/或其他合適製程。磊晶製程可採用氣相及/或液相的前驅物，其可與鰭狀結構104的組成作用。
在磊晶製程中，可臨場掺雜源極/汲極區110，且掺質包含p型掺質如硼或BF2，n型掺質如磷或砷、及/或包含上述組合之其他合適掺質。若未臨場掺雜源極/汲極區110，可採用佈植製程(如接點佈植製程)掺雜源極/汲極區110。在一實施例中，NMOS的源極/汲極區110包含SiCP或SiP，而PMOS的源極/汲極區110包含GeSnB及/或SiGeSnB(錫可調整晶格常數)。一或多道回火製程可活化源極/汲極區。適當的回火製程包含快速熱回火(RTA)及/或雷射回火製程。
如第2圖之步驟224、第14A圖、與第14B圖所示，形成ILD(層間介電層)1402於源極/汲極區110上。ILD 1402可包圍虛置閘極1102及/或閘極間隔物1106，當虛置閘極1102及/或閘極間隔物1106被移除時可形成空洞，以利形成置換的閘極堆疊114於空洞中。綜上所述，此實施例在沉積ILD 1402後移除虛置閘極1102，如第14A圖所示。ILD 1402亦可為電性連接工件之裝置的電性內連線結構之一部份。在此實施例中，ILD 1402作為支撐與隔離導線的絕緣層。ILD 1402可為任何合適的介電材料，比如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、其他合適材料、及/或上述之組合。在某些實施例中，ILD 1402的形成方法可為沉積與CMP。
如第17圖之步驟226、第14A圖、與第14B圖所示，移除虛置閘極1102以形成閘極溝槽1404。在某些實施例中，虛置閘極1102的移除方法可為濕蝕刻，以選擇性移除虛置閘極1102。上述蝕刻可為多重蝕刻步驟以分別對應虛置閘極中的不同層。
如第17圖之步驟228、第15A圖、與第15B圖所示，氧化閘極溝槽1404中的半導體層120，以完全隔離鰭狀結構104與基板102。在此實施例中，由於先使隔離結構116(如STI)凹陷以露出半導體層120，因此移除虛置閘極後將露出通道區112中的半導體層120。
通道區112中的半導體層120將完全氧化並轉換成部份的埋置隔離層118，以電性隔離鰭狀主動區與基板102。此氧化步驟為選擇性氧化製程，只氧化第一半導體層302的第一半導體材料，而不氧化基板102的半導體材料(不同於第一半導體材料)。
上述形成之埋置隔離層118可完全隔離鰭狀結構104與基板102，可有效減少(或消除)反擊穿效應、減少漏電流、與增加裝置效能。半導體層120露出的半導體材料之氧化製程可為任何合適的氧化製程。在此實施例中，半導體層120之半導體材料為矽鍺，而基板102與第二半導體層304之半導體材料 為矽。上述氧化製程可選擇性氧化矽鍺。其他實施例可採用濕氧化製程，因其傾向選擇性氧化半導體層120中的鍺，而不氧化基板102及/或第二半導體層304中的矽。舉例來說，可在1大氣壓下將基板102加熱並維持於400℃至600℃之間，並施加純水(蒸氣)至基板102。上述製程可歷時約30分鐘至約1小時。上述氧化技術可形成矽鍺氧化物的埋置隔離層118，以分隔鰭狀結構104與基板102。
如第17圖之步驟230、第16A圖、與第16B圖所示，形成閘極堆疊114於工件100上。第16A圖為透視圖，而第16B圖、第16C圖、與第16D圖分別為沿著工件100之切線AA’、BB’、與CC’的剖視圖。閘極堆疊114係形成於工件100上並包覆鰭狀結構104的通道區112。閘極堆疊114形成於閘極溝槽1404中的方法可包括沉積與CMP。雖然本技術領域中具有通常知識者應理解閘極堆疊114可為任何合適的閘極結構，但本發明一實施例中的閘極堆疊114為高介電常數之金屬閘極，其包含的閘極介電層1602與閘極層1604可各自包含多個子層。
在一實施例中，閘極介電層1602可為界面層，其沉積方法可為合適的方法如ALD、CVD、臭氧氧化法、或類似方法。上述界面層可為氧化矽、氧化鉿矽、氮化矽、氮氧化矽、及/或其他合適材料。在某些實施例中，閘極介電層1602包含沉積於界面層上的高介電常數之介電層，其形成方法可為合適技術如ALD、CVD、有機金屬CVD(MOCVD)、PVD、熱氧化法、上述之組合、及/或其他合適技術。高介電常數之介電層可為氧化鑭、氧化鋁、氧化鋯、氧化鈦、氧化鉭、氧化釔、氧化鍶 鈦(STO)、氧化鋇鈦(BTO)、氧化鋇鋯、氧化鉿鋯、氧化鉿鑭、氧化鉿矽、氧化鑭矽、氧化鋁矽、氧化鉿鉭、氧化鉿鈦、氧化(鋇,鍶)鈦(BST)、氮化矽、氮氧化矽、或其他合適材料。
接著形成的閘極層1604其形成方法可為ALD、PVD、CVD、或其他合適製程，且閘極層1604可為單層或多層結構，比如金屬層、襯墊層、濕潤層、及/或黏著層。閘極層1604可包含鈦、銀、鋁、氮化鈦鋁、碳化鉭、氮碳化鉭、氮化鉭矽、錳、鋯、氮化鈦、氮化鉭、釕、鉬、氮化鎢、銅、鎢、或任何其他合適材料。在某些實施例中，NMOS與PMOS裝置可各自採用不同的閘極材料。接著可進行CMP製程使閘極堆疊114具有實質上平坦的上表面。在形成閘極堆疊114後，可對工件100進行後續製程，比如形成接點及後續製作內連線結構。
通道區112對應第二半導體層304之厚度Tf，指的是通道區中鰭狀物的垂直厚度。在某些實施例中，鰭狀物的厚度Tf介於約10nm至約40nm之間。如第16B圖所示，埋置隔離層118為連續結構，以隔離基板102與通道區112(及源極/汲極區112)。埋置隔離層118在通道區112之厚度，不同於埋置隔離層118在源極/汲極區之厚度。特別的是，埋置隔離層118在通道區112具有第一厚度T1，且在源極/汲極區具有第二厚度T2，其中第一厚度T1大於第二厚度T2。第一厚度T1與第一半導體層302之厚度有關，可由對應沉積製程調整。在某些實施例中，第一厚度T1與第二厚度的差距，大於源極/汲極區中半導體層120的厚度。在某些實施例中，源極/汲極區中的半導體層120其厚度介於約3nm至約15nm之間。在某些實施例中，第二襯墊 802之厚度介於約20Å至約60Å之間，如第16C圖所示。在其他實施例中，第二襯墊802可包含氮化矽、氮氧化矽、氧化鋁、或上述之組合。
本發明提供之技術可形成FinFET，其下方可為埋置隔離層以降低擊穿效應。埋置隔離層的形成方法為雙重選擇性氧化製程，因此具有兩種不同厚度。通道區為非掺雜的通道區，其具有較少缺陷。如此一來，可增加載子移動率與改善裝置效能。在某些實施例中，埋置隔離層包含矽鍺氧化物。其他實施例在不偏離本發明之精神與範疇的前提下可隨意變化。埋置隔離層可電性隔離基板與通道區(及源極/汲極區)，進而降低(或消除)漏電流與擊穿效應。
如此一來，本發明之某些實施例提供半導體結構。半導體結構包括鰭狀結構形成於基板上；閘極堆疊形成於鰭狀結構上；源極/汲極區位於基板上且位於閘極堆疊的相反兩側上；通道區定義於鰭狀結構中及閘極堆疊下，其中通道區係未掺雜；以及埋置隔離層，於垂直方向位於通道區與基板之間，其中埋置隔離層包含半導體化合物氧化物。
本發明某些實施例亦提供半導體結構。半導體結構包括：鰭狀結構形成於基板上；閘極堆疊形成於鰭狀結構上；源極/汲極區位於基板上與閘極堆疊的相反兩側上；通道區定義於鰭狀結構中與閘極堆疊下；以及半導體化合物的氧化物之埋置隔離層，垂直地位於通道區與基板之間且延伸至源極/汲極區，其中埋置隔離層在通道區中具有第一厚度，在源極/汲極區中具有第二厚度，且第二厚度小於第一厚度。
本發明某些實施例提供製作非平面電路裝置的方法，包括：接收基板，基板具有第一半導體材料的第一半導體層，以及第二半導體材料的第二半導體層於第一半導體層上，其中第二半導體材料與第一半導體材料的組成不同；圖案化第一半導體層與第二半導體層，以形成鰭狀結構於第二半導體層中；對第一半導體層進行第一選擇性氧化製程，以氧化第一半導體層的底部；形成虛置閘極於鰭狀結構的通道區上；移除虛置閘極，以形成閘極溝槽；以及對第一半導體層進行第二選擇性氧化製程，以氧化閘極溝槽中的第一半導體層的頂部。
雖然本發明已以數個實施例揭露如上，然其並非用以限定本發明，任何本技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧工件
102‧‧‧基板
104‧‧‧鰭狀結構
106‧‧‧NMOS FinFET
108‧‧‧PMOS FinFET
110‧‧‧源極/汲極區
112‧‧‧通道區
114‧‧‧閘極堆疊
116‧‧‧隔離結構
118‧‧‧埋置隔離層
120‧‧‧半導體層
122、124‧‧‧平面

Claims (11)

  1. 一種半導體裝置，包括：一鰭狀結構，形成於一基板上；一閘極堆疊，形成於該鰭狀結構上；源極/汲極區，位於該基板上且位於該閘極堆疊的相反兩側上；一通道區，定義於該鰭狀結構中及該閘極堆疊下，其中該通道區係未掺雜；以及一埋置隔離層，於垂直方向位於該通道區與該基板之間；其中該埋置隔離層包含一半導體化合物氧化物，其中該埋置隔離層在該通道區中具有一第一厚度，在延伸至該源極/汲極區處具有一第二厚度，且該第二厚度小於該第一厚度。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括一半導體材料層位於該源極/汲極區中的該埋置隔離層上。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該埋置隔離層包括一矽鍺氧化物；該基板為矽基板；該半導體材料層包括矽鍺；以及該通道層包括矽。
  4. 如申請專利範圍第2項所述之半導體裝置，其中該第一厚度與該第二厚度的差距，大於該半導體材料層的厚度。
  5. 一種半導體裝置，包括：一鰭狀結構，形成於一基板上；一閘極堆疊，形成於該鰭狀結構上； 源極/汲極區，位於該基板上與該閘極堆疊的相反兩側上；一通道區，定義於該鰭狀結構中與該閘極堆疊下；半導體化合物的氧化物之一埋置隔離層，垂直地位於該通道區與該基板之間且延伸至該源極/汲極區，其中該埋置隔離層在該通道區中具有一第一厚度，在該源極/汲極區中具有一第二厚度，且該第二厚度小於該第一厚度；以及一半導體化合物層垂直地位於該源極/汲極區與該埋置隔離層之間，其中該埋置隔離層包括一矽鍺氧化物，且該半導體化合物層包括矽鍺，且該通道區係未掺雜的矽通道區。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該埋置隔離層係設置以完全電性隔離該通道區與該基板；以及其中該基板為矽基板。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該第一厚度與該第二厚度的差距，大於該半導體化合物層的厚度。
  8. 一種製作非平面電路裝置的方法，包括：接收一基板，該基板具有一第一半導體材料的一第一半導體層，以及一第二半導體材料的一第二半導體層於該第一半導體層上，其中該第二半導體材料與該第一半導體材料的組成不同；圖案化該第一半導體層與該第二半導體層，以形成一鰭狀結構於該第二半導體層中；對該第一半導體層進行一第一選擇性氧化製程，以氧化該第一半導體層的底部； 形成一虛置閘極於該鰭狀結構的一通道區上；移除該虛置閘極，以形成一閘極溝槽；以及對該第一半導體層進行一第二選擇性氧化製程，以氧化該閘極溝槽中的該第一半導體層的頂部作為一埋置隔離層，該埋置隔離層垂直地位於該通道區與該基板之間且延伸至一源極/汲極區，其中該埋置隔離層在該通道區中具有一第一厚度，在該源極/汲極區中具有一第二厚度，且該第二厚度小於該第一厚度。
  9. 如申請專利範圍第8項所述之製作非平面電路裝置的方法，更包括：在形成該虛置閘極後，使一源極/汲極區中的該鰭狀結構凹陷；以及在移除該虛置閘極前，先磊晶成長一源極/汲極結構於該源極/汲極區中。
  10. 如申請專利範圍第8項所述之製作非平面電路裝置的方法，其中該第一半導體材料包括矽鍺，而該第二半導體材料包括矽。
  11. 如申請專利範圍第8項所述之製作非平面電路裝置的方法，其中該第一選擇性氧化製程與該第二選擇性氧化製程各自選擇性地氧化該第一半導體材料，且未氧化該第二半導體材料。
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