KR20190088450A - 게이트 구조를 가진 집적회로 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 구조를 제공한다. 반도체 구조는 기판 상의 핀 구조와; 상기 핀 구조 상에 형성된 제1 게이트 스택 및 제2 게이트 스택과; 상기 제1 및 제2 게이트 스택 상에 배치되고, 상기 제1 게이트 스택의 측벽에 제1 두께로 배치된 제1 부분 및 상기 제2 게이트 스택의 측벽에 상기 제1 두께보다 더 큰 제2 두께로 배치된 제2 부분을 포함한 유전체 재료 층과; 상기 유전체 재료 층의 상기 제1 부분 상에 배치된 제1 게이트 스페이서와; 상기 유전체 재료 층의 상기 제2 부분 상에 배치된 제2 게이트 스페이서를 포함한다.

Description

게이트 구조를 가진 집적회로 및 그 제조 방법{INTEGRATED CIRCUIT WITH A GATE STRUCTURE AND METHOD MAKING THE SAME}
본 개시는 게이트 구조를 가진 집적회로 및 그 제조 방법에 관한 것이다.
반도체 집적회로(IC) 산업은 기하급수적 성장을 하여왔다. IC 재료 및 설계의 기술적 진보는 IC의 세대를 만들었고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정에서, 기능 밀도(즉, 칩 면적당 상호 접속된 소자의 수)는 일반적으로 증가하였지만, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이러한 소형화 공정은 일반적으로 생산 효율 증가 및 관련 비용 저감에 의해 이익을 제공한다. 그러한 소형화는 IC의 처리 및 제조의 복잡도를 또한 증가시켰고, 이러한 진보를 실현시키기 위해 IC 처리 및 제조에 있어서 유사한 개발이 필요하다. 예를 들면, 핀(fin)형 전계효과 트랜지스터(FinFET, 핀펫)와 같은 3차원 트랜지스터가 평면 트랜지스터를 교체하기 위해 도입되었다. 핀펫은 게이트로 돌출되는 전형적인 평면형 디바이스로서 생각할 수 있다. 전형적인 핀펫은 기판으로부터 위로 연장하는 얇은 "핀"(또는 핀 구조)과 함께 제조된다. FET의 채널은 이 수직 핀 내에 형성되고, 게이트는 핀의 채널 영역 위에 제공된다(예를 들면, 감싼다). 핀 주위에서 게이트를 감싸면 채널 영역과 게이트 사이의 접촉 면적을 증가시키고 게이트가 복수의 측면으로부터 채널을 제어할 수 있게 한다. 이것은 다수의 방법으로 레버리지될 수 있고, 일부 응용에서 핀펫은 감소된 단채널 효과, 감소된 누설 및 더 높은 전류 흐름을 제공한다. 다시 말해서, 핀펫은 평면형 디바이스보다 더 고속이고 더 작으며 더 효율적일 수 있다.
그러나 핀펫 및 다른 비평면형 디바이스에 고유한 복잡성 때문에, 그리고 진보형 기술 모드에서의 높은 패턴 밀도 때문에, 평면 트랜지스터를 제조할 때 사용하는 다수의 기술들은 비평면형 디바이스를 제조하는데 잘 맞지 않는다. 단순한 일예로서, 반도체 기판 위에 게이트 스택을 형성하는 종래의 기술은 바람직하지 않은 달라붙음(sticking) 문제를 발생할 수 있다. 진보형 기술 모드에서, 트랜지스터 게이트의 높이는 매우 높아야 한다. 예를 들면, 게이트 길이가 20nm 미만일 때, 게이트 폭에 대한 게이트 높이로서 규정되는 게이트 종횡비는 15 이상일 수 있다. 높은 게이트 종횡비는 특히 습식 에칭 및 클리닝과 같은 각종 공정 중에 인접 게이트들이 함께 달라붙게 할 수 있다. 응력 관리 기술에 의한 처리 공정과 같은 기존의 방법들은 예를 들면 17 이상의 높은 게이트 종횡비를 가진 제품에 효과적으로 작용하지 않는다.
그러므로 기존의 제조 기술은 일반적으로 평면형 디바이스에 적당하였지만, 점점 증가하는 설계 필요조건에 계속하여 부합하기 위하여 추가의 진보가 필요하다.
따라서, 본 발명은 일부 실시형태에 따른 반도체 구조를 제공한다. 반도체 구조는, 기판 상의 핀 구조; 상기 핀 구조 상에 형성된 제1 게이트 스택 및 제2 게이트 스택; 상기 제1 및 제2 게이트 스택 상에 배치되고, 상기 제1 게이트 스택의 측벽에 제1 두께로 배치된 제1 부분 및 상기 제2 게이트 스택의 측벽에 상기 제1 두께보다 더 큰 제2 두께로 배치된 제2 부분을 포함한 유전체 재료 층; 상기 유전체 재료 층의 상기 제1 부분 상에 배치된 제1 게이트 스페이서; 및 상기 유전체 재료 층의 상기 제2 부분 상에 배치된 제2 게이트 스페이서를 포함한다.
본 발명은 일부 다른 실시형태에 따른 반도체 구조를 또한 제공한다. 반도체 구조는, 기판 상에 형성된 제1 게이트 스택 및 제2 게이트 스택; 상기 제1 및 제2 게이트 스택 상에 배치되고, 상기 제1 게이트 스택의 측벽에 제1 두께로 배치된 제1 부분 및 상기 제2 게이트 스택의 측벽에 상기 제1 두께보다 더 큰 제2 두께로 배치된 제2 부분을 포함한 유전체 재료 층; 상기 유전체 재료 층의 상기 제1 부분 상에 배치된 제1 게이트 스페이서; 및 상기 유전체 재료 층의 상기 제2 부분 상에 배치된 제2 게이트 스페이서를 포함한다.
본 발명은 일부 다른 실시형태에 따른 반도체 구조를 또한 제공한다. 반도체 구조는, 제1 핀 구조 상에 배치된 제1 전계효과 트랜지스터(FET); 및 제2 핀 구조 상에 배치된 제2 FET를 포함하고, 상기 제1 FET는 제1 게이트 스택, 상기 제1 게이트 스택의 양측에 배치된 제1 소스/드레인 피처, 상기 제1 게이트 스택의 측벽에 배치된 제1 게이트 스페이서, 및 상기 제1 게이트 스페이서와 상기 제1 게이트 스택의 측벽 사이에 개재된 제1 유전체 재료 층을 포함하고, 상기 제2 FET는 제2 게이트 스택, 상기 제2 게이트 스택의 양측에 배치된 제2 소스/드레인 피처, 상기 제2 게이트 스택의 측벽에 배치된 제2 게이트 스페이서, 및 상기 제2 게이트 스페이서와 상기 제2 게이트 스택의 측벽 사이에 개재된 제2 유전체 재료 층을 포함한다. 상기 제1 유전체 재료 층은 제1 두께(T1)를 갖고, 상기 제2 유전체 재료 층은 상기 제1 두께보다 더 큰 제2 두께(T2)를 갖는다.
반도체 구조는, 기판 상에 배치된 제1 전계효과 트랜지스터(FET); 및 기판 상에 배치된 제2 FET를 포함하고, 상기 제1 FET는 제1 게이트 스택, 상기 제1 게이트 스택의 양측에 배치된 제1 소스/드레인 피처, 상기 제1 게이트 스택의 측벽에 배치된 제1 게이트 스페이서, 및 상기 제1 게이트 스페이서와 상기 제1 게이트 스택의 측벽 사이에 개재된 제1 유전체 재료 층을 포함하고, 상기 제2 FET는 제2 게이트 스택, 상기 제2 게이트 스택의 양측에 배치된 제2 소스/드레인 피처, 상기 제2 게이트 스택의 측벽에 배치된 제2 게이트 스페이서, 및 상기 제2 게이트 스페이서와 상기 제2 게이트 스택의 측벽 사이에 개재된 제2 유전체 재료 층을 포함한다. 상기 제1 유전체 재료 층은 제1 두께(T1)를 갖고, 상기 제2 유전체 재료 층은 상기 제1 두께보다 더 큰 제2 두께(T2)를 갖는다.
본 발명은 반도체 구조를 제조하는 방법을 제공한다. 이 방법은, 반도체 기판 상에 더미 게이트를 형성하는 단계; 상기 반도체 기판 상에 층간 유전체 층(ILD)을 형성하는 단계; 상기 ILD에 게이트 트렌치를 형성하도록 상기 더미 게이트를 제거하는 단계; 유전체 재료 층이 상기 게이트 트렌치의 측벽에 배치되고 상기 게이트 트렌치의 바닥 표면에는 존재하지 않도록 상기 게이트 트렌치 내에 유전체 재료 층을 형성하는 단계; 및 금속 게이트가 상기 유전체 재료 층의 두께만큼 상기 더미 게이트의 대응하는 치수보다 더 작은 치수에 걸치도록 상기 게이트 트렌치 내 금속 게이트를 형성하는 단계를 포함한다.
각종 실시형태에서, 상기 방법은 제2 화학물질 도포 후에 린싱 공정을 수행하는 단계와 질소 분위기에서 건조 공정을 수행하는 단계를 또한 포함할 수 있다. 상기 린싱 공정은 톨루엔, 아세톤 및 클로로포름으로 순차적으로 린싱하는 단계를 포함한다. 상기 방법은 상기 성막 공정 후에 상기 제1 재료 층으로부터 탄소 함유 친수성 표면을 선택적으로 제거하기 위해 에칭 공정을 적용하는 단계를 또한 포함할 수 있다. 이 방법에서, 상기 제1 재료 층은 실리콘 산화물 층이고, 상기 제2 재료 층은 일부 예에 따라서 실리콘 층과 실리콘 질화물 층 중의 하나이다.
본 발명의 각종 양태는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관행에 따라서, 각종 피처는 정확한 축척으로 작도되지 않았다는 점에 주목해야 한다. 사실, 각종 피처들의 치수는 설명을 명확히 하기 위해 임의로 증대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따라 구성된 반도체 구조의 사시도이다.
도 2는 일부 실시형태에 따른 집적회로 제조 방법의 흐름도이다.
도 3 내지 도 11은 일부 실시형태에 따라 구성된, 각종 제조 단계에서 반도체 구조의 사시도이다.
도 12a 및 도 12b는 일부 실시형태에 따라 구성된, 일 제조 단계에서 반도체 구조의 사시도이다.
도 12c 및 도 12d는 일부 실시형태에 따라 구성된, 도 12a 및 도 12b에서의 반도체 구조의 단면도이다.
도 13은 일부 실시형태에 따른 집적회로 제조 방법의 흐름도이다.
도 14a 및 도 14b는 일부 실시형태에 따라 구성된, 일 제조 단계에서 반도체 구조의 사시도이다.
도 14c 및 도 14d는 일부 실시형태에 따라 구성된, 도 14a 및 도 14b에서의 반도체 구조의 단면도이다.
도 15a 및 도 15b는 일부 실시형태에 따라 구성된, 일 제조 단계에서 반도체 구조의 사시도이다.
도 15c 및 도 15d는 일부 실시형태에 따라 구성된, 도 15a 및 도 15b에서의 반도체 구조의 단면도이다.
도 16은 일부 실시형태에 따라 구성된, 도 1에서의 반도체 구조의 단면도이다.
도 17은 일부 실시형태에 따라 구성된, 도 16에서의 반도체 구조의 게이트 전극의 단면도이다.
본 발명은 일반적으로 IC 디바이스 제조에 관한 것으로, 특히 핀펫이 위에 형성되는 기판으로부터 상기 핀펫을 격리시키는 절연층, 및 상기 절연층에 의해 발생된 채널 스트레인(strain)을 핀펫의 채널 유형에 맞게 동조시키는 것에 관한 것이다.
이하의 설명은 본 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2의 피처 위에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 피처와 제2 피처가 직접 접촉되지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 피처들에 대한 하나의 요소 또는 피처의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 소자의 다른 방위를 포함하는 것으로 의도된다. 예를 들어서 만일 도면 내의 디바이스를 뒤집으면, 다른 요소 또는 피처들 "하"에 또는 "아래"에 있는 것으로 설명한 요소들은 다른 요소 또는 피처들 "위"에 있는 것으로 방위될 것이다. 따라서 예시적인 용어 "하"는 위 및 아래의 방위 둘 다를 포함할 수 있다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
본 발명은, 비제한적으로, 핀(fin)형 전계효과 트랜지스터(FinFET, 핀펫) 디바이스에 관련된다. 핀펫 디바이스는, 예를 들면, P형 금속 산화물 반도체(PMOS) 핀펫 디바이스 및 N형 금속 산화물 반도체(NMOS) 핀펫 디바이스를 포함한 상보형 금속 산화물 반도체(CMOS) 디바이스일 수 있다. 이하의 설명에서는 본 발명의 각종 실시형태를 설명하기 위해 핀펫 예를 이용할 것이다. 그러나 본 출원은 특별히 청구된 것을 제외하고 특정 유형의 디바이스로 제한되지 않는다는 점을 이해하여야 한다.
도 1은 본 발명의 각종 양태에 따른 워크피스(100)의 일부의 사시도이다. 도 1은 명확성을 위해서 및 본 발명의 개념을 더 잘 설명하기 위해서 단순화되었다. 추가의 특징들이 워크피스(100)에 통합될 수 있고, 뒤에서 설명하는 일부 특징들은 워크피스(100)의 다른 실시형태에서 교체되거나 제거될 수 있다.
워크피스(100)는 기판(102)을 포함한다. 기판(102)은 벌크 실리콘 기판을 포함한다. 대안적으로, 기판(102)은 결정 구조의 실리콘 또는 게르마늄과 같은 원소 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨비소, 인화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 가능한 기판(102)은 SOI(silicon-on-insulator) 기판을 또한 포함한다. SOI 기판은 산소 주입에 의한 분리(separation by implantation of oxygen, SIMOX), 웨이퍼 접합 및/또는 다른 적당한 방법을 이용하여 제조된다. 기판(102)은 얕은 트렌치 아이솔레이션(STI) 피처(116)와 같은 각종 아이솔레이션 피처 및 STI 피처(116)에 의해 규정되는 활성 영역(104)을 또한 포함한다.
일부 실시형태에서, 활성 영역(104)은 핀 구조와 같은 비평면 구조에서 상기 아이솔레이션 피처(116) 위로 연장된다. 핀 구조는 STI 피처에 의해 분리된 하나 이상의 상승된 활성 영역(또는 핀 활성 영역)을 갖는다. 비록 예시된 실시형태가 핀 구조를 포함하지만, 다른 실시형태는 기판(102) 위에 형성된 다른 상승된 능동 소자 및 수동 소자를 포함한다.
워크피스(100)는 n-채널 전계효과 트랜지스터(nFET) 및 p-채널 전계효과 트랜지스터(pFET)와 같은 FET를 포함한다. 활성 영역이 핀 구조 내에서 규정되는 일부 예에서, 워크피스(100)는 예시적인 n-채널 핀펫 및 p-채널 핀펫과 같은 핀펫들을 포함한다.
본 실시형태에서, 워크피스(100)는 코어 디바이스로서 설계된 하나(또는 그 이상)의 제1 FET(106) 및 입력/출력(I/O) 디바이스로서 설계된 하나(또는 그 이상)의 제2 FET(108)를 포함한다. 이 디바이스들은 다르게 설계되고, 상세한 설명을 통해 설명되는 본 발명의 방법에 의해 형성된다. 그 다음에, 각각의 FET(106, 108)는 각종의 도핑된 반도체 물질을 포함할 수 있는 한 쌍의 마주보는 소스/드레인 피처(또는 소스/드레인 영역)(110) 및 상기 소스/드레인 영역(110) 사이에 배치된 채널 영역(112)을 포함할 수 있다. 채널 영역(112)을 통과하는 캐리어(n-채널 디바이스인 경우 전자 및 p-채널 디바이스인 경우 정공)의 흐름은 채널 영역(112)에 인접한(및 활성 영역이 핀 구조 내에 규정된 경우 채널 영역(112)을 감싸는) 게이트 스택(114)(예를 들면, 114A, 114B)에 인가된 전압에 의해 제어된다. 게이트 스택(114)은 하부의 채널 영역(112)을 잘 보이게 하기 위해 반투명으로 도시되어 있다.
일부 실시형태에서, 활성 영역은 핀 구조 내에 규정되고, 채널 영역(112)은 STI 피처(116) 위로 상승한다. 상승된 채널 영역(112)은 필적하는 평면형 디바이스보다 게이트 스택(114) 부근에서 더 큰 표면적을 제공한다. 이것은 게이트 스택(114)과 채널 영역(112) 사이의 전자계 상호작용을 강화하여 소형 디바이스와 연관된 역치 전압, 누설 및 단채널 효과를 감소시킬 수 있다. 따라서 많은 실시형태에서, 핀펫 및 다른 비평면형 디바이스들은 그들의 평면형 대응물보다 다 작은 풋프린트로 더 좋은 성능을 제공한다.
각종 실시형태에서, 본 발명의 방법 및 구조는 대응하는 게이트 유전체 층 및 게이트 측벽 유전체 재료 층을 포함한 다른 구조, 예를 들면 다른 두께를 가진 FET(106, 108)를 제공한다. 본 실시형태에서, 기판(102)의 반도체 물질은 실리콘을 포함하고 스트레인 효과 또는 다른 성능 강화를 위해 실리콘 게르마늄(SiGe)과 같은 다른 반도체 물질을 또한 포함할 수 있다. 활성 영역(104)은 X 방향으로 지향된 긴 형상을 갖고, 게이트 스택(114)은 Y 방향으로 지향된 긴 형상을 갖는다. X 방향과 Y 방향은 서로 직각이다.
일부 실시형태에서, 본 발명의 구조 및 방법은 도핑되지 않고 더 높은 캐리어 이동도 및 더 향상된 디바이스 성능, 예를 들면 증대된 디바이스 속도를 가진 채널 영역(112)을 제공할 수 있다. 일부 다른 실시형태에서, 채널 영역(112)은 대안적으로 적당한 유형의 도펀트로 도핑될 수 있다.
이제, FET 디바이스(예를 들면, 106, 108)를 가진 워크피스(100)를 형성하는 예시적인 방법을 도 2 내지 17을 참조하면서 설명한다. 도 2는 본 발명의 각종 양태에 따른, 워크피스(100)에서 FET 디바이스를 제조하는 방법(200)의 흐름도이다. 이하의 도면들은 워크피스(100)의 사시도, 및/또는 FET 디바이스의 채널 영역(112)을 통해서(예를 들면, 평면 122, 124 또는 126을 따라서) 또는 소스/드레인 영역(110)을 통해서(예를 들면, 평면 128 또는 130을 따라서) 취한 단면도를 인용한다.
방법(200) 및 워크피스(100)의 구조는 본 발명의 각종 양태에 따라 종합적으로 설명된다. 추가의 단계들이 방법(200)의 전, 중 및 후에 제공될 수 있다는 점 및 여기에서 설명하는 일부 단계들이 방법의 다른 실시형태에서는 교체되거나 제거될 수 있다는 점을 이해하여야 한다. 이하의 설명에서, 활성 영역은 종합적으로 핀 구조(104)라고 또한 부른다. 그러나 활성 영역은 핀 구조 내의 핀 활성 영역으로 제한되지 않는다.
먼저 도 2의 블록 202 및 도 3을 참조하면, 실리콘 기판과 같은 기판(102)을 포함한 워크피스(100)가 수납된다. 기판(102)은 대안적으로 또는 추가적으로 원소 반도체, 화합물 반도체 또는 이들의 조합을 포함할 수 있다. 기판(102)은 또한 SOI 기판을 포함할 수 있다.
각종의 도핑 공정이 이온 주입과 같은 적당한 방법을 통해 기판(102)에 적용될 수 있다. 본 실시형태에서는 이온 주입을 통해 기판의 각 영역에 적당한 도펀트를 도입하기 위해 안티 펀치 쓰루(anti-punch-through, APT) 공정이 기판(102)에 적용된다. APT 공정은 nFET를 위한 영역들을 규정하는 개공들을 가진 하드 마스크를 형성하는 단계와; nFET 영역에 이온 주입을 수행하는 단계와; 상기 하드 마스크를 제거하는 단계를 포함하고, pFET를 위한 상기와 유사한 단계들을 포함할 수 있다.
수납된 워크피스(100)는 그 위에 형성된 하나 이상의 층을 가질 수 있다. 도 4에 도시된 일 실시형태에서, 기판(102)은 실리콘 웨이퍼와 같은 벌크 실리콘 위에 에피택셜적으로 성장된 실리콘과 같은 반도체 층(402)을 포함한다. 다른 예시적인 실시형태에 있어서, 기판(102)은 벌크 실리콘 위에 형성된 제1 반도체 층과 상기 제1 반도체 층 위에 형성된 제2 반도체 층을 포함한다. 제1 반도체 층은 제1 반도체 물질(예를 들면, SiGe)을 포함하고 제2 반도체 층은 제1 반도체 층과 다른 제2 반도체 물질(예를 들면, Si)을 포함한다. 제1 및 제2 반도체 층은 선택적 에피택시 성장(SEG)과 같은 적당한 기술에 의해 에피택셜적으로 성장된다. 일부 실시형태에서, 에피택시 성장을 위한 적당한 성막 공정은 원자층 성막(ALD), 화학 기상 성막(PVD) 및/또는 다른 적당한 성막 공정을 포함한다. 임의의 이러한 기술은 누진 조성(graduated composition)을 포함한 임의의 조성을 가진 반도체 층(402)을 성장시키기 위해 사용될 수 있다.
일부 실시형태에서, 반도체 층(402)은 도핑 없이 형성될 수 있고, 그래서 비도핑 반도체 층이라고도 부른다. 예를 들면, 성막 중에, 전구체는 도펀트 함유 화학물질을 포함하지 않는다. 이러한 예의 촉진을 위해, 반도체 층(402)에 대한 도입 도펀트를 제거하기 위해 추가의 이온 주입이 구현되지 않는다. 이 실시형태에서, 형성된 채널 영역은 도핑되지 않고 더 적은 결함을 갖는다.
제조를 촉진하고 반도체 층에 대한 손상을 회피하기 위해, 하나 이상의 하드 마스크 층(404)이 기판(102) 위에, 예를 들면 반도체 층(402) 위에 형성될 수 있다. 하드 마스크 층(404)은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 및/또는 반도체 탄화물과 같은 유전체를 포함하고, 예시적인 실시형태에서, 하드 마스크 층(404)은 실리콘 산화물 막과 실리콘 질화물 막을 포함한다. 하드 마스크 층(404)은 열 성장, ALD, CVD, HDP-CVD, PVD 및/또는 다른 적당한 성막 공정에 의해 형성될 수 있다.
방법(200)의 후속 작업에서 핀 구조(104)를 규정하기 위해 사용되는 포토레지스트 층(또는 레지스트)이 하드 마스크 층(404) 위에 형성될 수 있다. 예시적인 레지스트 층은 자외선(UV) 광, 심자외선(deep UV, DUV) 광 또는 극자외선(extreme UV, EUV) 광과 같은 광에 노출된 때 층이 속성 변화를 일으키게 하는 감광재를 포함한다. 이 속성 변화는 인용되는 현상 공정에 의해 레지스트 층의 노출부 또는 비노출부를 선택적으로 제거하기 위해 사용될 수 있다. 패턴화 레지스트 층을 형성하는 절차는 리소그래픽 패터닝이라고도 부른다.
일 실시형태에서, 레지스트 층은 리소그래피 공정에 의해 워크피스(100) 위에 성막된 포토레지스트 물질의 일부를 남기도록 패터닝된다. 레지스트를 패터닝한 후에, 하드 마스크 층(404)을 개구시키기 위해 워크피스(100)에서 에칭 공정이 수행되고, 이로써 패턴을 레지스트 층으로부터 하드 마스크 층(404)으로 전사한다. 나머지 레지스트 층은 하드 마스크 층(404)을 패터닝한 후에 제거될 수 있다. 예시적인 리소그래피 공정은 레지스트 층의 스핀온 코팅, 레지스트 층의 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 레지스트 층의 현상, 린싱 및 건조(예를 들면, 하드 베이킹)을 포함한다. 대안적으로, 리소그래피 공정은 마스크리스 포토리소그래피, 전자 빔 기록(writing) 및 이온 빔 기록과 같은 다른 방법에 의해 구현, 보충 또는 교체될 수 있다. 하드 마스크 층을 패터닝하기 위한 에칭 공정은 습식 에칭, 건식 에칭 또는 이들의 조합을 포함할 수 있다. 에칭 공정은 복수의 에칭 단계를 포함할 수 있다. 예를 들면, 하드 마스크 층 내의 실리콘 산화물 막은 묽은 불화수소산 용액에 의해 에칭되고 하드 마스크 층 내의 실리콘 질화물 막은 인산 용액에 의해 에칭될 수 있다.
도 2의 블록 206 및 도 5 내지 도 6을 참조하면, STI 피처(116)들이 기판(102) 내에 형성된다. 기판(102)(본 예에서 반도체 층(402)을 포함함)은 패터닝된 하드 마스크 층(404)의 개공을 통하여 핀 구조(104)를 규정하도록 에칭된다. 패터닝된 하드 마스크 층(404)에 의해 덮이지 않은 기판(102) 부분을 에칭하기 위해 워크피스(100)에서 하나 이상의 에칭 공정이 수행된다. 패터닝된 하드 마스크 층(404)은 기판을 패터닝하기 위한 에칭 공정 중에 에칭 마스크로서 사용된다.
에칭 공정은 건식 에칭, 습식 에칭 및/또는 다른 에칭 방법(예를 들면, 반응성 이온 에칭(RIE))과 같은 임의의 적당한 에칭 기술을 포함할 수 있다. 일부 실시형태에서, 에칭 공정은 워크피스(100)의 특정 물질을 각각 목표로 하는 상이한 에칭 화학물질에 의한 복수의 에칭 단계를 포함한다. 일부 예에서, 기판의 반도체 물질은 플루오르 기반 부식액을 이용한 건식 에칭에 의해 에칭될 수 있다.
에칭 공정은 제1 반도체 층(302)의 나머지 위로 연장하는 임의의 적당한 높이 및 폭의 핀 구조(104)를 생성하도록 설계된다. 핀 구조(104)를 규정하는 것 외에, 에칭 공정은 핀 구조(104)의 활성 영역들 사이에 하나 이상의 아이솔레이션 트렌치(502)를 또한 규정한다.
특히, 기판에 적용되는 에칭 공정은 기판(102)이 도 5에 도시된 것처럼 부분적으로 에칭되도록 제어된다. 이것은 에칭 시간을 제어하거나 다른 에칭 파라미터를 제어함으로써 달성될 수 있다. 에칭 공정 후에, 핀 구조가 기판(102)으로부터 형성되어 연장된다.
도 6을 참조하면, 하나 이상의 아이솔레이션 피처(116)가 기판(102) 위에 형성된다. 본 실시형태에서, 아이솔레이션 피처(116)는 아이솔레이션 트렌치(502) 내에 형성되고, 그래서 STI 피처라고도 부른다. 하나 이상의 유전체 재료가 아이솔레이션 피처(116)를 형성하기 위해 트렌치(502)에 충전(fill)된다. 적당한 충전 유전체 재료는 반도체 산화물, 반도체 질화물, 반도체 산질화물, FSG, 저-K 유전체 재료 및/또는 이들의 조합을 포함한다. 각종의 예시적인 실시형태에서, 유전체 재료는 HDP-CVD 공정, 아대기압(sub-atmospheric) CVD(SACVD) 공정, 높은 종횡비 공정(HARP), 유동성 CVD(FCVD) 및/또는 스핀온 공정을 이용하여 성막된다.
유전체 재료의 성막 후에 화학 기계 연마/평탄화(CMP) 공정이 수행될 수 있다. CMP 공정은 반도체 층(402)이 연마되는 것을 방지하기 위한 연마 정지층으로서 하드 마스크 층(404)을 이용할 수 있다. 예시된 실시형태에서, CMP 공정은 하드 마스크 층(404)을 완전히 제거한다. 그러나 다른 실시형태에서는 CMP 공정 후에 하드 마스크 층(404)의 일부가 남을 수 있다.
도 2의 블록 208 및 도 7을 참조하면, 아이솔레이션 피처(116)가 리세스되고, 이로써 핀 활성 영역들 사이에 핀 구조(104) 및 트렌치(702)를 형성한다. 핀 활성 영역은 아이솔레이션 피처(116)에 의해 서로 전기적으로 격리된다. 충전 유전체 재료를 리세싱하기 위해 건식 에칭, 습식 에칭 RIE 및/또는 다른 에칭 방법을 포함한 임의의 적당한 에칭 기술이 사용될 수 있고, 예시적인 실시형태에서는 핀 구조(104)를 에칭하지 않고 아이솔레이션 피처의 충전 유전체 재료를 선택적으로 제거하기 위해 이방성 건식 에칭이 사용된다.
도 2의 블록 210 및 도 8을 참조하면, 유전체 재료 층(802)이 I/O 디바이스 영역 내에서 핀 구조(104) 위에 형성된다. 유전체 재료 층(802)은 I/O 핀펫의 게이트 유전체 층으로서, 또는 I/O 핀펫의 게이트 유전체 층의 일부로서 소용되고, 따라서 I/O 핀펫은 I/O 디바이스가 더 격심한 파워 서지(power surge)를 받기 때문에 강한 성능을 위해 더 두꺼운 게이트 유전체 층을 갖는다. 일부 실시형태에서, 유전체 층(802)은 ALD, CVD, 열 산화, 오존 산화 등과 같은 적당한 방법에 의해 성막된 실리콘 산화물을 포함한다. 유전체 층(802)의 형성은 물질 밀도 증가 및 결함 감소와 같이 물질 품질을 개선하기 위해 후속 어닐링 공정을 더 포함할 수 있다. 본 실시형태에서, 유전체 재료 층은 코어 디바이스 영역 및 I/O 디바이스 영역 내의 핀 구조 위에 성막되고, 더미 게이트가 제거된 후에 코어 디바이스 영역으로부터 후속적으로 제거된다.
도 2의 블록 212 및 도 9를 참조하면, 하나 이상의 더미 게이트(902)가 핀 구조(104) 위에 형성된다. 더미 게이트(902)는 채널 영역(112) 위에 형성된다. 일부 예에서, 더미 게이트를 형성하는 단계는 폴리실리콘 또는 다른 적당한 물질을 함유한 더미 게이트 층을 성막하는 단계와, 리소그래픽 공정 및 에칭에 의해 상기 층을 패터닝하는 단계를 포함한다. 게이트 하드 마스크 층(904)이 더미 게이트 물질 층 위에 형성되고 더미 게이트의 형성 중에 에칭 마스크로서 사용된다. 게이트 하드 마스크 층(904)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 다른 적당한 물질 및/또는 이들의 조합과 같은 임의의 적당한 물질을 포함할 수 있다. 일 실시형태에서, 게이트 하드 마스크 층(904)은 실리콘 산화물 및 실리콘 질화물과 같은 복수의 막을 포함한다. 일부 실시형태에서, 더미 게이트를 형성하기 위한 패터닝 공정은 리소그래피 공정에 의해 패턴화 레지스트 층을 형성하는 단계; 패턴화 레지스트 층을 에칭 마스크로서 사용하여 하드 마스크 층을 에칭하는 단계; 및 더미 게이트를 형성하기 위해 패턴화 하드 마스크 층을 에칭 마스크로서 사용하여 게이트 물질 층을 에칭하는 단계를 포함한다.
도 2의 블록 214 및 도 10을 참조하면, 하나 이상의 게이트 측벽 피처(1002)이 더미 게이트(902)의 측벽 위에 형성된다. 게이트 측벽 피처(1002)은 후속적으로 형성되는 소스/드레인 피처들을 오프셋하기 위해 사용되고, 소스/드레인 피처 윤곽을 설계 또는 수정하기 위해 사용될 수 있다. 게이트 측벽 피처(1002)는 반도체 산화물, 반도체 질화물, 반도체 탄화물, 반도체 산질화물, 다른 적당한 유전체 재료 및/또는 이들의 조합과 같은 임의의 적당한 유전체 재료를 포함할 수 있다. 게이트 측벽 피처(1002)는 더미 게이트(902)의 측벽에 직접 접촉하는 내부 표면을 갖고, 상기 내부 표면은 더미 게이트(902)의 바닥 표면에 직접 접촉하는 유전체 재료 층(802)의 조성과 다른 조성을 갖는다. 이것은 후속 단계에서 선택적 성막을 제공하는 방식으로 설계된다. 예를 들면, 유전체 재료 층(802)은 실리콘 산화물이고, 게이트 측벽 피처(1002)의 내부 표면은 실리콘 질화물이다. 일부 실시형태에서, 게이트 측벽 피처(1002)는 도 11에 도시된 것처럼 더미 게이트(902)의 측벽 위의 제1 게이트 스페이서(또는 밀봉 층)(1002A) 및 상기 밀봉 층 위의 제2 게이트 스페이서(1002B)와 같은 복수의 층을 포함할 수 있다. 이러한 실시형태의 촉진을 위해, 밀봉 층(1002A)은 실리콘 질화물이고 제2 게이트 스페이서(1002B)는 실리콘 산화물 또는 대안적으로 실리콘 질화물이다. 밀봉 층(또는 제1 게이트 스페이서) 및 제2 게이트 스페이서를 포함한 각각의 게이트 측벽 피처는 집합적으로 게이트 스페이서라고도 부른다. 게이트 측벽 피처(1002)의 형성은 성막 및 이방성 에칭, 예를 들면, 건식 에칭을 포함한다. 일예에서, 밀봉 층(1002A)은 ALD에 의해 형성되고, 게이트 스페이서(1002B)는 성막 및 이방성 에칭에 의해 형성된다.
일부 실시형태에서, 상승된 소스/드레인 피처(110)가 소스/드레인 영역 내에 형성된다. 상승된 소스/드레인 피처는 향상된 캐리어 이동도 및 디바이스 성능을 가진 스트레인 효과를 위해 선택적 에피택시 성장에 의해 형성될 수 있다. 더미 게이트(902)와 게이트 스페이서(1002)는 소스/드레인 피처(110)를 소스/드레인 영역으로 제한한다. 많은 실시형태에서, 소스/드레인 피처(110)는 하나 이상의 에피택시 또는 에피택셜(에피) 공정에 의해 형성되고, 이로써 Si 피처, SiGe 피처, SiC 피처 및/또는 다른 적당한 피처들이 핀 구조(104)에서 결정 상태로 성장된다. 대안적으로, 에칭 공정이 에피택시 성장 전에 소스/드레인 영역을 리세싱하기 위해 적용된다. 적당한 에피택시 공정은 CVD 성막 기술(예를 들면, 기상 에피택시(VPE) 및/또는 초고 진공 CVD(UHV-CVD), 분자 빔 에피택시 및/또는 다른 적당한 공정)을 포함한다. 에피택시 공정은 핀 구조(104)의 조성과 상호작용하는 기상 및/또는 액상 전구체를 사용할 수 있다.
소스/드레인 피처(110)는 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합을 포함한 다른 적당한 도펀트를 포함한 도핑 종을 도입함으로써 에피택시 공정 중에 인시투 도핑될 수 있다. 만일 소스/드레인 피처(110)가 인시투 도핑되지 않으면, 대응하는 도펀트를 소스/드레인 피처(110)에 도입하기 위해 주입 공정(즉, 접합 주입 공정)이 수행된다. 예시적인 실시형태에서, nFET의 소스/드레인 피처(110)는 SiCP 또는 SiP를 포함하고, pFET의 소스/드레인 피처(110)는 GeSnB(격자 상수를 조정하기 위해 주석을 사용할 수 있음) 및/또는 SiGeSnB를 포함한다. 일부 다른 실시형태에서, 상승된 소스/드레인 피처(110)는 2개 이상의 반도체 물질 층을 포함한다. 예를 들면, 실리콘 게르마늄 층이 소스/드레인 영역 내에서 기판 위에 에피택셜적으로 성장되고, 실리콘 층이 상기 실리콘 게르마늄 층 위에 에피택셜적으로 성장된다. 그 다음에 소스/드레인 피처(110)를 활성화하기 위해 하나 이상의 어닐링 공정이 수행될 수 있다. 적당한 어닐링 공정은 급속 열 어닐링(RTA), 레이저 어닐링 공정, 다른 적당한 어닐링 기술 또는 이들의 조합을 포함한다.
도 2의 블록 216 및 도 11을 참조하면, 레벨간 유전체 재료(ILD)(1102)가 소스/드레인 영역 내의 소스/드레인 피처(110)를 덮기 위해 기판 위에 형성된다. ILD(1102)는 더미 게이트(902) 및 게이트 측벽 피처(또는 게이트 스페이서)(1002)들을 둘러싸서 더미 게이트(902)가 제거되고 교체 게이트(114)가 결과적인 공동(게이트 트렌치라고도 부름)(1104) 내에 형성되게 한다. 따라서, 이러한 실시형태에서, 더미 게이트(902)는 도 11에 도시된 것처럼 ILD(1102)를 성막한 후에 제거된다. ILD(1102)는 또한 워크피스(100)의 각종 디바이스들을 전기적으로 상호접속하는 전기적 상호접속 구조의 일부일 수 있다. 그러한 실시형태에서, ILD(1102)는 도전성 트레이스를 지지 및 격리하는 절연체로서 작용한다. ILD(1102)는 반도체 산화물, 반도체 질화물, 반도체 산질화물, 다른 적당한 유전체 재료 또는 이들의 조합과 같은 임의의 적당한 유전체 재료를 포함할 수 있다. 일부 실시형태에서, ILD(1102)의 형성은 평탄한 상부 표면을 제공하기 위해 성막 및 CMP를 포함한다. 하드 마스크(904)는 CMP 공정, 추가의 에칭 작업 또는 이들의 조합 중에 제거될 수 있다.
도 2의 블록 218 및 도 11을 참조하면, 더미 게이트(902)가 제거되어 게이트 트렌치(1104)를 생성한다. 일부 실시형태에서, 더미 게이트는 더미 게이트를 선택적으로 제거하기 위해 습식 에칭과 같은 에칭 공정에 의해 제거된다. 에칭 공정은 만일 물질들이 더 있으면 더미 게이트를 제거하기 위한 복수의 에칭 단계를 포함할 수 있다.
도 2의 블록 220 및 도 12a, 12b, 12c 및 12d를 참조하면, 유전체 재료 층이 게이트 트렌치의 측벽에 선택적으로 형성되고, 한편 게이트 트렌치의 바닥 표면에는 유전체 재료 층이 없다. 도 12a와 도 12b는 각각 워크피스(100)의 코어 디바이스(106)와 I/O 디바이스(108)의 사시도이고; 도 12c와 도 12d는 각각 핀 활성 영역에서 절개선(1202, 1204)을 따라 채널 영역을 통해 취한 코어 디바이스(106)와 I/O 디바이스(108)의 단면도이다.
특히, 코어 디바이스 영역 및 I/O 디바이스 영역 내의 유전체 재료 층은 다른 두께를 갖는다. 그러므로 이들은 다르게 번호가 부여되어 있다. 작업 220에서, 유전체 재료 층(1212)이 코어 디바이스(106)의 게이트 트렌치의 측벽에 선택적으로 성막되고 유전체 재료 층(1214)이 I/O 디바이스(108)의 게이트 트렌치의 측벽에 선택적으로 성막되도록 선택적 성막이 수행되되, 이때 각각의 유전체 재료 층이 대응하는 게이트 트렌치의 바닥 표면에 없다. 코어 디바이스(106)의 유전체 재료 층(1212)은 제1 두께(T1)를 갖고 I/O 디바이스(108)의 유전체 재료 층(1214)은 상기 제1 두께보다 더 큰 제2 두께(T2)를 갖는다. 일부 실시형태에서, T2/T1의 비는 2보다 크다. 일부 실시형태에서, T1은 2Å 내지 5Å 사이의 범위이고, T2는 1nm 내지 2nm 사이의 범위이다. 제1 및 제2 유전체 재료 층은 별도 절차로 또는 공동 절차로 형성될 수 있다. 예를 들면, 제1 유전체 재료 층이 코어 영역과 I/O 영역 둘 모두에 형성되고 추가의 유전체 재료가 I/O 영역 내에만 선택적으로 성막되고 코어 영역은 성막으로부터 보호된다. 유전체 재료 층(1212 또는 1214)은 게이트 트렌치의 치수를 변경하고, 대응하는 유전체 재료 층에 의해 대응하는 최종 게이트 스택 오프셋의 치수를 규정한다.
작업 220에서의 선택적 성막 공정을 도 13의 흐름도를 참조하면서 이하에서 더 설명한다. 작업 220은 워크피스(100)에 대한 독물(poison) 공정(또는 처리)을 수행하는 작업(252)을 포함한다. 독물 공정은 선택적 성막을 위해 다른 표면 조성을 갖도록 각종 물질 층을 변화시킨다. 예를 들면, 워크피스(100)는 핀 구조에 있는 실리콘 산화물의 제1 표면(게이트 트렌치의 바닥 표면을 포함함) 및 게이트 트렌치의 측벽에 있는 실리콘 질화물의 제2 표면을 포함한다. 각 표면은 독물 공정에 의해 다른 표면 조성을 갖도록 변화된다. 대안적으로 또는 추가적으로, 제2 표면은 실리콘 표면을 포함할 수 있다.
본 실시형태에서, 독물 공정(252)은 제1 화학 처리(254) 및 제2 화학 처리(256)를 포함한다. 제1 화학 처리(254)는, 일부 실시형태에 따라서, 제1 재료 층(실리콘 산화물)을 수산기 말단 표면을 갖도록 변환하고 제2 재료 층(실리콘 질화물 또는 실리콘)을 수소/플루오르 말단 표면을 갖도록 변환하기 위해 제1 화학물질을 도포하는 단계를 포함한다. 일예에서, 제1 화학물질은 100:1 묽은 불화수소산(DHF) 용액과 같은 DHF를 포함한다. 제1 처리는 5초 내지 15초의 처리 지속기간을 가질 수 있다. 제2 화학 처리(256)는 수산기 말단 표면을 탄소 함유 친수성 표면으로 변환하기 위해 제2 화학물질을 도포하는 단계를 포함한다. 예를 들면, 제2 화학물질은 옥타데실트리클로로실란(ODTS) 톨루엔 용액을 포함한다. 제2 화학 처리에서, 워크피스의 표면은 적당한 지속기간 동안 ODTS 톨루엔 용액에 담겨진다. 일예에서, 워크피스의 표면은 20시간 내지 30시간 범위의 지속기간 동안 10mM ODTS 톨루엔 용액에 담겨진다.
일부 실시형태에서, 독물 공정(252)은 제2 화학물질 도포 후에 린싱(rinsing) 공정(258)을 또한 포함한다. 린싱 공정은 일부 실시형태에 따라서 워크피스를 후속적으로 톨루엔, 아세톤 및 클로로포름 용액으로 헹구는 단계를 포함한다. 독물 공정(252)은 린싱 후에 질소 분위기에서 건조시키는 공정(260)을 또한 포함할 수 있다.
독물 공정 후에, 작업 220은 성막 단계(262)로 진행한다. 독물 처리된 표면이 다른 표면 특성을 갖기 때문에, 유전체 재료 층(1212 또는 1214)은 제2 재료 층 위에서만, 즉 본 예에서는 수소/플루오르 말단 표면 위에서만 성막된다. 성막은 적당한 성막 기술을 사용할 수 있다. 본 실시형태에서, 성막은 ALD 성막을 이용한다. ALD 공정은 층마다 성막을 위해 순차적인 2개의 전구체의 순환에 의한 절차를 포함한다. 일부 예에서, 유전체 재료는 실리콘 질화물이고, 실리콘 질화물의 성막은 헥사클로로디실란(Si2Cl6), 디클로로실란(SiH2Cl2), 디실란(Si2H6) 또는 이들의 조합을 가진 제1 전구체에 의한 ALD 공정을 포함한다. 제2 전구체는 비스(3차 부틸아미노) 실란(C8H22N2Si) 또는 다른 적당한 화학물질을 포함할 수 있다.
유전체 재료의 성막 후에, 탄소 함유 친수성 표면을 제1 재료 층(실리콘 산화물)으로부터 선택적으로 제거하기 위해 단계 264에서의 에칭 공정이 이어질 수 있다.
도 2의 블록 222 및 도 14a, 14b, 14c 및 14d를 참조하면, 실리콘 산화물 유전체 층(802)이 코어 디바이스 영역으로부터 제거된다. 도 14a와 도 14b는 각각 워크피스(100)의 코어 디바이스(106)와 I/O 디바이스(108)의 사시도이고; 도 14c와 도 14d는 각각 핀 활성 영역에서 절개선(1402, 1404)을 따라 채널 영역을 통해 취한 코어 디바이스(106)와 I/O 디바이스(108)의 단면도이다. 작업 222에서, 실리콘 산화물 유전체 층(802)이 코어 디바이스 영역으로부터 제거된다. 일부 실시형태에서, 제거 공정은 리소그래피 공정 및 에칭을 포함한다. 그러한 실시형태의 촉진을 위해, 제거 공정은 리소그래피 공정에 의해 패턴화 레지스트 층(1406)을 형성하는 단계를 포함하고, 상기 패턴화 레지스트 층(1406)은 I/O 디바이스 영역을 덮는 한편, 코어 디바이스 영역이 그 안에서 노출되도록 구성된 개공을 갖는다. 에칭 공정은 코어 디바이스 영역에서 게이트 트렌치 내의 실리콘 산화물을 선택적으로 제거하기 위해 DHF와 같은 습식 에칭을 포함할 수 있다.
도 2의 블록 224 및 도 15a, 15b, 15c 및 15d를 참조하면, 게이트 스택(114)이 게이트 트렌치에 형성된다. 도 15a와 도 15b는 각각 워크피스(100)의 코어 디바이스(106)와 I/O 디바이스(108)의 사시도이고; 도 15c와 도 15d는 각각 핀 활성 영역에서 절개선(1502, 1504)을 따라 소스/드레인 영역을 통해 취한 코어 디바이스(106)와 I/O 디바이스(108)의 단면도이다. 작업 224에서, 게이트 스택(114A)이 코어 디바이스 영역의 게이트 트렌치에 형성되고, 게이트 스택(114B)이 I/O 디바이스 영역의 게이트 트렌치에 형성된다.
게이트 스택(114)(예를 들면, 114A 또는 114B)은 핀 구조(104)의 채널 영역(112)을 감싸도록 워크피스(100)에서 형성된다. 일부 실시형태에서, 게이트 스택(114)은 고-k 유전체 재료의 게이트 유전체 층 및 금속 또는 금속 합금의 게이트 전극을 포함한 고-k 금속 게이트이다. 일부 예에서, 게이트 유전체 층 및 게이트 전극은 각각 다수의 하위 층(sub-layer)을 포함할 수 있다. 고-k 유전체 층은 금속 산화물, 금속 질화물, 예컨대 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON) 또는 다른 적당한 유전체 재료를 포함할 수 있다. 게이트 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W 또는 임의의 적당한 물질을 포함할 수 있다. 일부 실시형태에서, 각각의 일함수를 가진 상이한 금속 물질이 nFET 및 pFET 디바이스에 대하여 사용된다. 게이트 스택(114)은 성막 및 CMP를 포함한 절차와 같은 절차에 의해 게이트 트렌치 내에 형성된다. 그러나 게이트 스택(114)은 임의의 적당한 게이트 구조일 수 있다는 점을 이해하여야 한다.
워크피스(100), 특히 게이트 구조의 구조를 도 16을 참조하면서 더 설명한다. 도 16은 일부 실시형태에 따른, 핀 활성 영역에서 절개선(122)을 따라 취한 코어 디바이스(코어 FET)(106)와 I/O 디바이스(I/O FET)(108)의 단면도이다. 핀 구조(104)는 기판(102)의 연속된 부분이고 STI(116) 위로 돌출한다.
코어 디바이스(106)는 게이트 스택(114A)과 게이트 스택(114A)의 양 측면에 배치된 소스/드레인 피처(110)를 포함한다. 게이트 스택(114A)은 게이트 유전체 층(1602) 및 이 게이트 유전체 층(1602)에 의해 둘러싸인 게이트 전극(1604)을 포함한다. 게이트 유전체 층(1602)은 게이트 트렌치 내에 구성된 U자형이다. 예시된 예에서, 핀 활성 영역은 X 방향으로 지향되고 게이트 스택(114A)은 Y 방향으로 지향된다. 게이트 스택(114A)은 치수 Lg1 만큼 X 방향을 따라 걸쳐지고, 이 치수(Lg1)는 채널 길이를 규정하기 때문에 일반적으로 게이트 길이라고 부른다. 게이트 유전체 층은 두께 Tg1을 갖는다. 코어 디바이스(106)는 또한 밀봉 층(1002A) 또는 게이트 스페이서(1002B) 또는 둘 다와 같은 게이트 측벽 피처(1002)를 포함한다. 본 실시형태에서, 밀봉 층(1002A)은 L자형이다. 밀봉 층(1002A)은 게이트 스택(114A)의 상부 표면으로부터 핀 구조(104)까지 수직으로 연장하는 제1 세그먼트 및 X 방향을 따라 핀 구조 상에서 측방향으로 연장하는 제2 세그먼트를 포함한다. 게이트 스페이서(1002B)는 밀봉 층(1002A)의 측벽 및 상기 밀봉 층의 제2 세그먼트의 상부에 형성된다.
그러한 일 실시형태에서, 게이트 유전체 층(1602)은 ALD, CVD, 오존 산화 등과 같은 적당한 방법에 의해 성막된 계면층을 포함한다. 계면층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 다른 적당한 물질을 포함할 수 있다. 일부 실시형태에서, 게이트 유전체 층은 ALD, CVD, 금속 유기 CVD(MOCVD), PVD, 열 산화, 이들의 조합 및/또는 다른 적당한 기술과 같은 적당한 기술에 의해 계면층 위에(만일 계면층이 있으면) 성막된 고-k 유전체 층을 포함한다.
그 다음에, 게이트 전극 물질이 게이트 트렌치에 충전된다. 게이트 전극(1604)은 ALD, PVD, CVD, 도금, 다른 적당한 공정 또는 이들의 조합에 의해 형성된다. 게이트 전극은 금속층, 라이너 층, 습식 층 및/또는 접착층과 같은 단일 층 또는 복수의 층을 포함할 수 있다. 게이트 전극 물질을 충전한 후에, 게이트 스택(114A)(114B도 역시)의 실질적으로 평탄한 상부 표면을 생성하기 위해 CMP 공정이 수행될 수 있다. 게이트 스택(114)이 형성된 후, 워크피스(100)는 접점 형성 및 상호접속 구조의 추가 제조와 같은 추가 제조에 제공될 수 있다.
또한, 코어 디바이스(106)는 게이트 스택(114A)과 게이트 측벽 피처(1002)(1002A 및 1002B) 사이에 개재된 유전체 재료 층(1212)을 포함한다. 유전체 재료 층(1212)은 선택적 성막에 의해 형성되고; 게이트 스택(114A)의 상부 표면으로부터 수직으로 연장하며 균일한 두께(T1)를 갖는다. 여기에서 균일한 두께(T1 및 유사하게, 뒤에서 설명하는 균일한 두께 T2)는 대응하는 층의 두께가 예를 들면 10% 미만으로 매우 작은 편차를 갖는다는 것을 의미한다.
I/O 디바이스(108)는 게이트 스택(114B) 및 이 게이트 스택(114B)의 양측에 배치된 소스/드레인 피처(110)를 포함한다. 게이트 스택(114B)은 게이트 유전체 층(1602) 및 이 게이트 유전체 층(1602)에 의해 둘러싸인 게이트 전극(1604)을 포함한다. 게이트 유전체 층(1602)은 게이트 트렌치 내에 구성된 U자형이다. 게이트 스택(114B)은 Y 방향으로 지향되고 게이트 길이라고 부르는 치수(Lg2)만큼 X 방향을 따라 걸쳐진다. 본 실시형태에서 Lg2는 Lg1보다 더 크다. 게이트 유전체 층(1602)은 두께(Tg1)를 갖는다. 그러나 I/O 디바이스(108)의 총 게이트 유전체 층은 실리콘 산화물 층(802)과 게이트 유전체 층(1602) 둘 다를 포함한다. 따라서, I/O 디바이스(108)의 게이트 유전체의 종합 두께는 Tg2이고, 이것은 Tg1보다 더 크다. 다시 말해서, I/O 디바이스(108)의 게이트 유전체의 등가적인 산화물 두께는 코어 디바이스(106)의 게이트 유전체의 등가적인 산화물 두께보다 더 크고, 따라서 파워 서지에 대하여 더 강한 I/O 디바이스를 만든다. I/O 디바이스(108)는 또한 코어 디바이스(106)와 유사하게 밀봉 층(1002A) 또는 게이트 스페이서(1002B) 또는 둘 다와 같은 게이트 측벽 피처(1002)를 포함한다. 본 실시형태에서, 밀봉 층(1002A)은 L자형이다. 밀봉 층(1002A)은 게이트 스택(114B)의 상부 표면으로부터 핀 구조(104)까지 수직으로 연장하는 제1 세그먼트 및 X 방향을 따라 핀 구조 상에서 측방향으로 연장하는 제2 세그먼트를 포함한다. 게이트 스페이서(1002B)는 밀봉 층(1002A)의 측벽 및 상기 밀봉 층의 제2 세그먼트의 상부에 형성된다.
또한, I/O 디바이스(108)는 I/O 디바이스(108) 내에서 게이트 스택(114B)과 게이트 측벽 피처(1002)(예를 들면, 1002A 및 1002B) 사이에 개재된 유전체 재료 층(1214)을 포함한다. 유전체 재료 층(1214)은 선택적 성막에 의해 형성되고; 게이트 스택(114B)의 상부 표면으로부터 수직으로 연장하여 실리콘 산화물 층(802) 위에서 종결하며(일부 경우에는 접촉할 수 있음); 균일한 두께(T2)를 갖는다. 여기에서 T2는 T1보다 더 크다. 일부 예에서 T2/T1의 비는 2보다 크다. 일부 예에서 T1은 2Å 내지 5Å의 범위이고, T2는 1nm 내지 2nm의 범위이다.
특히, 더미 게이트는 최종 게이트(114A 또는 114B)의 대응하는 치수(Lg1 또는 Lg2)보다 큰 치수를 갖는다. 최종 게이트가 더 작은 치수를 갖더라도, 여기에서 설명한 방법으로 제조된 대응하는 더미 게이트는 더 큰 치수를 갖고, 따라서 붕괴되지 않고 그 형상 및 위치를 유지하기 위해 더 강하고 튼튼하다. 전술한 바와 같이, 게이트는 반도체 제조가 더 작은 피처 크기 및 높은 패턴 밀도를 가진 진보형 기술 노드로 이동할 때 함께 달라(stick)붙을 수 있다. 여기에서 설명한 방법 및 구조는 이러한 문제점을 제거한 반도체 구조를 제공한다. 특히 코어 디바이스(106)와 I/O 디바이스(108)는 각각의 성능 조정 및 향상을 위해 상이한 특징(게이트 유전체 두께 및 측벽 유전체 두께(T1, T2))을 갖도록 설계 및 제조된다.
유전체 재료 층(1212/1214)과 게이트 측벽 피처(1002)는 선택적 성막을 달성하기 위해 소정의 조성 및 표면 특성을 갖도록 선택되고, 이것은 예를 들면 습식 에칭 또는 습식 클리닝 동안에 달라붙기 문제를 해결하는 게이트 강건함을 더욱 촉진한다. 일부 실시형태에서, 유전체 재료 층(1212 또는 1214)은 실리콘 질화물 층이다. 게이트 측벽 피처(1002)의 내부 표면은 유전체 재료 층(1212 또는 1214)과 접촉하고 실리콘 질화물 표면이다. 예를 들면, 게이트 측벽 피처(1002)가 하나의 물질 층만을 포함할 때, 그 물질 층은 실리콘 질화물 층이다. 다른 예로서, 게이트 측벽 피처(1002)는 밀봉 층(1002A)과 게이트 스페이서(1002B)를 포함하고, 상기 밀봉 층(1002A)은 실리콘 질화물 층이고 상기 게이트 스페이서(1002B)는 실리콘 산화물 층 또는 실리콘 질화물 층이다.
게이트 전극(1604)에 대하여 단면도로서 도 17을 참조하면서 더 설명한다. 게이트 전극(1604)은 일부 실시형태에 따라서 구체적인 게이트 물질 층과 함께 코어 디바이스(106)용의 게이트 전극 또는 I/O 디바이스(108)용의 게이트 전극을 나타낼 수 있다.
도 17에 도시된 것처럼 게이트 전극(1604)은 캐핑 층(1702), 블로킹 층(1704), 일함수 금속 층(1706), 다른 하나의 블로킹 층(1708) 및 충전 금속 층(1710)을 포함한다. 이러한 실시형태의 촉진을 위해, 상기 캐핑 층(1702)은 ALD와 같은 적당한 성막 기술에 의해 형성된 티탄 질화물, 탄탈 질화물 또는 다른 적당한 물질을 포함한다. 상기 블로킹 층(1704)은 ALD와 같은 적당한 성막 기술에 의해 형성된 티탄 질화물, 탄탈 질화물 또는 다른 적당한 물질을 포함한다. 일부 예에서, 상기 블로킹 층은 없을 수도 있고 또는 블로킹 층들 중의 하나만이 게이트 전극에 존재할 수 있다.
일함수 금속 층(1706)은 대응하는 FET의 디바이스 성능을 향상시키도록 적당한 일함수를 가진 도전성 금속 또는 금속 합금 층을 포함한다. 일함수(WF) 금속 층(1706)은 pFET와 nFET에 대하여 서로 다르고, 각각 n형 WF 금속 및 p형 WF 금속이라고 부른다. WF 금속의 선택은 활성 영역에서 형성되는 FET에 의존한다. 예를 들면, 반도체 구조(100)는 nFET용의 제1 활성 영역과 pFET용의 다른 활성 영역을 포함하고, 따라서 n형 WF 금속 및 p형 WF 금속이 대응하는 게이트 스택에 각각 형성된다. 특히 n형 WF 금속은 관련 nFET의 역치 전압이 감소되도록 제1 일함수를 가진 금속이다. n형 WF 금속은 실리콘 전도대 에너지(Ec) 또는 더 낮은 일함수에 가깝고, 전자 탈출이 더 쉽다. 예를 들면, n형 WF 금속은 약 4.2eV 이하의 일함수를 갖는다. p형 WF 금속은 관련 pFET의 역치 전압이 감소되도록 제2 일함수를 가진 금속이다. p형 WF 금속은 실리콘 가전자대 에너지(Ev) 또는 더 높은 일함수에 가깝고, 핵에 대한 강한 전자 결합 에너지를 나타낸다. 예를 들면, p형 WF 금속은 약 5.2eV 이상의 일함수를 갖는다.
일부 실시형태에서, n형 WF 금속은 탄탈(Ta)을 포함한다. 다른 실시형태에서 n형 WF 금속은 티탄 알루미늄(TiAl), 티탄 알루미늄 질화물(TiAlN) 또는 이들의 조합을 포함한다. 다른 실시형태에서, n형 금속은 Ta, TiAl, TiAlN, 텅스텐 질화물(WN) 또는 이들의 조합을 포함한다. n형 WF 금속은 최적화된 디바이스 성능 및 처리 융화성을 위한 스택으로서 각종 금속 기반 막들을 포함할 수 있다. 일부 실시형태에서, p형 WF 금속은 티탄 질화물(TiN) 또는 탄탈 질화물(TaN)을 포함한다. 다른 실시형태에서, p형 금속은 TiN, TaN, 텅스텐 질화물(WN), 티탄 알루미늄(TiAl) 또는 이들의 조합을 포함한다. p형 WF 금속은 최적화된 디바이스 성능 및 처리 융화성을 위한 스택으로서 각종 금속 기반 막들을 포함할 수 있다. 일함수 금속은 PVD와 같은 적당한 기술에 의해 성막된다.
블로킹 층(1708)은 ALD 등의 적당한 성막 기술에 의해 형성된 티탄 질화물, 탄탈 질화물 또는 다른 적당한 물질을 포함한다. 각종 실시형태에서, 충전 금속 층(1710)은 알루미늄, 텅스텐 또는 다른 적당한 금속을 포함한다. 충전 금속 층(1710)은 PVD 또는 도금 등의 적당한 기술에 의해 성막된다.
본 발명은 각종 핀펫을 구비한 반도체 구조 제조 방법 및 반도체 구조를 제공하고, 상기 핀펫은 코어 디바이스 또는 I/O 디바이스에 따라 상이한 구성 및 치수를 갖는다. 각종의 장점들이 다른 실시형태에서 나타날 수 있다. 상기 방법은 더미 게이트가 붕괴되지 않고 습식 에칭/클리닝을 견뎌내도록 더 큰 치수를 갖게 하는 선택적 성막을 포함한다. 코어 및 I/O 디바이스의 상이한 구조는 각각의 디바이스 성능을 향상시킨다.
지금까지 당업자가 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 특징들을 설명하였다. 당업자라면 여기에서 소개한 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 공정 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
<부기>
1. 반도체 구조에 있어서:
기판 상의 핀 구조;
상기 핀 구조 상에 형성된 제1 게이트 스택 및 제2 게이트 스택;
상기 제1 및 제2 게이트 스택 상에 배치되고, 상기 제1 게이트 스택의 측벽에 제1 두께로 배치된 제1 부분 및 상기 제2 게이트 스택의 측벽에 상기 제1 두께보다 더 큰 제2 두께로 배치된 제2 부분을 포함한 유전체 재료 층;
상기 유전체 재료 층의 상기 제1 부분 상에 배치된 제1 게이트 스페이서; 및
상기 유전체 재료 층의 상기 제2 부분 상에 배치된 제2 게이트 스페이서를 포함하는 반도체 구조.
2. 상기 1에 있어서, 상기 제1 두께에 대한 상기 제2 두께의 비는 2보다 큰 것인 반도체 구조.
3. 상기 2에 있어서, 상기 유전체 재료 층은 5Å 미만의 제1 두께 및 10Å 보다 큰 제2 두께를 가진 실리콘 질화물 층인 반도체 구조.
4. 상기 1에 있어서, 상기 유전체 재료 층의 상기 제1 부분은 상기 제1 게이트 스택의 측벽과 상기 제1 게이트 스페이서 사이에 개재되고 상기 제1 게이트 스택의 상부 표면으로부터 균일한 두께로 수직으로 연장되며;
상기 유전체 재료 층의 상기 제2 부분은 상기 제2 게이트 스택의 측벽과 상기 제2 게이트 스페이서 사이에 개재되고 상기 제2 게이트 스택의 상부 표면으로부터 균일한 두께로 수직으로 연장되는 것인 반도체 구조.
5. 상기 4에 있어서, 상기 제1 게이트 스페이서는 상기 제1 게이트 스택의 바닥 표면까지 연장하고 또한 상기 핀 구조 상에서 측방향으로 연장하며; 상기 제2 게이트 스페이서는 상기 제2 게이트 스택의 바닥 표면까지 연장하고 또한 상기 핀 구조 상에서 측방향으로 연장하는 것인 반도체 구조.
6. 상기 1에 있어서, 상기 제1 게이트 스택은, 상기 핀 구조 상에 배치된 제1 게이트 유전체 막 및 상기 제1 게이트 유전체 막 상에 배치된 제1 게이트 전극을 포함하며,
상기 제2 게이트 스택은, 상기 핀 구조 상에 배치된 제2 게이트 유전체 막, 상기 제2 게이트 유전체 막 상에 배치된 상기 제1 게이트 유전체 막, 및 상기 제1 게이트 유전체 막 상에 배치된 제2 게이트 전극을 포함하는 것인 반도체 구조.
7. 상기 6에 있어서, 상기 제1 게이트 스택의 양측에 배치된 제1 소스/드레인 피처; 및
상기 제2 게이트 스택의 양측에 배치된 제2 소스/드레인 피처
를 더 포함하며, 상기 제1 게이트 스택과 상기 제1 소스/드레인 피처는 제1 전계효과 트랜지스터를 구성하며,
상기 제2 게이트 스택과 상기 제2 소스/드레인 피처는 입력/출력용의 제2 전계효과 트랜지스터를 구성하는 것인 반도체 구조.
8. 상기 6에 있어서, 상기 제1 게이트 유전체 막은 수평부와 수직부를 포함하고, 상기 제1 게이트 유전체 막의 수직부는 상기 제1 게이트 전극을 둘러싸고 상기 제1 게이트 전극과 상기 유전체 재료 층의 상기 제1 부분 사이에 끼이며, 상기 제1 게이트 유전체 막의 수평부는 상기 제1 게이트 전극과 상기 핀 구조 사이에 끼이는 것인 반도체 구조.
9. 반도체 구조에 있어서,
제1 핀 구조 상에 배치되고, 제1 게이트 스택, 상기 제1 게이트 스택의 양측에 배치된 제1 소스/드레인 피처, 상기 제1 게이트 스택의 측벽에 배치된 제1 게이트 스페이서, 및 상기 제1 게이트 스페이서와 상기 제1 게이트 스택의 측벽 사이에 개재된 제1 유전체 재료 층을 포함한 제1 전계효과 트랜지스터(FET); 및
제2 핀 구조 상에 배치되고, 제2 게이트 스택, 상기 제2 게이트 스택의 양측에 배치된 제2 소스/드레인 피처, 상기 제2 게이트 스택의 측벽에 배치된 제2 게이트 스페이서, 및 상기 제2 게이트 스페이서와 상기 제2 게이트 스택의 측벽 사이에 개재된 제2 유전체 재료 층을 포함한 제2 전계효과 트랜지스터(FET)
를 포함하고, 상기 제1 유전체 재료 층은 제1 두께(T1)를 갖고,
상기 제2 유전체 재료 층은 상기 제1 두께보다 더 큰 제2 두께(T2)를 갖는 것인 반도체 구조.
10. 상기 9에 있어서, T2/T1의 비는 2보다 큰 것인 반도체 구조.
11. 상기 9에 있어서, 상기 제1 유전체 재료 층은 실리콘 질화물 층이고,
상기 제2 유전체 재료 층은 실리콘 질화물 층이며,
상기 제1 및 제2 게이트 스페이서는 실리콘 질화물을 포함하는 것인 반도체 구조.
12. 상기 9에 있어서, 상기 제1 유전체 재료 층은 상기 제1 게이트 스택의 상부 표면으로부터 균일한 두께로 수직으로 연장하며;
상기 제2 유전체 재료 층은 상기 제2 게이트 스택의 상부 표면으로부터 균일한 두께로 수직으로 연장하는 것인 반도체 구조.
13. 상기 12에 있어서, 상기 제1 게이트 스페이서는 L자형이고 상기 제1 핀 구조로 수직하게 연장할 뿐만 아니라 상기 제1 핀 구조 상에서 측방향으로 연장하는 것이고;
상기 제2 게이트 스페이서는 L자형이고 상기 제2 핀 구조로 수직하게 연장할 뿐만 아니라 상기 제2 핀 구조 상에서 측방향으로 연장하는 것인 반도체 구조.
14. 상기 9에 있어서, 상기 제1 게이트 스택은, 상기 제1 핀 구조 상에 배치된 제1 게이트 유전체 막 및 상기 제1 게이트 유전체 막 상에 배치된 제1 게이트 전극을 포함하며;
상기 제2 게이트 스택은, 상기 제2 핀 구조 상에 배치된 제2 게이트 유전체 막, 상기 제2 게이트 유전체 막 상에 배치된 상기 제1 게이트 유전체 막, 및 상기 제1 게이트 유전체 막 상에 배치된 제2 게이트 전극을 포함하며,
상기 제1 유전체 재료 층은 상기 제2 게이트 유전체 막의 상부 표면 위에 배치되고, 상기 제2 유전체 재료 층은 상기 제1 게이트 유전체 막의 상부 표면 위에 배치된 것인 반도체 구조.
15. 반도체 기판 상에 더미 게이트를 형성하는 단계;
상기 반도체 기판 상에 층간 유전체 층(ILD)을 형성하는 단계;
상기 ILD에 게이트 트렌치를 형성하도록 상기 더미 게이트를 제거하는 단계;
유전체 재료 층이 상기 게이트 트렌치의 측벽에 배치되고 상기 게이트 트렌치의 바닥 표면에는 존재하지 않도록 상기 게이트 트렌치 내에 유전체 재료 층을 형성하는 단계; 및
금속 게이트가 상기 유전체 재료 층의 두께만큼 상기 더미 게이트의 대응하는 치수보다 더 작은 치수에 걸치도록 상기 게이트 트렌치 내에 금속 게이트를 형성하는 단계를 포함하는 방법.
16. 상기 15에 있어서, 상기 더미 게이트를 형성하는 단계는, 제1 재료의 게이트 유전체 층, 상기 게이트 유전체 층 상에 더미 게이트 전극, 및 상기 더미 게이트 전극의 측벽 상에 제2 재료 층의 게이트 측벽 피처를 형성하는 단계를 포함하고, 상기 제2 재료 층은 상기 제1 재료 층과는 조성이 다르며;
상기 게이트 트렌치 내에 유전체 재료 층을 형성하는 단계는, 유전체 재료 층이 상기 게이트 트렌치의 측벽 상의 상기 제2 재료 층에는 성막되고 상기 게이트 트렌치의 바닥 표면 상의 상기 제1 재료 층에는 없도록 선택적 성막을 수행하는 단계를 포함하는 것인 방법.
17. 상기 16에 있어서, 상기 유전체 재료 층은 실리콘 질화물이고, 상기 제1 재료 층은 실리콘 산화물이며, 상기 제2 재료 층은 실리콘 질화물인 방법.
18. 상기 16에 있어서, 상기 유전체 재료 층을 형성하는 단계는 제1 재료 층을 수산기 말단 표면을 갖도록 변환하고 제2 재료 층을 수소/플루오르 말단 표면을 갖도록 변환하기 위해 제1 화학물질을 도포하는 단계, 및 상기 수산기 말단 표면을 탄소 함유 친수성 표면으로 변환하기 위해 제2 화학물질을 도포하는 단계를 포함한 독물 처리를 수행하는 단계와;
상기 수소/플루오르 말단 표면 상에 유전체 재료 층을 선택적으로 성막하기 위해 성막 공정을 수행하는 단계를 포함하는 것인 방법.
19. 상기 18에 있어서, 상기 제1 화학물질은 묽은 불화수소산을 포함하고 상기 제2 화학물질은 옥타데실트리클로로실란 톨루엔 용액을 포함하는 것인 방법.
20. 상기 15에 있어서, 상기 유전체 재료 층을 형성하는 단계는 상기 게이트 트렌치의 측벽에 유전체 재료 층을 제1 두께로 형성하는 단계와, 다른 게이트 트렌치의 측벽에 유전체 재료 층을 상기 제1 두께보다 더 큰 제2 두께로 형성하는 단계를 포함하는 것인 방법.

Claims (10)

  1. 반도체 구조에 있어서:
    기판 위에 배치된 제1 핀 및 제2 핀;
    상기 제1 핀의 일부를 감싸는 제1 게이트 스택 및 상기 제2 핀의 일부를 감싸는 제2 게이트 스택 - 상기 제1 게이트 스택은 제1 게이트 유전체 및 제1 게이트 전극을 포함하고, 상기 제2 게이트 스택은 제2 게이트 유전체 및 제2 게이트 전극을 포함함 -;
    상기 제1 게이트 스택의 측벽을 따라 배치된 제1 게이트 스페이서들 - 상기 제1 게이트 스페이서들은 제1 게이트 스페이서 부분 및 제2 게이트 스페이서 부분을 포함하고, 상기 제1 게이트 스페이서 부분의 재료는 상기 제2 게이트 스페이서 부분의 재료와는 상이함 -;
    상기 제2 게이트 스택의 측벽을 따라 배치된 제2 게이트 스페이서들 - 상기 제2 게이트 스페이서들은 제3 게이트 스페이서 부분 및 제4 게이트 스페이서 부분을 포함하고, 상기 제3 게이트 스페이서 부분의 재료는 상기 제4 게이트 스페이서 부분의 재료와는 상이함 -;
    상기 제1 게이트 스택의 측벽들 및 상기 제2 게이트 스페이서 부분 사이에 배치된 제1 유전체 층 - 상기 제1 유전체 층은 상기 제1 게이트 스택의 제1 게이트 유전체 및 상기 제2 게이트 스페이서 부분과 물리적으로 접촉하고, 상기 제1 유전체 층은 제1 두께를 가짐 -; 및
    상기 제2 게이트 스택의 측벽들 및 상기 제4 게이트 스페이서 부분 사이에 배치된 제2 유전체 층 - 상기 제2 유전체 층은 상기 제2 게이트 스택의 제2 게이트 유전체 및 상기 제4 게이트 스페이서 부분과 물리적으로 접촉하고, 상기 제2 유전체 층은 상기 제1 두께보다 큰 제2 두께를 가짐 -
    을 포함하는 반도체 구조.
  2. 제1항에 있어서,
    상기 제1 유전체 층은 기판과 물리적으로 접촉하지 않고, 상기 제2 유전체 층은 기판과 물리적으로 접촉하지 않는 것인 반도체 구조.
  3. 제1항에 있어서,
    상기 제1 게이트 스페이서 부분 및 상기 제3 게이트 스페이서 부분의 재료는 실리콘 및 산소를 포함하고, 상기 제2 게이트 스페이서 부분 및 상기 제4 게이트 스페이서 부분의 재료는 실리콘 및 질소를 포함하고, 상기 제1 유전체 층의 재료는 실리콘 및 질소를 포함하고, 상기 제2 유전체 층의 재료는 실리콘 및 질소를 포함하는 것인, 반도체 구조.
  4. 제1항에 있어서,
    상기 제2 게이트 스페이서 부분 및 상기 제4 게이트 스페이서 부분은 L자형 밀봉 스페이서들이고, 상기 제1 게이트 스페이서 부분 및 상기 제3 게이트 스페이서 부분은 각각의 L자형 밀봉 스페이서들 상에 배치된 것인 반도체 구조.
  5. 제1항에 있어서,
    상기 제2 게이트 유전체 및 상기 제2 핀 사이에 배치된 제3 유전체 층 - 상기 제3 유전체 층의 재료는 상기 제4 게이트 스페이서 부분 및 상기 제2 유전체 층의 재료와는 상이함 - 을 더 포함하는 것인 반도체 구조.
  6. 제1항에 있어서,
    상기 제1 게이트 스택의 양측에 배치되도록 상기 제1 핀 위에 배치된 제1 소스/드레인 피처들; 및
    상기 제2 게이트 스택의 양측에 배치되도록 상기 제2 핀 위에 배치된 제2 소스/드레인 피처들
    을 더 포함하는 것인 반도체 구조.
  7. 반도체 구조에 있어서,
    제1 핀 구조, 상기 제1 핀 구조의 제1 소스/드레인 영역들 위에 배치된 제1 소스/드레인 피처들 사이에 배치되도록, 상기 제1 핀 구조의 제1 채널 영역 위에 배치된 제1 게이트 스택, 상기 제1 게이트 스택의 측벽 전체를 따라 배치된 제1 게이트 스페이서 - 상기 제1 게이트 스페이서는 제1 게이트 스페이서 부분 및 제2 게이트 스페이서 부분을 포함하고, 상기 제1 게이트 스페이서 부분의 재료는 상기 제2 게이트 스페이서 부분의 재료와 상이함 - 및 상기 제1 게이트 스택의 측벽의 일부를 따라 배치된 제1 유전체 재료 층 - 상기 제1 유전체 재료 층은 상기 제1 게이트 스페이서 및 상기 제1 게이트 스택의 측벽의 일부와 물리적으로 접촉함 - 을 포함하는 제1 전계효과 트랜지스터(FET); 및
    제2 핀 구조, 상기 제2 핀 구조의 제2 소스/드레인 영역들 위에 배치된 제2 소스/드레인 피처들 사이에 배치되도록, 상기 제2 핀 구조의 제2 채널 영역 위에 배치된 제2 게이트 스택, 상기 제2 게이트 스택의 측벽 전체를 따라 배치된 제2 게이트 스페이서 - 상기 제2 게이트 스페이서는 제3 게이트 스페이서 부분 및 제4 게이트 스페이서 부분을 포함하고, 상기 제3 게이트 스페이서 부분의 재료는 상기 제4 게이트 스페이서 부분의 재료와 상이함 - 및 상기 제2 게이트 스택의 측벽의 일부를 따라 배치된 제2 유전체 재료 층 - 상기 제2 유전체 재료 층은 상기 제2 게이트 스페이서 및 상기 제2 게이트 스택의 측벽와 물리적으로 접촉함 - 을 포함하는 제2 전계효과 트랜지스터(FET);
    를 포함하고,
    상기 제1 게이트 스택의 상기 제1 유전체 재료 층은 제1 두께(T1)를 가지고,
    상기 제2 유전체 재료 층은 제2 두께(T2)를 가지고,
    상기 제2 두께(T2)는 상기 제1 두께(T1)보다 더 큰 것인 반도체 구조.
  8. 제7항에 있어서,
    상기 제1 유전체 재료 층은 실리콘 질화물 층이고,
    상기 제2 유전체 재료 층은 실리콘 질화물 층인 것인 반도체 구조.
  9. 반도체 기판 상에 더미 게이트를 형성하는 단계;
    상기 더미 게이트의 측벽 상에 게이트 측벽 피처 - 상기 게이트 측벽 피처는 제1 게이트 스페이서 부분 및 제2 게이트 스페이서 부분을 포함하고, 상기 제1 게이트 스페이서 부분의 재료는 상기 제2 게이트 스페이서 부분의 재료와 상이함 - 를 형성하는 단계;
    상기 반도체 기판 상에 층간 유전체 층(ILD)을 형성하는 단계;
    상기 ILD에 게이트 트렌치를 형성하도록 상기 더미 게이트를 제거하는 단계;
    유전체 재료 층이 상기 제1 게이트 스페이서 부분 및 상기 게이트 트렌치의 측벽과 물리적으로 접촉하고 상기 게이트 트렌치의 바닥 표면에는 존재하지 않도록 상기 게이트 트렌치 내에 유전체 재료 층을 형성하는 단계; 및
    금속 게이트가 상기 유전체 재료 층의 두께만큼 상기 더미 게이트의 대응하는 치수보다 더 작은 치수로 걸치도록 상기 게이트 트렌치 내에 금속 게이트를 형성하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 더미 게이트를 형성하는 단계는, 제1 재료의 게이트 유전체 층 및 상기 게이트 유전체 층 상에 더미 게이트 전극을 형성하는 단계를 포함하고,
    상기 게이트 측벽 피처는 상기 더미 게이트 전극의 측벽 상에 형성되고, 상기 게이트 측벽 피처의 재료 층들은 상기 제1 재료 층과는 조성이 상이하며;
    상기 게이트 트렌치 내에 유전체 재료 층을 형성하는 단계는, 유전체 재료 층이 상기 게이트 트렌치의 측벽 상의 상기 게이트 측벽 피처의 재료 층들에는 성막되고 상기 게이트 트렌치의 바닥 표면 상의 상기 제1 재료 층에는 없도록 선택적 성막을 수행하는 단계를 포함하는 것인 방법.
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