CN108231876A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了半导体结构。该半导体结构包括衬底上的鳍结构；在鳍结构上形成的第一栅极堆叠件和第二栅极堆叠件；设置在第一栅极堆叠件和第二栅极堆叠件上的介电材料层，其中，介电材料层包括设置在第一栅极堆叠件的侧壁上具有第一厚度的第一部分和设置在第二栅极堆叠件的侧壁上具有大于第一厚度的第二厚度的第二部分；设置在介电材料层的第一部分上的第一栅极间隔件；以及设置在介电材料层的第二部分上的第二栅极间隔件。本发明的实施例还涉及制造半导体结构的方法。

Description

半导体结构及其制造方法
技术领域
本发明的实施例涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(定义为每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小已经增加了处理和制造IC的复杂性，并且，为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引进代替平面晶体管的诸如鳍式场效应晶体管(FinFET)的三维晶体管。FinFET可以被看作为挤压成栅极的典型的平面器件。典型的FinFET制造有从衬底向上延伸的薄“鳍”(或鳍结构)。在这种垂直鳍中形成FET的沟道，并且在鳍的沟道区域上方提供栅极(例如，包裹环绕)。由栅极包裹环绕鳍增加了沟道区域和栅极之间的接触面积并且允许栅极从多个侧面控制沟道。这可以以多种方式利用，并且在一些应用中，FinFET提供了减少的短沟道效应，减小的泄露和更大的电流。换句话说，可以比平面器件更快、更小且更有效。
然而，由于FinFET和其它非平面器件中固有的复杂性，并且还由于先进的技术节点中的高图案密度，因此，在制造平面晶体管中使用的多种技术不适合于制造非平面器件。仅仅作为一个实例，用于在半导体衬底上形成栅极堆叠件的传统技术可能产生不期望的粘连问题。在先进的技术节点中，晶体管栅极的高度需要非常高。例如，当栅极长度小于20nm时，栅极高宽比，定义为栅极高度比栅极宽度，可以大于15。高栅极高宽比可能会导致邻近的栅极粘连在一起，尤其在诸如湿蚀刻和清洗的各个工艺期间。现有的方法(诸如通过应力管理技术的处理工艺)对具有高栅极高宽比(诸如大于17)的产品不能有效地适用。
因此，虽然现有的制造技术对于平面器件基本已经足够，但是，为了了持续满足日益增加的设计要求，需要进一步的发展。
发明内容
本发明的实施例提供了一种半导体结构，包括：鳍结构，位于衬底上；第一栅极堆叠件和第二栅极堆叠件，形成在所述鳍结构上；介电材料层，设置在所述第一栅极堆叠件和所述第二栅极堆叠件上，其中，所述介电材料层包括设置在所述第一栅极堆叠件的侧壁上具有第一厚度的第一部分和设置在所述第二栅极堆叠件的侧壁上具有大于所述第一厚度的第二厚度的第二部分；第一栅极间隔件，设置在所述介电材料层的所述第一部分上；以及第二栅极间隔件，设置在所述介电材料层的所述第二部分上。
本发明的另一实施例提供了一种半导体结构，包括：第一场效应晶体管(FET)，设置在第一鳍结构上，其中，所述第一场效应晶体管进一步包括第一栅极堆叠件、设置在所述第一栅极堆叠件的两侧上的第一源极/漏极部件、设置在所述第一栅极堆叠件的侧壁上的第一栅极间隔件以及插入在所述第一栅极间隔件和所述第一栅极堆叠件的所述侧壁之间的第一介电材料层；第二场效应晶体管，设置在第二鳍结构上，其中，所述第二场效应晶体管进一步包括第二栅极堆叠件、设置在所述第二栅极堆叠件的两侧上的第二源极/漏极部件、设置在所述第二栅极堆叠件的侧壁上的第二栅极间隔件以及插入在所述第二栅极间隔件和所述第二栅极堆叠件的所述侧壁之间的第二介电材料层，其中所述第一介电材料层具有第一厚度T1，以及所述第二介电材料层具有大于所述第一厚度的第二厚度T2。
本发明的又一实施例提供了一种制造半导体结构的方法，包括：在半导体衬底上形成伪栅极；在所述半导体衬底上形成层间介电层(ILD)；去除所述伪栅极，从而在所述层间介电层中产生栅极沟槽；在所述栅极沟槽中形成介电材料层，从而使得所述介电材料层设置在所述栅极沟槽的侧壁上并且不接触所述栅极沟槽的底面；以及在所述栅极沟槽中形成金属栅极，从而所述金属栅极横跨的尺寸比相应的所述伪栅极的尺寸小所述介电材料层的厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例构建的半导体结构的立体图。
图2是根据一些实施例的集成电路制造方法的流程图。
图3至图11是根据一些实施例构建的处于各个制造阶段的半导体结构的立体图。
图12A和图12B是根据一些实施例构建的处于制造阶段的半导体结构的立体图。
图12C和图12D是根据一些实施例构建的图12A和图12B中的半导体结构的截面图。
图13是根据一些实施例的集成电路制造方法的流程图。
图14A和图14B是根据一些实施例构建的处于制造阶段的半导体结构的立体图。
图14C和图14D是根据一些实施例构建的图14A和图14B中的半导体结构的截面图。
图15A和图15B是根据一些实施例构建的处于制造阶段的半导体结构的立体图。
图15C和图15D是根据一些实施例构建的图15A和图15B中的半导体结构的截面图。
图16是根据一些实施例构建的图15A和图15B中的半导体结构的截面图。
图17是根据一些实施例构建的图16中的半导体结构的栅电极的截面图。
具体实施方式
本发明一般涉及IC器件制造并且，更具体地，涉及将FinFET与其上形成FinFET的衬底隔离的绝缘层以及调节由绝缘层产生的沟道应变以适应FinFET的沟道类型。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果将附图中的器件翻转过来，则描述为在其他元件或部件“下部”或“之下”的元件将被定位于在其他元件或部件“之上”。因此，示例性术语“在...之下”可包括在...之上和在...之下的方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明针对但不以其它方式限制鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P-型金属氧化物半导体(PMOS)FinFET器件和N-型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以FinFET为实例来说明本发明的各个实施例。然而，应该理解，除了权利要求中特别声明外，本申请不应限制于特定类型的器件。
图1是根据本发明的各个方面的工件100的部分的立体图。为了清楚和更好地说明本发明的概念，图1已经简化。可以向工件100添加附加的部件，并且对于工件100的其他实施例来说，可以替换或省略以下所描述的一些部件。
工件100包括衬底102。衬底102包括块状硅衬底。可选地，衬底102可以包括诸如晶体结构的硅或锗的元素半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；或它们的组合。可能的衬底102也包括绝缘体上硅(SOI)衬底。SOI衬底使用注氧隔离(SIMOX)、晶圆接合和/或其它合适的方法制造。衬底102也包括各个隔离部件，诸如浅沟槽隔离(STI)部件116和由STI部件116限定的有源区域104。
在一些实施例中，有源区域104延伸在隔离部件116之上并且具有非平面结构(诸如鳍结构)。鳍结构具有由STI部件分隔开的一个或多个凸起的有源区域(或鳍有源区域)。虽然示出的实施例包括鳍结构，但其它实施例包括在衬底102上形成的其它凸起的有源或无源器件。
工件100包括诸如n-沟道场效应晶体管(nFET)和p-沟道场效应晶体管(pFET)的FET。在有源区域限定在鳍结构中的一些实例中，工件100包括诸如示例性n-沟道FinFET和p-沟道FinFET的FinFET。
在本实施例中，工件100包括设计为核心器件的一个(或多个)第一FET 106和设计为输入/输出(I/O)器件的一个(或多个)第二FET 108。这些器件设计不同并且由公开的方法形成，这将通过详细的描述进行描述。此外，FET 106和108的每个均包括一对相对的源极/漏极部件(或源极/漏极区域)110，其可以包括各种掺杂的半导体材料，并且沟道区域112设置在源极/漏极区域110之间。通过施加至邻近于沟道区域112(并且当有源区域限定在鳍结构中时，包裹环绕沟道区域112)的栅极堆叠件114(诸如114A和114B)的电压来控制通过沟道区域112的载流子(对于n-沟道器件为电子并且对于p-沟道器件为空穴)的流动。栅极堆叠件114被示为透明以更好地示出下面的沟道区域112。
在一些实施例中，有源区域限定在鳍结构中，沟道区域112凸出在STI部件116之上。与可比较的平面器件相比，凸起的沟道区域112提供了接近栅极堆叠件114的更大的表面积。这增强了栅极堆叠件114与沟道区域112之间的电磁场相互作用，从而可以减小与更小的器件相关的阈值电压、泄漏和短沟道效应。因此，在许多实施例中，FinFET和其他非平面器件与它们的平面对比物相比在更小的占位面积方面能实现更好的性能。
在各个实施例中，本发明的方法和结构提供了具有不同结构的FET 106和108，该结构包括相应的栅极介电层和栅极侧壁介电材料层，诸如不同的厚度。在本实施例中，衬底102的半导体材料包括硅并且可以进一步包括诸如硅锗(SiGe)的其它半导体材料以用于应变效应或其它性能增强。有源区域104具有在X方向上定向的伸长的形状，而栅极堆叠件114具有在Y方向上定向的伸长的形状。X和Y方向彼此正交。
在一些实施例中，本发明的结构和方法可以提供未掺杂的并且具有更高载流子迁移率的沟道区域112，并且进一步增强器件性能，诸如增加的器件速度。在一些其它实施例中，沟道区域112可以可选地掺杂有适当类型的掺杂剂。
现在将参照图2至图17描述形成具有FET器件(诸如106和108)的工件100的示例性方法。图2是根据本发明的各个方面的用于在工件100上制造FET器件的方法200的流程图。下图指的是工件100的立体图，和/或穿过FET器件的沟道区域112(例如，沿着平面122、平面124或平面126)或穿过源极/漏极区域110(例如，沿着平面128或平面130)截取的截面图。
根据本发明的各个方面共同描述方法200和工件100的结构。应该理解，可在方法200之前、期间和之后提供额外的步骤并且对于方法的其它实施例可替换或消除所描述的一些步骤。在以下描述中，有源区域也统称为鳍结构104。然而，有源区域不限于鳍结构中的鳍有源区域。
首先参照图2的块202和图3，接收包括衬底102(诸如硅衬底)的工件100。衬底102可以可选地或额外地包括元素半导体、化合物半导体或它们的组合。衬底102也可以包括SOI衬底。
可以通过诸如离子注入的适当的方法对衬底102施加各个掺杂工艺。在本实施例中，对衬底102施加防穿孔(API)工艺以通过离子注入对衬底的相应的区域引入适当的掺杂剂。APT工艺可以包括形成具有限定用于nFET的区域的开口的硬掩模；对nFET区域实施离子注入；并且去除硬掩模，并且对于pFET为类似的步骤。
接收的工件100可以具有在其上形成的一层或多层。在图4示出的一个实施例中，衬底102包括在块状硅(诸如硅晶圆)上外延生长的半导体层402，诸如硅。在其它示出的实施例中，衬底102包括在块状硅上形成的第一半导体层和在第一半导体层上形成的第二半导体层。第一半导体层包括第一半导体材料(诸如SiGe)并且第二半导体层包括与第一半导体材料不同的第二半导体材料(诸如Si)。第一半导体层和第二半导体层均通过合适的技术外延生长，诸如选择性外延生长(SEG)。在一些实施例中，用于外延生长的合适的沉积工艺包括原子层沉积(ALD)、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)和/或其它合适的沉积工艺。这些技术的任何一种均可以用于生长具有任何组分(包括梯度组分)的半导体层402。
在一些实施例中，可以形成没有掺杂的半导体层402，因此也称为未掺杂半导体层。例如，在沉积期间，前体不包括含掺杂剂的化学物质。在进一步的实例中，不实施进一步的离子注入，以取消向半导体层402引入掺杂剂。在这种实施例中，形成的沟道区域是未掺杂的并且具有较少的缺陷。
为了促进制造并且避免损坏半导体层，可以在衬底102上(诸如半导体层402上)形成硬掩模层404。硬掩模层404包括诸如半导体氧化物、半导体氮化物、半导体氮氧化物和/或半导体碳化物的电介质，并且在示例性实施例中，硬掩模层404包括氧化硅膜和氮化硅膜。可以通过热生长、ALD、CVD、HDP-CVD、PVD和/或其它合适的沉积工艺形成硬掩模层404。
在方法200的后续操作中，可以在硬掩模层404上形成用于限定鳍结构104的光刻胶层(或光刻胶)。示例性光刻胶层包括感光材料(当暴露于光时，导致光刻胶层经受性质改变)，诸如紫外(UV)光，深UV(DUV)光或极UV(EUV)光。这种性质改变可用于通过所提及的显影工艺选择性地去除光刻胶层的曝光或未曝光部分。形成图案化的光刻胶层的该过程也称为光刻图案化。
在一个实施例中，通过光刻工艺图案化光刻胶层以留下设置在工件100上方的部分光刻胶材料。在图案化光刻胶之后，对工件100实施蚀刻工艺以对硬掩模层404开口，从而将图案从光刻胶层转移至硬掩模层404。在图案化硬掩模层404之后，可以去除剩余的光刻胶层。示例性光刻工艺包括旋涂光刻胶层、光刻胶层的软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶层、清洗和干燥(例如，硬烘烤)。可选地，可以通过其它方法(诸如无掩模光刻、电子束写入和离子束写入)来实施、补充或替换光刻工艺。图案化硬掩模层的蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。蚀刻工艺可以包括多个蚀刻步骤。例如，可以通过稀释的氢氟酸溶液蚀刻硬掩模层中的氧化硅膜并且可以通过磷酸溶液蚀刻硬掩模层中的氮化硅膜。
参照图2的块206和图5至图6，在衬底102中形成STI部件116。通过图案化的硬掩模层404的开口蚀刻衬底102(包括本实例中的半导体层402)以限定鳍结构104。对工件100实施一种或多种蚀刻工艺以蚀刻未由图案化的硬掩模层404覆盖的衬底102的部分。在蚀刻工艺期间，图案化的硬掩模层404用作蚀刻掩模以图案化衬底。
蚀刻工艺可以包括任何合适的蚀刻工艺，诸如干蚀刻、湿蚀刻和/或其它蚀刻方法(例如，反应离子蚀刻(RIE))。在一些实施例中，蚀刻工艺包括具有不同蚀刻化学物的多个蚀刻步骤，每一个都针对衬底100的特定材料。在一些实例中，可以通过使用氟基蚀刻剂的干蚀刻工艺蚀刻衬底的半导体材料。
蚀刻工艺设计为产生在第一半导体层302的剩余部分之上延伸的任何合适的高度和宽度的鳍结构104。除限定鳍结构104之外，蚀刻工艺也限定了鳍结构104的有源区域之间的一个或多个隔离沟槽502。
具体地，如图5所示，控制施加至衬底的蚀刻工艺，从而部分地蚀刻衬底102。这可以通过控制蚀刻时间或通过控制其它蚀刻参数实现。在蚀刻工艺之后，形成从衬底102延伸的鳍结构。
参照图6，在衬底102上形成一个或多个隔离部件116。在本实施例中，在隔离沟槽502中形成隔离部件116，并且因此也称为STI部件。在沟槽502中填充一种或多种介电材料以形成隔离部件116。合适的填充介电材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、FSG、低K介电材料和/或它们的组合。在各个示例性实施例中，使用HDP-CVD工艺、次大气压CVD(SACVD)工艺、高纵横比工艺(HARP)、可流动CVD(FCVD)合/或旋涂工艺沉积介电材料。
介电材料的沉积之后可以是化学机械抛光/平坦化(CMP)工艺。CMP工艺可以使用硬掩摸层404作为抛光停止层以防止抛光半导体层402。在示出的实施例中，CMP工艺完全地去除了硬掩摸层404，但是在进一步实施例中，在CMP工艺之后，保留了硬掩摸层404的一些部分。
参照图2的块208和图7，使隔离部件116凹进，从而形成鳍结构104和位于鳍有源区域之间的沟槽702。鳍有源区域通过隔离部件116彼此电隔离。包括干蚀刻、湿蚀刻、RIE和/或其它蚀刻方法的任何合适的蚀刻技术均可以用于使填充介电材料凹进，并且在示例性实施例中，各向异性干蚀刻用于选择性地去除隔离部件的填充介电材料而没有蚀刻鳍结构104。
参照图2的块210和图8，在I/O器件区域内的鳍结构104上形成介电材料层802。对于I/O FinFET，介电材料层802用作栅极介电层，或用作I/O FinFET的部分栅极介电层，由于I/O器件要经历更苛刻的电源电涌，因此I/O FinFET具有更厚的栅极介电层以用于稳健性能。在一些实施例中，介电层802包括由合适的方法(诸如ALD、CVD、热氧化、臭氧氧化等)沉积的氧化硅。介电层802的形成可以进一步包括随后的退火工艺以提高材料质量，诸如增加材料密度和减少缺陷。在本实施例中，介电材料层沉积在核心器件区域和I/O器件区域中的鳍结构上，并且在去除伪栅极之后，随后从核心器件区域去除。
参照图2的块212和图9，在鳍结构104上形成一个或多个伪栅极902。在沟道区域112上方形成伪栅极902。在一些实例中，形成伪栅极902包括沉积包含多晶硅或其它合适的材料的伪栅极层并且通过光刻工艺和蚀刻图案化伪栅极层。栅极硬掩模层904可以形成在伪栅极材料层上并且在伪栅极的形成期间用作蚀刻掩模。栅极硬掩模层904可以包括任何合适的材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、其它合适的材料和/或它们的组合。在一个实施例中，栅极硬掩模904包括多种膜，诸如氧化硅和氮化硅。在一些实施例中，形成伪栅极的图案化工艺包括通过光刻工艺形成图案化的光刻胶层；使用图案化的光刻胶层作为蚀刻掩模蚀刻硬掩模层；并且使用图案化的硬掩模层作为蚀刻掩模蚀刻栅极材料层以形成伪栅极。
参照图2的块214和图10，在伪栅极902的侧壁上形成一个或多个栅极侧壁部件1002。栅极侧壁部件1002可以用于偏移随后形成的源极/漏极部件并且可以用于设计或修改源极/漏极结构轮廓。栅极侧壁部件1002可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其它合适的介电材料和/或它们的组合。栅极侧壁部件1002具有直接接触伪栅极902的侧壁的内表面，其中，该内表面具有与介电材料层802(与伪栅极902的底面直接接触)的组分不同的组分。以这种方式设计以在后面的阶段中提供选择性沉积。例如，介电材料层802是氧化硅，而栅极侧壁部件1002的内表面是氮化硅。在一些实施例中，如图11所示，栅极侧壁部件1002可以包括多层，诸如伪栅极902的侧壁上的第一栅极间隔件(或密封层)1002A和密封层上的第二栅极间隔件1002B。在进一步的实施例中，密封层1002A是氮化硅并且第二栅极间隔件1002B是氧化硅或者氮化硅。包括密封层(或第一栅极间隔件)和第二栅极间隔件的每个栅极侧壁部件也统称为栅极间隔件。栅极侧壁部件1002的形成包括沉积和各向异性蚀刻(诸如干蚀刻)。在一个实例中，密封层1002A通过ALD形成并且栅极间隔件1002B通过沉积和各向异性蚀刻形成。
在一些实施例中，凸起的源极/漏极部件110形成在源极/漏极区域内。凸起的源极/漏极部件可以通过选择性外延生长形成以用于具有增强的载流子迁移率和器件性能的应变效应。伪栅极902和栅极间隔件1002将源极/漏极部件110限制到源极/漏极区域。在许多实施例中，源极/漏极部件110通过一个或多个外延或外延(epi)工艺形成，其中，Si部件、SiGe部件、SiC部件和/或其它合适的部件以晶态生长在鳍结构104上。可选地，在外延生长之前，施加蚀刻工艺以使源极/漏极区域凹进。合适的外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合适的工艺。外延工艺可以使用与鳍结构104的组分相互作用的气态和/或液态前体。
在外延工艺期间，源极/漏极部件110可以是原位掺杂的，引入掺杂种类包括：p-型掺杂剂，诸如硼或BF2；n-型掺杂剂，诸如磷或砷；和/或包括它们的组合的其它合适的掺杂剂。如果源极/漏极部件110不是原位掺杂的，实施注入工艺(即，结注入工艺)以将相应的掺杂剂引入至源极/漏极部件110。在示例性实施例中，nFET中的源极/漏极部件110包括SiCP或SiP，而pFET中的那些包括GeSnB(锡可用于调节晶格常数)和/或SiGeSnB。在一些其它实施例中，凸起的源极/漏极部件110包括多于一个半导体材料层。例如，硅锗层外延生长在源极/漏极区域内的衬底上，并且硅层外延生长在硅锗层上。之后，可以实施一种或多种退火工艺以激活源极/漏极部件110。合适的退火工艺包括快速热退火(RTA)、激光退火工艺、其它合适的退火技术或它们的组合。
参照图2的块216和图11，在衬底上形成层间介电材料(ILD)1102以覆盖源极/漏极区域中的源极/漏极部件110。围绕伪栅极902和栅极侧壁部件(或栅极间隔件)1002的ILD1102允许将伪栅极902去除并且在产生的腔(也称为栅极沟槽)1104中形成置换栅极114。相应地，在这种实施例中，如图11所示，在沉积ILD 1102之后去除伪栅极902。ILD 1102也可以是电互连工件100的各个器件的部分电互连结构。在这种实施例中，ILD 1102用作支撑和隔离导电迹线的绝缘体。ILD 1102可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、其它合适的介电材料和/或它们的组合。在一些实施例中，ILD1102的形成包括沉积和CMP以提供平坦的顶面。在CMP工艺、额外的蚀刻操作或它们的组合期间可以去除硬掩模904。
参照图2的块218和图11，去除了伪栅极902，产生了栅极沟槽1104。在一些实施例中，通过诸如湿蚀刻的蚀刻工艺去除伪栅极以选择性地去除伪栅极。如果存在多种材料，则该蚀刻工艺可以包括多个蚀刻步骤以去除伪栅极。
参照图2的块220和图12A、图12B、图12C和图12D，在栅极沟槽的侧壁上选择性地形成介电材料层，而栅极沟槽的底面无介电材料层。图12A和图12B分别是工件100的核心器件106和I/O器件108的立体图；并且图12C和图12D分别是沿着鳍有源区域中的切割线1202和1204穿过沟道区域的核心器件106和I/O器件108的截面图。
具体地，核心器件区域和I/O器件区域内的介电材料层具有不同的厚度。因此，那些被分开标记。在操作220中，实施选择性沉积以使介电材料层1212选择性地沉积在核心器件106的栅极沟槽的侧壁上并且介电材料层1214选择性地沉积在I/O器件108的栅极沟槽的侧壁上，从而使得每个介电材料层均不接触相应的栅极沟槽的底面。用于核心器件106的介电材料层1212具有第一厚度T1并且用于I/O器件108的介电材料层1214具有大于第一厚度的第二厚度T2。在一些实施例中，比率T2/T1大于2。在一些实施例中，T1在2埃和5埃之间的范围而T2在1纳米和2纳米之间的范围。第一介电材料层和第二介电材料层可以分别形成或在共同的工序中形成。例如，第一介电材料层形成在核心区域和I/O区域内，并且额外的介电材料仅选择性地沉积在I/O区域内，而核心区域被覆盖而未沉积。介电材料层1212或1214改变了栅极沟槽的尺寸并且限定了由相应的介电材料层偏移的相应的最终栅极堆叠件的尺寸。
以下参照图13的流程图进一步描述操作220中的选择性沉积工艺。操作220包括对工件100的放毒工艺(poison process)(或处理)的操作252。放毒工艺改变各个材料层以具有不同的表面组分以用于选择性沉积。例如，工件100包括鳍结构(包括栅极沟槽的底面)上的氧化硅的第一表面和栅极沟槽的侧壁上的氮化硅的第二表面。每个都通过放毒工艺改变以具有不同的表面组分。第二表面可以可选地或额外地包括硅的表面。
在本实施例中，放毒工艺252包括第一化学处理254和第二化学处理256。根据一些实施例，第一化学处理254包括施加第一化学物质以将第一材料层(氧化硅)转变成具有羟基封端的表面，并且将第二材料层(氮化硅或硅)转变成具有氢/氟封端的表面。在一个实例中，第一化学物质包括稀释的氢氟酸(DHF)，诸如100:1DHF溶液。第一处理可以具有从5秒至15秒的处理持续时间。第二化学处理256包括施加第二化学物质以将羟基封端的表面转变成含碳亲水表面。例如，第二化学物质包括十八烷基三氯硅烷(ODTS)甲苯溶液。在第二化学处理中，将工件的表面浸在ODTS甲苯溶液中合适的时间。在一个实例中，工件的表面浸在10mM ODTS甲苯溶液中的持续时间在从20小时至30小时的范围。
在一些实施例中，在施加第二化学物质之后，放毒工艺252进一步包括清洗工艺258。根据一些实例，清洗工艺包括依次在甲苯、丙酮和氯仿溶液中清洗工件。在清洗之后，放毒工艺252可以进一步包括氮气环境中的干燥工艺260。
在放毒工艺之后，操作220进入沉积步骤262。由于放毒的表面具有不同的表面特性，介电材料层(1212或1214)仅沉积在第二材料层或本实例中的氢/氟封端的表面上。该沉积可以采用合适的沉积技术。在本实施例中，该沉积使用ALD沉积。ALD工艺包括具有用于逐层沉积的两个前体的依次循环工序。在一些实例中，该介电材料是氮化硅，并且氮化硅的沉积包括具有六氯二硅烷(Si2Cl6)、二氯硅烷(SiH2Cl2)、乙硅烷(Si2H6)或它们的组合的第一前体的ALD工艺。第二前体可以包括双(叔丁基-氨基)硅烷(C8H22N2Si)或其它合适的化学物质。
在介电材料的沉积之后，随后是步骤264处的蚀刻工艺以从第一材料层(氧化硅)选择性地去除含碳亲水表面。
回参照图2的块222和图14A、图14B、图14C和图14D，从核心器件区域去除氧化硅介电层802。图14A和图14B分别是工件100的核心器件106和I/O器件108的立体图；并且图14C和图14D分别是沿着鳍有源区域中的切割线1402和1404穿过沟道区域的核心器件106和I/O器件108的截面图。在操作222中，从核心器件区域去除氧化硅介电层802。在一些实施例中，去除工艺包括光刻工艺和蚀刻。在进一步的实施例中，去除工艺包括通过光刻工艺形成图案化的光刻胶层1406，其中，图案化的光刻胶层1406覆盖I/O器件区域并且具有开口，开口配置为使得核心器件区域从其中暴露出来。蚀刻工艺可以包括诸如DHF的湿蚀刻以选择性地去除核心器件区域中的栅极沟槽内的氧化硅。
回参照图2的块224和图15A、图15B、图15C和图15D，在栅极沟槽中形成栅极堆叠件114。图15A和图15B分别是工件100的核心器件106和I/O器件108的立体图；并且图15C和图15D分别是沿着鳍有源区域中的切割线1502和1504穿过源极/漏极区域的核心器件106和I/O器件108的截面图。在操作224中，在核心器件区域的栅极沟槽中形成栅极堆叠件114A，并且在I/O器件区域的栅极沟槽中形成栅极堆叠件114B。
栅极堆叠件114(诸如114A或114B)形成在工件100上，包裹环绕鳍结构104的沟道区域112。在一些实施例中，栅极堆叠件114是高k金属栅极，包括高k介电材料的栅极介电层和金属或金属合金的栅电极。在一些实例中，栅极介电层和栅电极的每个均可以包括许多子层。高k介电层可以包括金属氧化物、金属氮化物，诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其它合适的介电材料。栅电极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何合适的材料。在一些实施例中，用于nFET和pFET器件的不同的金属材料具有相应的功函数。栅极堆叠件114通过诸如包括沉积和CMP的工序的工序形成在栅极沟槽中。但是应该理解，栅极堆叠件114可以是任何合适的栅极结构。
工件100的结构，尤其是栅极结构，将参照图16进一步描述。图16是根据一些实施例的沿着鳍有源区域中的切割线122的核心器件(核心FET)106和I/O器件(I/O FET)108的截面图。鳍结构104是衬底102的连续部分并且突出在STI 116之上。
核心器件106包括栅极堆叠件114A和设置在栅极堆叠件114A的两侧上的源极/漏极部件110。栅极堆叠件114A包括栅极介电层1602和由栅极介电层1602围绕的栅电极1604。配置在栅极沟槽内的栅极介电层1602是U形状的。在示例性实例中，鳍有源区域定向在X方向上而栅极堆叠件114A定向在Y方向上。栅极堆叠件114A沿着X方向的横跨的尺寸为Lg1，由于它限定了沟道长度，因此通常称为栅极长度。栅极介电层具有厚度Tg1。核心器件106进一步包括栅极侧壁部件1002，诸如密封层1002A、栅极间隔件1002B或两者。在本实施例中，密封层1002A是L形状的。它包括从栅极堆叠件114A的顶面至鳍结构104的顶面垂直延伸的第一段，以及沿着X方向在鳍结构上横向延伸的第二段。侧壁间隔件1002B形成在密封层1002A的侧壁以及密封层的第二段的顶部上。
在一个这种实施例中，栅极介电层1602包括由合适的方法(诸如ALD、CVD、臭氧氧化等)沉积的界面层。该界面层可以包括氧化硅、氮化硅、氮氧化硅和/或其它合适的材料。在一些实施例中，栅极介电层包括通过合适的技术(诸如ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化、它们的组合和/或其它合适的技术)沉积在界面层(如果界面层存在)上的高k介电层。
之后，在栅极沟槽中填充栅电极材料。通过ALD、PVD、CVD、镀、其它合适的工艺或它们的组合形成栅电极1604。栅电极可以包括单层或多层，诸如金属层、衬垫层、润湿层和/或粘合层。在填充栅电极材料之后，可以实施CMP工艺以产生栅极堆叠件114A(以及114B)的基本平坦的顶面。在形成栅极堆叠件114之后，可以提供工件100以用于进一步制造，诸如接触件的形成和互连结构的进一步制造。
此外，核心区域106包括插入在栅极堆叠件114A和栅极侧壁部件1002(1002A和1002B)之间的介电材料层1212。介电材料层1212通过选择性沉积形成；从栅极堆叠件114A的顶面垂直延伸并且具有均匀的厚度T1。此处，均匀的厚度(T1并且对于之后描述的均匀的厚度T2也同样)意味着相应层的厚度具有非常小的变化，诸如小于10％。
I/O器件108包括栅极堆叠件114B和设置在栅极堆叠件114B的两侧上的源极/漏极部件110。栅极堆叠件114B包括栅极介电层1602和由栅极介电层1602围绕的栅电极1604。配置在栅极沟槽内的栅极介电层1602是U形状的。栅极堆叠件114B在Y方向上定向并且沿着X方向横跨的尺寸为Lg2，称为栅极长度。在本实施例中，Lg2大于Lg1。栅极介电层1602具有厚度Tg1。然而，用于I/O器件108的总栅极介电层包括氧化硅层802和栅极介电层1602。因此，用于I/O器件108的栅极电介质的总厚度为大于Tg1的Tg2。换句话说，用于I/O器件108的栅极电介质的等效氧化物厚度大于用于核心器件106的栅极电介质的等效氧化物厚度，因此使得I/O器件对于电源浪涌更稳健。I/O器件108进一步包括栅极侧壁部件1002，诸如密封层1002A、栅极间隔件1002B或两者，类似于核心器件106的那些。在本实施例中，密封层1002A是L形状的。它包括从栅极堆叠件114B的顶面至鳍结构104的顶面垂直延伸的第一段，以及沿着X方向在鳍结构上横向延伸的第二段。侧壁间隔件1002B形成在密封层1002A的侧壁以及密封层的第二段的顶面上。
此外，I/O器件108包括插入在I/O器件108内的栅极堆叠件114B和栅极侧壁部件1002(诸如1002A和1002B)之间的介电材料层1214。介电材料层1214通过选择性沉积形成；从栅极堆叠件114B的顶面垂直延伸并且终止在氧化硅层802之上(在某些情况下可以接触)；并且具有均匀的厚度T2，其中T2大于T1。在一些实例中，T2/T1的比率大于2。在一些实例中，T1在从2埃至5埃的范围，而T2在从1纳米至2纳米的范围。
具体地，伪栅极具有比最终的栅极(114A或114B)的相应的尺寸(Lg1或Lg2)大的尺寸。即使最终的栅极具有更小的尺寸，公开的方法制成的相应的伪栅极具有更大的尺寸，因此要更强壮和稳健以维持它的形状和位置而不塌陷。如上所述，当半导体制造移动至具有小部件尺寸和高图案密度的先进的技术节点时，栅极可能粘连在一起。本发明的方法和结构提供了消除上述问题的半导体结构。具体地，核心器件106和I/O器件108设计和制造有不同的特性(介电材料层厚度T1和介电材料层厚度T2)以用于相应的性能调节和增强。
选择具有特定组分和表面特性的介电材料层1212/1214和栅极侧壁部件1002以实现选择性沉积，这进一步促进栅极稳健性以解决粘连问题，诸如湿蚀刻或湿清洗期间。在一些实施例中，介电材料层1212或1214是氮化硅层。栅极侧壁部件1002的内表面接触介电材料层(1212或1214)并且是氮化硅表面。例如，当栅极侧壁部件1002仅包括一个材料层时，它是氮化硅层。在其它实例中，栅极侧壁部件1002包括密封层1002A和栅极间隔件1002B，密封层1002A是氮化硅层而栅极间隔件1002B是氧化硅层或氮化硅层。
进一步参照为截面图的图17描述栅电极1604。根据一些实施例，具有详细的栅极材料层的栅电极1604可以代表用于核心器件106的栅电极或用于I/O器件108的栅电极。
如图17所示，栅电极1604包括覆盖层1702、阻挡层1704、功函金属层1606、另一阻挡层1708和填充金属层1710。在进一步的实施例中，通过诸如ALD的适当的沉积技术形成的覆盖层1702包括氮化钛、氮化钽或其它合适的材料。通过诸如ALD的适当的沉积技术形成的阻挡层1704包括氮化钛、氮化钽或其它合适的材料。在一些实例中，阻挡层可以不存在或仅它们的一个存在于栅电极中。
功函金属层1706包括具有适当功函数的金属或金属合金的导电层，从而使得相应的FET对于它的器件性能是增强的。功函(WF)金属层1706对于pFET和nFET是不同的，分别称为n-型WF金属和p-型WF金属。WF金属的选择依赖于将在有源区域上形成的FET。例如，半导体结构100包括用于nFET的第一有源区域和用于pFET的另一有源区域，并且相应地，n-型WF金属和p-型WF金属分别形成在相应的栅极堆叠件中。具体地，n-型WF金属是具有第一功函数的金属，从而使得相关的nFET的阀值电压减小。n-型WF金属接近于硅导带能量(Ec)或更低的功函数，呈现更容易的电子逃逸。例如，n-型WF金属具有约4.2eV或更小的功函数。p-型WF金属是具有第二功函数的金属从而使得相关的pFET的阀值电压减小。p-型WF金属接近于硅价带能量(Ev)或更高的功函数，对核子呈现强的电子结合能。例如，p-型功函数金属具有约5.2eV或更高的WF。
在一些实施例，n-型WF金属包括钽(Ta)。在其他实施例中，n-型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或它们的组合。在其他实施例中，n-金属包括Ta、TiAl、TiAlN、氮化钨(WN)或它们的组合。n-型WF金属可以包括如堆叠件的各个金属基膜以用于优化的器件性能和工艺兼容性。在一些实施例中，p-型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，p-型WF金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAl)或它们的组合。P-型WF金属可以包括如堆叠件的各个金属基膜以用于优化的器件性能和工艺兼容性。通过诸如PVD的合适的技术沉积功函金属。
通过诸如ALD的适当的沉积技术形成的阻挡层1708包括氮化钛、氮化钽或其他合适的材料。在各个实施例中，填充金属层1710包括铝、钨或其他合适的金属。通过诸如PVD或镀的合适的技术沉积填充金属层1710。
本发明提供了制造具有各种FinFET的半导体结构的方法和半导体结构，其中，根据核心器件或I/O器件，FinFET具有不同的配置和尺寸。不同的实施例中可能存在多种优势。该方法包括选择性沉积，从而使得伪栅极具有更大的尺寸以经受湿蚀刻/清洗而不塌陷。核心器件和I/O器件的不同结构增强了相应的器件性能。
因此，根据一些实施例，本发明提供了半导体结构。半导体结构包括位于衬底上的鳍结构；在鳍结构上形成的第一栅极堆叠件和第二栅极堆叠件；设置在第一栅极堆叠件和第二栅极堆叠件上的介电材料层，其中，介电材料层包括设置在第一栅极堆叠件的侧壁上具有第一厚度的第一部分和设置在第二栅极堆叠件的侧壁上具有大于第一厚度的第二厚度的第二部分；设置在介电材料层的第一部分上的第一栅极间隔件；以及设置在介电材料层的第二部分上的第二栅极间隔件。
根据一些其它实施例，本发明也提供了半导体结构。半导体结构包括在衬底上形成的第一栅极堆叠件和第二栅极堆叠件；设置在第一栅极堆叠件和第二栅极堆叠件上的介电材料层，其中，介电材料层包括设置在第一栅极堆叠件的侧壁上具有第一厚度的第一部分和设置在第二栅极堆叠件的侧壁上具有大于第一厚度的第二厚度的第二部分；设置在介电材料层的第一部分上的第一栅极间隔件；以及设置在介电材料层的第二部分上的第二栅极间隔件。
根据一些其它实施例，本发明也提供了半导体结构。该半导体结构包括设置在第一鳍结构上的第一场效应晶体管(FET)，其中，第一FET进一步包括第一栅极堆叠件、设置在第一栅极堆叠件的两侧上的第一源极/漏极部件、设置在第一栅极堆叠件的侧壁上的第一栅极间隔件以及插入在第一栅极间隔件和第一栅极堆叠件的侧壁之间的第一介电材料层；以及设置在第二鳍结构上的第二FET，其中，第二FET进一步包括第二栅极堆叠件、设置在第二栅极堆叠件的两侧上的第二源极/漏极部件、设置在第二栅极堆叠件的侧壁上的第二栅极间隔件以及插入在第二栅极间隔件和第二栅极堆叠件的侧壁之间的第二介电材料层。第一介电材料层具有第一厚度T1，并且第二介电材料层具有大于第一厚度的第二厚度T2。
半导体结构包括设置在衬底上的第一场效应晶体管(FET)，其中，第一FET进一步包括第一栅极堆叠件、设置在第一栅极堆叠件的两侧上的第一源极/漏极部件、设置在第一栅极堆叠件的侧壁上的第一栅极间隔件以及插入在第一栅极间隔件和第一栅极堆叠件的侧壁之间的第一介电材料层；以及设置在衬底上的第二FET，其中，第二FET进一步包括第二栅极堆叠件、设置在第二栅极堆叠件的两侧上的第二源极/漏极部件、设置在第二栅极堆叠件的侧壁上的第二栅极间隔件以及插入在第二栅极间隔件和第二栅极堆叠件的侧壁之间的第二介电材料层。第一介电材料层具有第一厚度T1，并且第二介电材料层具有大于第一厚度的第二厚度T2。
在上述半导体结构中，其中，所述第二厚度与所述第一厚度的比率大于2。
在上述半导体结构中，其中，所述第二厚度与所述第一厚度的比率大于2，所述介电材料层是氮化硅层，具有小于5埃的所述第一厚度和大于10埃的所述第二厚度。
在上述半导体结构中，其中，所述介电材料层的所述第一部分插入在所述第一栅极堆叠件的所述侧壁和所述第一栅极间隔件之间，其中，所述第一部分从所述第一栅极堆叠件的顶面以均匀的厚度垂直延伸；以及所述介电材料层的所述第二部分插入在所述第二栅极堆叠件的所述侧壁和所述第二栅极间隔件之间，其中，所述第二部分从所述第二栅极堆叠件的顶面以均匀的厚度垂直延伸。
在上述半导体结构中，其中，所述介电材料层的所述第一部分插入在所述第一栅极堆叠件的所述侧壁和所述第一栅极间隔件之间，其中，所述第一部分从所述第一栅极堆叠件的顶面以均匀的厚度垂直延伸；以及所述介电材料层的所述第二部分插入在所述第二栅极堆叠件的所述侧壁和所述第二栅极间隔件之间，其中，所述第二部分从所述第二栅极堆叠件的顶面以均匀的厚度垂直延伸，所述第一栅极间隔件延伸至所述第一栅极堆叠件的底面并且进一步在所述鳍结构上横向延伸；并且所述第二栅极间隔件延伸至所述第二栅极堆叠件的底面并且进一步在所述鳍结构上横向延伸。
在上述半导体结构中，其中，所述第一栅极堆叠件包括设置在所述鳍结构上的第一栅极介电膜和设置在所述第一栅极介电膜上的第一栅电极；以及所述第二栅极堆叠件包括设置在所述鳍结构上的第二栅极介电膜、设置在所述第二栅极介电膜上的所述第一栅极介电膜以及设置在所述第一栅极介电膜上的第二栅电极。
在上述半导体结构中，其中，所述第一栅极堆叠件包括设置在所述鳍结构上的第一栅极介电膜和设置在所述第一栅极介电膜上的第一栅电极；以及所述第二栅极堆叠件包括设置在所述鳍结构上的第二栅极介电膜、设置在所述第二栅极介电膜上的所述第一栅极介电膜以及设置在所述第一栅极介电膜上的第二栅电极，所述半导体结构还包括：第一源极/漏极部件，设置在所述第一栅极堆叠件的相对侧上，其中，所述第一栅极堆叠件和所述第一源极/漏极部件配置为第一场效应晶体管；以及第二源极/漏极部件，设置在所述第二栅极堆叠件的相对侧上，其中，所述第二栅极堆叠件和所述第二源极/漏极部件配置为用于输入/输出的第二场效应晶体管。
在上述半导体结构中，其中，所述第一栅极堆叠件包括设置在所述鳍结构上的第一栅极介电膜和设置在所述第一栅极介电膜上的第一栅电极；以及所述第二栅极堆叠件包括设置在所述鳍结构上的第二栅极介电膜、设置在所述第二栅极介电膜上的所述第一栅极介电膜以及设置在所述第一栅极介电膜上的第二栅电极，所述第一栅极介电膜包括水平部分和垂直部分，其中，所述第一栅极介电膜的所述垂直部分围绕所述第一栅电极并且夹在所述第一栅电极和所述介电材料层的第一部分之间，其中，所述第一栅极介电膜的所述水平部分夹在所述第一栅电极和所述鳍结构之间。
本发明提供了制造半导体结构的方法。该方法包括在半导体衬底上形成伪栅极，在半导体衬底上形成层间介电层(ILD)；去除伪栅极，从而在ILD中产生栅极沟槽；在栅极沟槽中形成介电材料层，从而使得该介电材料层设置在栅极沟槽的侧壁上并且不接触栅极沟槽的底面；并且在栅极沟槽中形成金属栅极，从而该栅极横跨的尺寸比相应的伪栅极的尺寸小介电材料层的厚度。
在上述半导体结构中，其中，T2/T1的比率大于2。
在上述半导体结构中，其中，所述第一介电材料层是氮化硅层，所述第二介电材料层是氮化硅层，以及所述第一栅极间隔件和所述第二栅极间隔件包括氮化硅。
在上述半导体结构中，其中，所述第一介电材料层从所述第一栅极堆叠件的顶面以均匀的厚度垂直延伸；以及所述第二介电材料层从所述第二栅极堆叠件的顶面以均匀的厚度垂直延伸。
在上述半导体结构中，其中，所述第一介电材料层从所述第一栅极堆叠件的顶面以均匀的厚度垂直延伸；以及所述第二介电材料层从所述第二栅极堆叠件的顶面以均匀的厚度垂直延伸，所述第一栅极间隔件是L形状的，垂直延伸至所述第一鳍结构并且在所述第一鳍结构上进一步横向延伸；以及所述第二栅极间隔件是L形状的，垂直延伸至所述第二鳍结构并且在所述第二鳍结构上进一步横向延伸。
在上述半导体结构中，其中，所述第一栅极堆叠件包括设置在所述第一鳍结构上的第一栅极介电膜以及设置在所述第一栅极介电膜上的第一栅电极；以及所述第二栅极堆叠件包括设置在所述第二鳍结构上的第二栅极介电膜、设置在所述第二栅极介电膜上的所述第一栅极介电膜和设置在所述第一栅极介电膜上的第二栅电极，其中，所述第一介电材料层定位在所述第二栅极介电膜的顶面之上，并且所述第二介电材料层定位在所述第一栅极介电膜的顶面之上。
在各个实施例中，该方法可以进一步包括在施加第二化学物质之后实施清洗工艺并且在氮气环境中实施干燥工艺，其中，清洗工艺包括在甲苯、丙酮和氯仿中依次清洗。该方法可以进一步包括在沉积工艺之后，施加蚀刻工艺以从第一材料层选择性地去除含碳亲水表面。根据一些实例，在该方法中，第一材料层是氧化硅层并且第二材料层是硅层和氮化硅层的一种。
在上述方法中，其中，所述伪栅极的形成包括形成第一材料层的栅极介电层、位于所述栅极介电层上的伪栅电极以及位于所述伪栅电极的侧壁上的第二材料层的栅极侧壁部件，其中，所述第二材料层在组分上与所述第一材料层不同；以及在所述栅极沟槽中形成所述介电材料层包括实施选择性沉积，从而将所述介电材料层沉积至所述栅极沟槽的所述侧壁上的所述第二材料层而没有沉积至所述栅极沟槽的所述底面上的所述第一材料层。
在上述方法中，其中，所述伪栅极的形成包括形成第一材料层的栅极介电层、位于所述栅极介电层上的伪栅电极以及位于所述伪栅电极的侧壁上的第二材料层的栅极侧壁部件，其中，所述第二材料层在组分上与所述第一材料层不同；以及在所述栅极沟槽中形成所述介电材料层包括实施选择性沉积，从而将所述介电材料层沉积至所述栅极沟槽的所述侧壁上的所述第二材料层而没有沉积至所述栅极沟槽的所述底面上的所述第一材料层，所述介电材料层是氮化硅；所述第一材料层是氧化硅；并且所述第二材料层是氮化硅。
在上述方法中，其中，所述伪栅极的形成包括形成第一材料层的栅极介电层、位于所述栅极介电层上的伪栅电极以及位于所述伪栅电极的侧壁上的第二材料层的栅极侧壁部件，其中，所述第二材料层在组分上与所述第一材料层不同；以及在所述栅极沟槽中形成所述介电材料层包括实施选择性沉积，从而将所述介电材料层沉积至所述栅极沟槽的所述侧壁上的所述第二材料层而没有沉积至所述栅极沟槽的所述底面上的所述第一材料层，所述介电材料层的形成包括：实施放毒处理，所述放毒处理进一步包括：施加第一化学物质以将所述第一材料层转变成具有羟基封端的表面，并且将所述第二材料层转变成具有氢/氟封端的表面，以及施加第二化学物质以将所述羟基封端的表面转变成含碳亲水表面；以及实施沉积工艺以在所述氢/氟封端的表面上选择性地沉积所述介电材料层。
在上述方法中，其中，所述伪栅极的形成包括形成第一材料层的栅极介电层、位于所述栅极介电层上的伪栅电极以及位于所述伪栅电极的侧壁上的第二材料层的栅极侧壁部件，其中，所述第二材料层在组分上与所述第一材料层不同；以及在所述栅极沟槽中形成所述介电材料层包括实施选择性沉积，从而将所述介电材料层沉积至所述栅极沟槽的所述侧壁上的所述第二材料层而没有沉积至所述栅极沟槽的所述底面上的所述第一材料层，所述介电材料层的形成包括：实施放毒处理，所述放毒处理进一步包括：施加第一化学物质以将所述第一材料层转变成具有羟基封端的表面，并且将所述第二材料层转变成具有氢/氟封端的表面，以及施加第二化学物质以将所述羟基封端的表面转变成含碳亲水表面；以及实施沉积工艺以在所述氢/氟封端的表面上选择性地沉积所述介电材料层，所述第一化学物质包括稀释的氢氟酸并且所述第二化学物质包括十八烷基三氯硅烷甲苯溶液。
在上述方法中，其中，所述介电材料层的形成包括在所述栅极沟槽的所述侧壁上形成具有第一厚度的所述介电材料层并且在另一栅极沟槽的侧壁上形成具有大于所述第一厚度的第二厚度的所述介电材料层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
鳍结构，位于衬底上；
第一栅极堆叠件和第二栅极堆叠件，形成在所述鳍结构上；
介电材料层，设置在所述第一栅极堆叠件和所述第二栅极堆叠件上，其中，所述介电材料层包括设置在所述第一栅极堆叠件的侧壁上具有第一厚度的第一部分和设置在所述第二栅极堆叠件的侧壁上具有大于所述第一厚度的第二厚度的第二部分；
第一栅极间隔件，设置在所述介电材料层的所述第一部分上；以及
第二栅极间隔件，设置在所述介电材料层的所述第二部分上。
2.根据权利要求1所述的半导体结构，其中，所述第二厚度与所述第一厚度的比率大于2。
3.根据权利要求2所述的半导体结构，其中，所述介电材料层是氮化硅层，具有小于5埃的所述第一厚度和大于10埃的所述第二厚度。
4.根据权利要求1所述的半导体结构，其中，
所述介电材料层的所述第一部分插入在所述第一栅极堆叠件的所述侧壁和所述第一栅极间隔件之间，其中，所述第一部分从所述第一栅极堆叠件的顶面以均匀的厚度垂直延伸；以及
所述介电材料层的所述第二部分插入在所述第二栅极堆叠件的所述侧壁和所述第二栅极间隔件之间，其中，所述第二部分从所述第二栅极堆叠件的顶面以均匀的厚度垂直延伸。
5.根据权利要求4所述的半导体结构，其中，所述第一栅极间隔件延伸至所述第一栅极堆叠件的底面并且进一步在所述鳍结构上横向延伸；并且所述第二栅极间隔件延伸至所述第二栅极堆叠件的底面并且进一步在所述鳍结构上横向延伸。
6.根据权利要求1所述的半导体结构，其中，
所述第一栅极堆叠件包括设置在所述鳍结构上的第一栅极介电膜和设置在所述第一栅极介电膜上的第一栅电极；以及
所述第二栅极堆叠件包括设置在所述鳍结构上的第二栅极介电膜、设置在所述第二栅极介电膜上的所述第一栅极介电膜以及设置在所述第一栅极介电膜上的第二栅电极。
7.根据权利要求6所述的半导体结构，还包括：
第一源极/漏极部件，设置在所述第一栅极堆叠件的相对侧上，其中，所述第一栅极堆叠件和所述第一源极/漏极部件配置为第一场效应晶体管；以及
第二源极/漏极部件，设置在所述第二栅极堆叠件的相对侧上，其中，所述第二栅极堆叠件和所述第二源极/漏极部件配置为用于输入/输出的第二场效应晶体管。
8.根据权利要求6所述的半导体结构，其中，所述第一栅极介电膜包括水平部分和垂直部分，其中，所述第一栅极介电膜的所述垂直部分围绕所述第一栅电极并且夹在所述第一栅电极和所述介电材料层的第一部分之间，其中，所述第一栅极介电膜的所述水平部分夹在所述第一栅电极和所述鳍结构之间。
9.一种半导体结构，包括：
第一场效应晶体管(FET)，设置在第一鳍结构上，其中，所述第一场效应晶体管进一步包括第一栅极堆叠件、设置在所述第一栅极堆叠件的两侧上的第一源极/漏极部件、设置在所述第一栅极堆叠件的侧壁上的第一栅极间隔件以及插入在所述第一栅极间隔件和所述第一栅极堆叠件的所述侧壁之间的第一介电材料层；
第二场效应晶体管，设置在第二鳍结构上，其中，所述第二场效应晶体管进一步包括第二栅极堆叠件、设置在所述第二栅极堆叠件的两侧上的第二源极/漏极部件、设置在所述第二栅极堆叠件的侧壁上的第二栅极间隔件以及插入在所述第二栅极间隔件和所述第二栅极堆叠件的所述侧壁之间的第二介电材料层，其中，所述第一介电材料层具有第一厚度T1，以及
所述第二介电材料层具有大于所述第一厚度的第二厚度T2。
10.一种制造半导体结构的方法，包括：
在半导体衬底上形成伪栅极；
在所述半导体衬底上形成层间介电层(ILD)；
去除所述伪栅极，从而在所述层间介电层中产生栅极沟槽；
在所述栅极沟槽中形成介电材料层，从而使得所述介电材料层设置在所述栅极沟槽的侧壁上并且不接触所述栅极沟槽的底面；以及
在所述栅极沟槽中形成金属栅极，从而所述金属栅极横跨的尺寸比相应的所述伪栅极的尺寸小所述介电材料层的厚度。
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