CN104681615B - 用于具有掩埋SiGe氧化物的FinFET器件的结构和方法 - Google Patents

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Abstract

本发明提供了一种半导体器件，该器件包括：第一半导体材料的衬底；具有堆叠在衬底上的第一部分、第二部分和第三部分的鳍部件；形成在衬底上并且设置在鳍部件的两侧上的隔离部件；包括所述第二半导体材料、设置在第二部分的凹进的侧壁上、限定位于半导体氧化物部件上面并且位于第三部分下面的凹陷的空隙的半导体氧化物部件；以及设置在鳍部件和隔离部件上的栅极堆叠件。栅极堆叠件包括延伸进入凹陷的空隙并且填充所述凹陷的空隙的栅极介电层。第一和第三部分包括具有第一晶格常数的第一半导体材料。第二部分包括具有第二晶格常数的第二半导体材料，第二晶格常数不同于第一晶格常数。本发明涉及用于具有掩埋SiGe氧化物的FinFET器件的结构和方法。

Description

用于具有掩埋SiGe氧化物的FinFET器件的结构和方法
技术领域
本发明涉及用于具有掩埋SiGe氧化物的FinFET器件的结构和方法。
背景技术
半导体集成电路(IC)工业已经经历了指数式增长。IC材料和设计中的技术进步已经产生了数代IC，其中每代IC都具有比上一代IC更小和更复杂的电路。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小元件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而带来益处。
这种按比例缩小工艺也增加了加工和制造IC的复杂度，并且为了实现这些进步，需要IC加工和制造中的类似发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以代替平面晶体管。此外，诸如硅锗的外延生长也被引入晶体管。虽然现有的FinFET器件和制造FinFET器件的方法通常已足够满足它们的预期目的，但是它们并非在所有方面都尽如人意。例如，发现了由于锗迁移引起的晶体管泄漏。需要用于FinFET器件的结构和方法以解决上述问题。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体结构，包括：第一半导体材料的衬底，具有第一晶格常数；鳍部件，形成在所述衬底上，其中，所述鳍部件包括：所述第一半导体材料的第一部分，设置在所述衬底上方；第二半导体材料层的第二部分，设置在所述第一部分上方，其中，所述第二半导体材料具有与所述第一晶格常数不同的第二晶格常数；和所述第一半导体材料的第三部分，设置在所述第二部分上方；隔离部件，形成在所述衬底上并且设置在所述鳍部件的两侧上，其中，所述第二部分的顶面位于所述隔离部件的顶面之上并且所述第二部分包括凹进的侧壁；半导体氧化物部件，包括所述第二半导体材料，设置在所述第二部分的凹进的侧壁上，限定位于半导体氧化物部件上面并且位于所述鳍部件的第三部分下面的凹陷的空隙；以及栅极堆叠件，设置在所述鳍部件和所述隔离部件上，其中，所述栅极堆叠件包括延伸进入所述凹陷的空隙并且填充在所述凹陷的空隙中的栅极介电层，从而在所述凹陷的空隙中形成侧面电介质顶端。
在上述半导体结构中，所述半导体氧化物部件包括第一介电材料；以及所述侧面电介质顶端包括与所述第一介电材料不同的第二介电材料。
在上述半导体结构中，所述半导体氧化物部件包括氧化硅锗和氧化锗中的至少一种；以及所述侧面电介质顶端包括高k介电材料。
在上述半导体结构中，所述高k介电材料选自由HfSiO、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4和氮氧化物(SiON)组成的组。
在上述半导体结构中，所述鳍部件的第三部分位于所述隔离部件的顶面之上；以及所述侧面电介质顶端从所述隔离部件的顶面至所述第三部分的底面跨越垂直尺寸H。
在上述半导体结构中，所述侧面电介质顶端跨越水平尺寸W；所述水平尺寸W介于从约1nm至约4nm之间；以及所述垂直尺寸H介于从约3nm至约6nm之间。
在上述半导体结构中，还包括：形成在所述鳍部件上的源极和漏极，其中，所述源极和漏极彼此跨越在第一方向上并且直接位于所述栅极堆叠件下方的沟道区插入在所述源极和漏极之间。
在上述半导体结构中，所述源极、所述漏极和所述栅极堆叠件配置为n型场效应晶体管。
在上述半导体结构中，所述第一半导体材料包括硅而所述第二半导体材料包括硅锗。
在上述半导体结构中，所述栅极堆叠件还包括设置在所述栅极介电层上的栅电极，并且所述栅电极包括金属。
根据本发明的另一方面，还提供了一种半导体结构，包括：隔离部件，形成在半导体衬底中；鳍部件，在第一方向上延伸和形成在所述半导体衬底上，并且由所述隔离部件环绕，其中，所述鳍部件包括从所述半导体衬底延伸的第一部分；设置在所述第一部分上的第一半导体材料的第二部分；和设置在所述第二部分上的第二半导体材料的第三部分，其中，所述第一半导体材料具有第一晶格常数并且所述第二半导体材料具有与所述第一晶格常数不同的第二晶格常数；半导体氧化物部件，形成所述鳍部件的第二部分的侧壁；以及栅极堆叠件，在从所述鳍部件上方至所述隔离部件上方的第二方向上延伸，其中，所述栅极堆叠件包括延伸以填充凹陷的空隙的栅极介电层，所述凹陷的空隙垂直地限定在所述半导体氧化物部件和所述鳍部件的第三部分之间。
在上述半导体结构中，填充在所述凹陷的空隙中的所述栅极介电层形成位于所述半导体氧化物部件上的侧面电介质顶端；所述半导体氧化物部件包括第一介电材料；以及所述侧面电介质顶端包括与所述第一介电材料不同的第二介电材料。
在上述半导体结构中，所述半导体氧化物部件包括氧化硅锗和氧化锗中的至少一种；以及所述侧面电介质顶端包括高k介电材料。
在上述半导体结构中，所述高k介电材料包括HfSiO。
在上述半导体结构中，所述鳍部件的第三部分位于所述隔离部件的顶面之上；所述侧面电介质顶端从所述隔离部件的顶面至所述第三部分的底面跨越垂直尺寸H，所述垂直尺寸H介于从约3nm至约6nm之间；以及所述侧面电介质顶端跨越水平尺寸W，所述水平尺寸W介于从约1nm至约4nm之间。
在上述半导体结构中，还包括：形成在所述鳍部件上的源极和漏极，其中，所述源极和所述漏极彼此跨越在第一方向上，并且限定在所述鳍部件中且直接位于所述栅极堆叠件下方的沟道区插入在所述源极和所述漏极之间。
在上述半导体结构中，还包括位于所述栅极堆叠件下面的沟道区，其中，所述源极、所述漏极和所述栅极堆叠件配置为n型场效应晶体管。
在上述半导体结构中，所述第一半导体材料包括硅而所述第二半导体材料包括硅锗；以及所述栅极堆叠件还包括设置在所述栅极介电层上的栅电极，并且所述栅电极包括金属。
根据本发明的又一方面，还提供了一种方法，包括：在半导体衬底上形成隔离部件，从而限定位于所述半导体衬底上的有源区；凹进所述有源区以形成鳍沟槽；通过在所述有源区内的半导体衬底上第一外延生长第一半导体层和在所述第一半导体层上第二外延生长第二半导体层而在所述鳍沟槽上形成鳍部件；对所述隔离部件实施第一凹进工艺，从而使得所述第一半导体层位于所述隔离部件下方并且嵌入在所述隔离部件中；在所述鳍部件上方和所述隔离部件上方形成伪栅极堆叠件；在所述鳍部件上形成源极和漏极；实施热氧化工艺以选择性地氧化所述第一半导体层以在所述第一半导体层的侧壁上形成半导体氧化物部件；实施第二凹进工艺，从而将所述隔离部件凹进至位于所述第二半导体层下方，从而产生垂直地限定在所述第二半导体层和所述半导体氧化物部件之间的凹陷的空隙；以及形成包括栅极介电层和栅电极的栅极堆叠件，其中，所述栅极介电层延伸至所述凹陷的空隙并且填充在所述凹陷的空隙中。
在上述方法中，在所述半导体衬底上第一外延生长所述第一半导体层包括外延生长硅锗；第二外延生长所述第二半导体层包括外延生长硅；实施所述热氧化工艺包括选择性地氧化所述硅锗以形成所述半导体氧化物部件；以及形成所述栅极堆叠件包括形成高k介电材料的所述栅极介电层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造FinFET器件的示例性方法的流程图。
图2是根据本发明的实施例的正在经历工艺的FinFET器件的示意性立体图。
图3至图6是根据图1的方法构建的示例性FinFET器件在各制造阶段的截面图。
图7是根据本发明的实施例的正在经历工艺的FinFET器件的示意性立体图。
图8A、图9A、图10A、图11A、图12A是根据图1的方法构建的处于各个制造阶段的FinFET器件沿着图7中的线A-A截取的截面图。
图8B、图9B、图10B、图11B、图12B是根据图1的方法构建的处于各个制造阶段的FinFET器件沿着图7中的线B-B截取的截面图。
图13和图14是图12A的FinFET器件的部分的细节。
具体实施方式
为了实施所提供的主题的不同特征，本发明提供了许多不同的实施例或实例。以下描述部件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。例如，以下描述中第一部件形成在第二部件上方或上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中在第一和第二部件之间形成额外的部件的实施例，使得第一和第二部件不直接接触。再者，本发明可在各个实例中重复参照标号和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
本发明针对，但不限制于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开将继续以FinFET作为实例来说明本发明的各个实施例。然而，应当理解，除非特定要求，否则本申请不应限制于器件的特定类型。
图1是根据本发明的各方面的用于制造半导体结构(具体地，包括具有一个或多个FinFET器件的FinFET结构)200的方法100的流程图。图2和图7是根据方法100制造的半导体结构200的侧视立体图。图3至图6是根据方法100构建的处于制造阶段的半导体结构200的截面图。图8A、图9A、图10A、图11A、图12A是半导体结构200沿着图7的线A-A截取的截面图。图8B、图9B、图10B、图11B、图12B是半导体结构200沿着图7的线B-B截取的截面图，其中，线B-B垂直于线A-A的方向。应当理解，在该方法之前、期间和之后可以实施额外的步骤，并且可以替换或消除描述的一些步骤以用于该方法的其他实施例。参考各个视图来共同地描述半导体结构200及其制造方法100。
参考图1和图2至图3，方法100开始于操作102，提供衬底210。在本实施例中，衬底210是块状硅衬底。可选地，衬底210可以包括诸如晶体结构形式的硅或锗的元素半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；或它们的组合。
在另一实施例中，衬底210包含在衬底中具有绝缘层的绝缘体上硅(SOI)结构。示例性绝缘层可以是埋氧层(BOX)。可以使用注氧隔离(SIMOX)、晶圆接合、和/或其他合适的方法制造SOI衬底。
根据本领域公知的设计需求，衬底210可以包括各种掺杂部件。掺杂部件可以掺杂有p型掺杂剂，诸如硼；n型掺杂剂，诸如磷或砷；或它们的组合。掺杂部件可以通过离子注入形成并且可以包括阱结构，诸如P型阱、N型阱或两者。
在衬底210上形成一个或多个隔离部件，从而限定第一鳍式有源区(或第一鳍)220。在本实施例中，隔离部件230是浅沟槽隔离(STI)部件(也由230指代)。STI部件230由包括沉积、光刻、和/或蚀刻工艺的任何合适的工序形成。在一个实施例中，STI部件230通过包括以下步骤的工序形成：形成第一硬掩模层212、穿过第一硬掩模层212的开口对衬底210施加蚀刻工艺以在衬底210中形成沟槽、用一种或多种介电材料(诸如氧化硅)填充沟槽，以及实施化学机械抛光(CMP)工艺以去除过量的介电材料和平坦化顶面，从而形成STI部件230并且限定第一鳍有源区220。
硬掩模层212可以通过沉积材料层(诸如氮化硅)、通过光刻工艺形成图案化的光刻胶(抗蚀剂)层和穿过图案化的光刻胶层的开口蚀刻材料层以形成图案化的硬掩模层212来形成。CMP工艺还可以额外地去除硬掩模层212。可选地，可以在CMP工艺之后通过诸如湿蚀刻的蚀刻工艺去除硬掩模层212。
示例性的光刻工艺可以包括：形成光刻胶层、通过光刻曝光工艺使光刻胶曝光、实施曝光后烘烤工艺、以及对光刻胶层进行显影以形成图案化的光刻胶层。光刻工艺可以可选地通过其他技术代替，诸如电子束写入、离子束写入、无掩模图案化或分子印刷。
在另一个实施例中，图案化的光刻胶层直接使用图案化的掩模层212作为蚀刻工艺的蚀刻掩模以在衬底中210形成沟槽。在又一个实施例中，图案化的硬掩模层212包括氧化硅、氮化硅、氮氧化硅、或任何其他合适的介电材料。图案化的硬掩模层212可以包括单个材料层或多个材料层。硬掩模层212可以通过热氧化、化学汽相沉积(CVD)、原子层沉积(ALD)、或任何其他适当的方法形成。
以隔离鳍有源区的形式在衬底210上形成隔离部件230。例如，STI部件230将各第一鳍220彼此隔离。隔离部件230包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。
参考图1和图4，方法100进行至操作104，在N型FET区315中凹进第一鳍220以形成沟槽310。在凹进工艺之前，形成第二硬掩模320以保护诸如P型FET区325的预定区。特别地，诸如通过较短的蚀刻持续时间控制凹进工艺以实现适度的凹进。在一个实施例中，凹进深度介于约70nm和约100nm的范围内。
第二硬掩模320的形成在许多方面类似于以上结合图3论述的第一硬掩模212的形成。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺、和/或它们的组合。
可以通过设计为选择性地蚀刻半导体衬底210的半导体材料的蚀刻工艺来实现凹进工艺。凹进工艺还可以包括选择性湿蚀刻或选择性干蚀刻。在一个实施例中，湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液、或其他合适的溶液。相应的蚀刻工艺可以利用各种蚀刻参数来调整，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速和/或其他合适的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物质的偏置等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。干蚀刻也可以使用诸如DRIE(深反应离子蚀刻)的机制各向异性地实施。
参考图1和图5，方法100进行至操作106，在沟槽310中沉积第一半导体材料层410和在第一半导体材料410的顶上沉积第二半导体材料层420。在本实施例中，通过选择性外延生长沉积第一半导体材料层410和第二半导体材料层420。在各个实例中，外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。
第一半导体材料层410和第二半导体材料层420彼此不同。第一半导体材料层410具有第一晶格常数而第二半导体材料层420具有与第一晶格常数不同的第二晶格常数。在本实施例中，第一半导体材料层410包括硅锗(SiGe)，而第二半导体材料层420包括具有小于第一半导体材料层410的晶格常数的第二晶格常数的硅。在各个实例中，第一半导体材料层410和第二半导体材料层420可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)、或其他合适的材料。此外，可以实施CMP工艺以去除过量的半导体材料层(410和420)，并使半导体结构200的顶面平坦化。在一个实例中，第一半导体材料层410的厚度介于约35nm和约40nm的范围内。
参考图1和图6，方法100进行至操作108，凹进第二半导体材料层420周围的隔离部件230以横向地暴露第二半导体材料层420的上部，从而在N型FET区315中形成第二鳍510和额外地在P型FET区325中形成第三鳍520。在本实施例中，第二鳍510形成为层420、410和210(从顶部到底部的顺序)的堆叠件。第三鳍520可以由衬底材料210形成。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在本实施例中，控制凹进深度，从而使得第二半导体材料层420基本上被暴露，但第一半导体材料层410仍然嵌入在凹进的隔离部件230中。在一个实例中，第一半导体材料层410的顶面比凹进的隔离部件230的顶面低介于约3nm和约10nm的范围内的垂直尺寸。
第二鳍510包括从半导体衬底210延伸的第一部分、形成在第一部分上的第二部分410以及设置在第二部分上的第三部分420。在本实施例中，第三部分420包括具有第一晶格常数的相同的半导体材料(诸如硅)，而第二部分410包括具有与第一晶格常数不同的第二晶格常数的第二半导体材料(诸如硅锗)。
参考图7，在一些实施例中，第二鳍510和第三鳍520各自包括源极/漏极区530和栅极区540。在进一步的实施例中，源极/漏极区530中的一个是源极区，并且源极/漏极区530中的另一个是漏极区。源极/漏极区530由栅极区540分隔开。
参考图1和图8A至图8B，方法100进行至操作110，形成栅极堆叠件610和位于栅极堆叠件610的侧壁上的侧壁间隔件620。在使用后栅极工艺的一个实施例中，该栅极堆叠件610是伪栅极并且将在后续阶段中由最终的栅极堆叠件代替。特别地，伪栅极堆叠件610将在高热温度工艺(诸如源极/漏极形成期间的用于源极/漏极活化的热退火工艺)之后随后由高k介电层(HK)和金属栅电极(MG)代替。伪栅极堆叠件610在衬底210上形成并且部分地设置在第二鳍510和第三鳍520的部分上方。在一个实施例中，伪栅极堆叠件610包括介电层612、电极层614和第三硬掩模616。由包括沉积和图案化的合适的工序形成伪栅极堆叠件610。图案化工艺还包括光刻和蚀刻。在各个实例中，沉积包括CVD、物理汽相沉积(PVD)、ALD、热氧化、其他合适的技术或它们的组合。光刻工艺包括光刻胶(或抗蚀剂)涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻、和/或其他蚀刻方法(例如，反应离子蚀刻)。
介电层612包括氧化硅。可选地或额外地，介电层612可以包括氮化硅、高k介电材料或其他合适的材料。电极层614可以包括多结晶体硅(多晶硅)。第三硬掩模616包括合适的介电材料，诸如氮化硅、氮氧化硅或碳化硅。
侧壁间隔件620可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。侧壁间隔件620可以包括多层。侧壁间隔件620的典型的形成方法包括：在栅极堆叠件610上方沉积介电材料和然后各向异性地回蚀刻介电材料。回蚀刻工艺可以包括多步蚀刻以获得蚀刻选择性，灵活性和期望的过蚀刻控制。
再次参考图1和图8A至图8B，方法100还包括操作112，在源极/漏极区530中形成源极/漏极部件710。可以通过在源极/漏极区530中对第二鳍510和第三鳍520的部分进行凹进以形成源极/漏极凹进沟槽并且在源极/漏极凹进沟槽中外延生长第三半导体材料层来形成源极/漏极部件710。第三半导体材料层包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其他合适的材料。源极/漏极部件710可以通过一个或多个外延的或外延(epi)工艺形成。源极/漏极部件710可以在外延工艺期间原位掺杂。例如，外延生长的SiGe源极/漏极部件710可以掺杂硼；和外延生长的Si外延源极/漏极部件710可以掺杂碳以形成Si：C源极/漏极部件，可以掺杂磷以形成Si：P源极/漏极部件，或可以掺杂碳和磷以形成SiCP源极/漏极部件。在一个实施例中，源极/漏极部件710不原位掺杂，实施注入工艺(即，结注入工艺)以掺杂源极/漏极部件710。另外，在伪栅极堆叠件610的间隙之间的衬底210上形成层间介电(ILD)层720。ILD层720包括氧化硅、氮氧化硅、低k介电材料或其他合适的介电材料。ILD层720可以包括单层或可选的多层。ILD层720是由诸如CVD、ALD和旋涂(SOG)的合适的技术形成的。之后可以实施化学机械抛光(CMP)工艺以去除过量的ILD层720并且平坦化半导体结构200的顶面。
可以在一个工序中共同地执行操作110和112以形成伪栅极堆叠件610和源极/漏极部件710。下面描述了该工序的一个实施例。首先通过沉积和图案化形成伪栅极堆叠件610。例如，介电层612包括氧化硅并且是由诸如原位蒸汽生长(ISSG)的合适的技术形成的。电极层614包括多晶硅并且是由诸如CVD的合适的技术沉积的。硬掩模层616包括合适的介电材料(诸如氮化硅)并且是由诸如CVD的合适的技术沉积的。然后，通过光刻工艺和蚀刻工艺图案化硬掩模层616，从而在硬掩模层中形成各个开口，暴露出开口内的下面的伪栅极材料。将硬掩模用作蚀刻掩模，穿过硬掩模层的开口对伪栅极材料施加另一蚀刻工艺，从而形成栅极堆叠件610。之后，施加蚀刻工艺以使源极/漏极区530中的第二鳍510和第三鳍520的部分凹进以形成源极/漏极凹进沟槽并且在源极/漏极凹进沟槽中外延生长第三半导体材料层。对半导体结构200施加具有第一掺杂剂量的第一离子注入工艺，从而形成轻掺杂的漏极(LDD)部件。可选地，LDD部件通过原位掺杂形成。之后通过沉积和各向异性蚀刻形成间隔件620。之后，对半导体结构200施加具有大于第一掺杂剂量的第二掺杂剂量的第二离子注入工艺，从而形成重掺杂的源极和漏极部件，该重掺杂的源极和漏极部件通过间隔件620偏移LDD部件。LDD部件和重掺杂的源极和漏极部件共同地组成源极和漏极部件710。此后，通过沉积和抛光(诸如CMP)形成ILD层720。在形成ILD之前或可选地之后，可以去除硬掩模层616。
参考图1和图9A至图9B，方法100进行至操作114，去除伪栅极堆叠件610以形成一个或多个栅极沟槽810，但隔离部件230仍然保留在栅极沟槽810中，从而使得第二鳍510的第一半导体材料层410嵌入在隔离部件230中。换句话说，隔离部件230的顶面高于第一半导体材料层410的顶面。通过诸如选择性湿蚀刻或选择性干蚀刻的蚀刻工艺去除伪栅极堆叠件，该蚀刻工艺设计为相对于第一半导体材料层410和第二半导体材料层420以及侧壁间隔件620具有足够的蚀刻选择性。蚀刻工艺可以包括利用相应的蚀刻剂的一个或多个蚀刻步骤。
参考图1和图10A至图10B，方法100进行至操作116，对半导体结构200实施热氧化工艺。在本实施例中，第一半导体材料层410和第二半导体材料层420处于不同的环境中。特别地，在高应变条件下嵌入第一半导体材料层410并且第二半导体材料层420暴露于无应变或低应变。由于第一和第二半导体材料层的条件不同，热氧化工艺被设计和调整为对氧化未暴露的第一半导体材料层410具有较大的选择性。用于选择性氧化的热氧化工艺的调整包括调整第一半导体材料层410的厚度、第一半导体材料层410的组分(诸如锗浓度)和氧化温度。在一个实施例中，在氧环境中进行热氧化工艺。在另一实施例中，在蒸汽环境和氧环境的组合中进行热氧化工艺。在本实例中，在介于约500℃至约600℃的温度和介于约1atm至约20atm的压力下在H2O反应气体中实施半导体结构200的热氧化工艺。
在热氧化工艺期间，位于栅极沟槽810中的第一半导体材料层410的至少侧部转化为半导体氧化物部件815。因此，在体积膨胀的情况下，半导体氧化物部件815对第二鳍510中的第二半导体材料层420施加应力，其中，晶体管沟道被限定在栅极下面。
在一个实施例中，第一半导体材料层410包括硅锗(SiGex)并且第二半导体材料层420包括硅(Si)。下标x是以原子百分比计的Ge组分并且可以将它调整为满足预定的体积膨胀目标。在一个实施例中，x介于从40％到70％的范围内。第一半导体材料层410由热氧化工艺部分地或完全地氧化，从而形成包括氧化硅锗(SiGeOy)和氧化锗(GeOy)的半导体氧化物部件815，其中下标y是以原子百分比计的氧组分。半导体氧化物部件在垂直方向上从第一半导体材料层410的顶面延伸至底面。在本实例中，半导体氧化物部件815在垂直方向上延伸，其中水平尺寸从第一半导体材料层410的顶面至底面变化。在进一步的实例中，半导体氧化物部件815的水平尺寸达到其最大值并且当接近于半导体氧化物部件815的顶面和底面时减小为零，结果产生截面图中的橄榄形状。
第一半导体材料层410的氧化在FET的沟道中建立了用于提高迁移率的适当的应变。在热氧化工艺期间，暴露的第二半导体材料层420可以部分地氧化为位于其暴露表面上的半导体氧化物层820。
参考图1和图11A至图11B，方法100进行至操作118，利用合适的蚀刻剂通过蚀刻工艺去除氧化物半导体层820，蚀刻剂诸如包括选择性地去除氧化物的氢氟酸(HF)的溶液。在蚀刻工艺期间，也对隔离部件230进行凹进，从而使得隔离部件230的顶面从位于第一半导体材料层410的顶面之上凹进为低于第一半导体材料层410的顶面。换言之，在凹进之后，隔离部件230稍微低于第二半导体材料层420。因此，暴露半导体氧化物部件815的顶端部分。此外，蚀刻工艺也去除半导体氧化物部件815的暴露的顶端部分，导致凹陷的空隙822。在一个实例中，凹陷的空隙822延伸介于约3nm至约6nm的范围内的垂直尺寸并且延伸介于约1nm至约4nm的范围内的水平尺寸。
参考图1和图12A至图12B，方法100进行操作120，在衬底210上方形成金属栅极堆叠件(MG)910，其包裹在第二鳍的部分上方。金属栅极堆叠件910包括栅极介电层和位于栅极电介质上的栅电极。在一个实施例中，该栅极介电层包括具有高介电常数的介电材料层(HK介电层，在本实施例中，介电常数大于热氧化硅的介电常数)，而栅电极包括金属、金属合金或金属硅化物。金属栅极堆叠件910的形成包括沉积以形成各种栅极材料和CMP工艺以去除过量的栅极材料和平坦化半导体结构200的顶面。
在图13和图14中以局部截面图的形式进一步示出了半导体结构200。特别地，为了清楚，放大了半导体结构200的一部分。在实施例中，栅极介电层包括通过诸如原子层沉积(ALD)、CVD、热氧化或臭氧氧化的合适的方法沉积的界面层(IL)912。IL 912包括氧化物、HfSiO和氮氧化物。通过合适的技术在IL 912上沉积HK介电层914，合适的技术诸如ALD、CVD、金属有机CVD(MOCVD)、物理汽相沉积(PVD)、其他合适的技术或它们的组合。HK介电层914可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适的材料。
金属栅(MG)电极916可以包括单层或可选地包括多层结构，诸如具有功函以提高器件性能的金属层(功函金属层)、衬垫层、润湿层、粘附层和导电层(金属、金属合金或金属硅化物)的各种组合。MG电极916可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任何合适的材料或它们的组合。可以通过ALD、PVD、CVD或其他合适的工艺形成MG电极916。可以分别地形成具有不同金属层的N-FET和P-FFET的MG电极916。可以实施CMP工艺以去除过量的MG电极916。CMP工艺为金属栅电极916和ILD层720提供了基本平坦的顶面。
当通过操作120在栅极沟槽中形成栅极堆叠件910时，栅极介电材料也在凹陷的空隙822中填充。如图14和其他附图所示，栅极堆叠件910位于相应的沟道区上方，每个沟道区在第一方向上从相应的源极区跨越至漏极区。由于隔离部件230通过操作118被进一步凹进，因此栅极堆叠件910的底面低于第一半导体材料层410的顶面。
跨越垂直于第一方向的第二方向从两侧对位于相应的沟道区下方的第一半导体材料层410进行凹进。在图13的截面图中，沿着第二方向，凹进的第一半导体层410在中部具有最小厚度并且在顶部和底部具有最大厚度。较大厚度基本上等于第一半导体材料层410的厚度。凹进的第一半导体层410由半导体氧化物部件815进一步保护，半导体氧化物部件815具有从中间部分至底部减小至零的厚度。用栅极介电材料填充凹陷的空隙822，称为侧面电介质顶端(side dielectric tip)920，侧面电介质顶端920直接位于半导体氧化物部件815上。侧面电介质顶端920包括与侧面电介质氧化物部件815的介电材料不同的介电材料。在本实施例中，侧面电介质顶端920包括HK介电材料，并且半导体氧化物部件815包括氧化硅锗或氧化锗。
如图14进一步示出的，侧面电介质顶端920均延伸垂直尺寸H和水平尺寸W。在本实例中，垂直尺寸H介于约1nm至约4nm的范围内，并且水平尺寸W介于约1nm至约4nm的范围内。在操作116的热氧化工艺和其他工艺期间，锗迁移可能减小电阻和诱导源极/漏极短路。特别地，它会导致穿过半导体氧化物部件的顶端部分从源极至漏极的泄漏。通过公开的方法100和半导体结构200，去除了半导体氧化物部件的顶端部分并且由具有增加的隔离效应和改进的晶体管性能的侧面电介质顶端920代替。
FinFET器件200可以进行进一步的CMOS或MOS技术加工以形成本领域已知的各种部件和区域。例如，随后的加工可以在衬底210上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，这些接触件/通孔/线和多层互连部件配置为连接各种部件以形成包括一个或多个FinFET场效应晶体管的功能电路。在进一步的实例中，多层互连包括垂直互连件，诸如通孔或接触件，和水平互连件，诸如金属线。各种互连部件可以实现为各种导电材料，包括铜、钨、和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜有关的多层互连结构。
可以在方法100之前、期间和之后实施额外的操作，并且可以替换或省略以上描述的一些操作以用于该方法的其他实施例。基于以上描述，本发明提供了在具有增大的隔离效应和改进的器件性能的N-FET中具有应变沟道的半导体结构。
从而，本发明提供了半导体结构的一个实施例。该半导体结构包括：具有第一晶格常数的第一半导体材料的衬底；以及形成在衬底上的鳍部件。鳍部件在第一方向上延伸并且包括：设置在衬底上方的第一半导体材料的第一部分；设置在第一部分上方的第二半导体材料层的第二部分；和设置在第二部分上方的第一半导体材料层的第三部分。第二半导体材料具有与第一晶格常数不同的第二晶格常数。该半导体结构还包括形成在衬底上并且设置在鳍部件的两侧上的隔离部件。第二部分的顶面位于隔离部件的顶面之上并且第二部分包括凹进的侧壁，该凹进的侧壁彼此跨越在垂直于第一方向的第二方向上。该半导体结构还包括包含第二半导体材料的半导体氧化物部件，半导体氧化物部件设置在第二部分的凹进的侧壁上，并且限定位于半导体氧化物部件上面并且位于鳍部件的第三部分下面的凹陷的空隙。该半导体结构还包括设置在鳍部件和隔离部件上的栅极堆叠件。栅极堆叠件跨越在第二方向上并且包括延伸进入凹陷的空隙并且填充凹陷的空隙的栅极介电层，从而在凹陷的空隙中形成侧面电介质顶端。
本发明还提供了半导体结构的另一个实施例。该半导体结构包括：形成在半导体衬底中的隔离部件；在第一方向上延伸和形成在半导体衬底上，并且由隔离部件环绕的鳍部件，其中，鳍部件包括从半导体衬底延伸的第一部分；设置在第一部分上的第一半导体材料的第二部分；和设置在第二部分上的第二半导体材料的第三部分；形成鳍部件的第二部分的侧壁的半导体氧化物部件；以及在从鳍部件上方至隔离部件上方的第二方向上延伸的栅极堆叠件。第一半导体材料具有第一晶格常数并且第二半导体材料具有与第一晶格常数不同的第二晶格常数。栅极堆叠件包括延伸以填充凹陷的空隙的栅极介电层，凹陷的空隙垂直地限定在半导体氧化物部件和鳍部件的第三部分之间。
本发明还提供了制造半导体结构的方法的实施例。该方法包括：在半导体衬底上形成隔离部件，从而限定位于半导体衬底上的有源区；凹进有源区以形成鳍沟槽；通过在有源区内的半导体衬底上第一外延生长第一半导体层和在第一半导体层上第二外延生长第二半导体层而在鳍沟槽上形成鳍部件；对隔离部件实施第一凹进工艺，从而使得第一半导体层位于隔离部件下方并且嵌入在隔离部件中；在鳍部件上方和隔离部件上方形成伪栅极堆叠件；在鳍部件上形成源极和漏极；实施热氧化工艺以选择性地氧化第一半导体层以在第一半导体层的侧壁上形成半导体氧化物部件；实施第二凹进工艺，从而将隔离部件凹进至位于第二半导体层下方，从而产生垂直地限定在第二半导体层和半导体氧化物部件之间的凹陷的空隙；以及形成包括栅极介电层和栅电极的栅极堆叠件，其中，栅极介电层延伸至凹陷的空隙并且填充在凹陷的空隙中。
上面论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
第一半导体材料的衬底，具有第一晶格常数；
鳍部件，形成在所述衬底上，其中，所述鳍部件包括：
所述第一半导体材料的第一部分，设置在所述衬底上方；
第二半导体材料层的第二部分，设置在所述第一部分上方，其中，所述第二半导体材料具有与所述第一晶格常数不同的第二晶格常数；和
所述第一半导体材料的第三部分，设置在所述第二部分上方；
隔离部件，形成在所述衬底上并且设置在所述鳍部件的两侧上，其中，所述第二部分的顶面位于所述隔离部件的顶面之上并且所述第二部分包括凹进的侧壁；
半导体氧化物部件，包括所述第二半导体材料，设置在所述第二部分的凹进的侧壁上，限定位于半导体氧化物部件上面并且位于所述鳍部件的第三部分下面的凹陷的空隙；以及
栅极堆叠件，设置在所述鳍部件和所述隔离部件上，其中，所述栅极堆叠件包括延伸进入所述凹陷的空隙并且填充在所述凹陷的空隙中的栅极介电层，从而在所述凹陷的空隙中形成侧面电介质顶端。
2.根据权利要求1所述的半导体结构，其中，
所述半导体氧化物部件包括第一介电材料；以及
所述侧面电介质顶端包括与所述第一介电材料不同的第二介电材料。
3.根据权利要求2所述的半导体结构，其中，
所述半导体氧化物部件包括氧化硅锗和氧化锗中的至少一种；以及
所述侧面电介质顶端包括高k介电材料。
4.根据权利要求3所述的半导体结构，其中，所述高k介电材料选自由HfSiO、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4和氮氧化物(SiON)组成的组。
5.根据权利要求1所述的半导体结构，其中，
所述鳍部件的第三部分位于所述隔离部件的顶面之上；以及
所述侧面电介质顶端从所述隔离部件的顶面至所述第三部分的底面跨越垂直尺寸H。
6.根据权利要求5所述的半导体结构，其中，
所述侧面电介质顶端跨越水平尺寸W；
所述水平尺寸W介于从1nm至4nm之间；以及
所述垂直尺寸H介于从3nm至6nm之间。
7.根据权利要求1所述的半导体结构，还包括：形成在所述鳍部件上的源极和漏极，其中，所述源极和漏极彼此跨越在第一方向上并且直接位于所述栅极堆叠件下方的沟道区插入在所述源极和漏极之间。
8.根据权利要求7所述的半导体结构，其中，所述源极、所述漏极和所述栅极堆叠件配置为n型场效应晶体管。
9.根据权利要求1所述的半导体结构，其中，所述第一半导体材料包括硅而所述第二半导体材料包括硅锗。
10.根据权利要求1所述的半导体结构，其中，所述栅极堆叠件还包括设置在所述栅极介电层上的栅电极，并且所述栅电极包括金属。
11.一种半导体结构，包括：
隔离部件，形成在半导体衬底中；
鳍部件，在第一方向上延伸和形成在所述半导体衬底上，并且由所述隔离部件环绕，其中，所述鳍部件包括从所述半导体衬底延伸的第一部分；设置在所述第一部分上的第一半导体材料的第二部分；和设置在所述第二部分上的第二半导体材料的第三部分，其中，所述第一半导体材料具有第一晶格常数并且所述第二半导体材料具有与所述第一晶格常数不同的第二晶格常数；
半导体氧化物部件，形成所述鳍部件的第二部分的侧壁；以及
栅极堆叠件，在从所述鳍部件上方至所述隔离部件上方的第二方向上延伸，其中，所述栅极堆叠件包括延伸以填充凹陷的空隙的栅极介电层，所述凹陷的空隙垂直地限定在所述半导体氧化物部件和所述鳍部件的第三部分之间。
12.根据权利要求11所述的半导体结构，其中，
填充在所述凹陷的空隙中的所述栅极介电层形成位于所述半导体氧化物部件上的侧面电介质顶端；
所述半导体氧化物部件包括第一介电材料；以及
所述侧面电介质顶端包括与所述第一介电材料不同的第二介电材料。
13.根据权利要求12所述的半导体结构，其中，
所述半导体氧化物部件包括氧化硅锗和氧化锗中的至少一种；以及
所述侧面电介质顶端包括高k介电材料。
14.根据权利要求13所述的半导体结构，其中，所述高k介电材料包括HfSiO。
15.根据权利要求12所述的半导体结构，其中，
所述鳍部件的第三部分位于所述隔离部件的顶面之上；
所述侧面电介质顶端从所述隔离部件的顶面至所述第三部分的底面跨越垂直尺寸H，所述垂直尺寸H介于从3nm至6nm之间；以及
所述侧面电介质顶端跨越水平尺寸W，所述水平尺寸W介于从1nm至4nm之间。
16.根据权利要求11所述的半导体结构，还包括：形成在所述鳍部件上的源极和漏极，其中，所述源极和所述漏极彼此跨越在第一方向上，并且限定在所述鳍部件中且直接位于所述栅极堆叠件下方的沟道区插入在所述源极和所述漏极之间。
17.根据权利要求16所述的半导体结构，还包括位于所述栅极堆叠件下面的沟道区，其中，所述源极、所述漏极和所述栅极堆叠件配置为n型场效应晶体管。
18.根据权利要求11所述的半导体结构，其中，
所述第一半导体材料包括硅而所述第二半导体材料包括硅锗；以及
所述栅极堆叠件还包括设置在所述栅极介电层上的栅电极，并且所述栅电极包括金属。
19.一种形成半导体结构的方法，包括：
在半导体衬底上形成隔离部件，从而限定位于所述半导体衬底上的有源区；
凹进所述有源区以形成鳍沟槽；
通过在所述有源区内的半导体衬底上第一外延生长第一半导体层和在所述第一半导体层上第二外延生长第二半导体层而在所述鳍沟槽上形成鳍部件；
对所述隔离部件实施第一凹进工艺，从而使得所述第一半导体层位于所述隔离部件下方并且嵌入在所述隔离部件中；
在所述鳍部件上方和所述隔离部件上方形成伪栅极堆叠件；
在所述鳍部件上形成源极和漏极；
实施热氧化工艺以选择性地氧化所述第一半导体层以在所述第一半导体层的侧壁上形成半导体氧化物部件；
实施第二凹进工艺，从而将所述隔离部件凹进至位于所述第二半导体层下方，从而产生垂直地限定在所述第二半导体层和所述半导体氧化物部件之间的凹陷的空隙；以及
形成包括栅极介电层和栅电极的栅极堆叠件，其中，所述栅极介电层延伸至所述凹陷的空隙并且填充在所述凹陷的空隙中。
20.根据权利要求19所述的方法，其中，
在所述半导体衬底上第一外延生长所述第一半导体层包括外延生长硅锗；
第二外延生长所述第二半导体层包括外延生长硅；
实施所述热氧化工艺包括选择性地氧化所述硅锗以形成所述半导体氧化物部件；以及
形成所述栅极堆叠件包括形成高k介电材料的所述栅极介电层。
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