KR20150060578A - 매립형 실리콘 게르마늄 산화물을 갖는 FinFET 소자를 위한 구조 및 방법 - Google Patents

매립형 실리콘 게르마늄 산화물을 갖는 FinFET 소자를 위한 구조 및 방법 Download PDF

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Abstract

본 개시는, 제1 반도체 재료의 기판; 상기 기판 상에 적층되는 제1 부분, 제2 부분 및 제3 부분을 구비하는 핀 특징부; 상기 기판 상에 형성되며 그리고 상기 핀 형상부의 측면들에 배치되는 절연 특징부; 제2 반도체 재료를 포함하는 반도체 산화물 특징부들로서, 상기 제2 부분의 후퇴된 측벽들(recessed sidewalls) 상에 배치되고, 상기 반도체 산화물 특징부들 위에 놓이며 그리고 상기 제3 부분 아래에 놓이는 함몰 공동들(dented voids)을 획정하는, 반도체 산화물 특징부들; 및 상기 핀 특징부 및 상기 절연 특징부 상에 배치되는 게이트 적층체를 포함하는 반도체 소자를 제공한다. 상기 게이트 적층체는 상기 함몰 공동들 내로 연장되고 그 내부에 채워지는 게이트 유전체 층을 포함한다. 상기 제1 부분 및 상기 제3 부분은 제1 격자 상수를 갖는 제1 반도체 재료를 포함한다. 상기 제2 부분은 상기 제1 격자 상수와 상이한 제2 격자 상수를 갖는 제2 반도체 재료를 포함한다.

Description

매립형 실리콘 게르마늄 산화물을 갖는 FinFET 소자를 위한 구조 및 방법{STRUCTURE AND METHOD FOR FINFET DEVICE WITH BURIED SIGE OXIDE}
반도체 집적회로(이하, IC) 산업은 기하급수적인 성장을 경험해 왔다.
IC 재료들 및 설계에서의 기술적 진보들은, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 세대들의 IC들을 생산해 왔다. IC 발전의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 소자들의 수)는 일반적으로 증가해 온 가운데, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 요소(또는 라인))는 감소되어 왔다. 이러한 축소 프로세스는 일반적으로 제조 효율을 증가시키고 관련 비용을 낮춤에 의한 이익을 제공한다.
그러한 축소는 또한 IC들의 처리 및 제조의 복잡성을 증가시켜 왔으며, 실현되도록 할 이러한 진보들을 위해 IC 처리 및 제조에 대한 유사한 개발들이 요구된다. 예를 들어, 핀형 전계-효과 트랜지스터(FinFET)와 같은 3차원 트랜지스터가 평면형 트랜지스터를 대체하기 위해 도입된 바 있다. 나아가, 실리콘 게르마늄과 같은 에피택시 성장이 또한 트랜지스터에 도입된다. 비록 기존의 FinFET 소자들 및 FinFET 소자를 제작하는 방법이 일반적으로 그들의 의도된 목적에 적합했지만, 이들은 전체적으로 모든 점에서 만족스럽지는 않았다. 예를 들어, 트랜지스터 누전이 게르마늄 이동으로 인해 확인된다. 요구되는 것은 이상의 문제점을 해소하기 위한 FinFET 소자를 위한 구조 및 방법이다.
본 개시는, 제1 격자 상수를 갖는 제1 반도체 재료의 기판; 및 기판 상에 형성되는 핀 특징부를 포함하는 반도체 구조물을 제공한다. 핀 특징부는 제1 방향으로 연장되고, 기판 위에 배치되는 제1 반도체 재료의 제1 부분; 제1 부분 위에 배치되는 제2 반도체 재료의 제2 부분; 및 제2 부분 위에 배치되는 제1 반도체 재료의 제3 부분을 포함한다. 제2 반도체 재료는 제1 격자 상수와 상이한 제2 격자 상수를 갖는다. 반도체 구조물은, 핀 특징부의 측면들 상에 배치되고 기판 상에 형성되는, 절연 특징부를 더 포함한다. 제2 부분의 상부면이 절연 특징부의 상부면 위에 있고, 제2 부분은, 제1 방향에 수직인 제2 방향으로 서로 걸쳐져 있는, 후퇴된 측벽들을 포함한다. 반도체 구조물은, 제1 반도체 재료를 포함하고, 제2 부분의 후퇴된 측벽들 상에 배치되며, 반도체 산화물 특징부 위에 놓이고 핀 특징부의 제3 부분 아래에 놓이는 함몰 공동들을 한정하는, 반도체 산화물 특징부들을 더 포함한다. 반도체 구조물은 핀 특징부와 절연 특징부 상에 배치되는 게이트 적층체를 더 포함한다. 게이트 적층체는 제2 방향으로 펼쳐지고, 함몰 공동들 내로 연장되고 그 내부에 채워지는 게이트 유전체 층을 포함하며, 그로 인해 함몰 공동들 내에 측부 유전체 끝단부들을 형성한다.
본 개시는 또한, 반도체 기판 내에 형성되는 절연 특징부; 제1 방향으로 연장되고, 상기 반도체 기판 상에 형성되며 그리고 상기 절연 특징부에 의해 둘러싸이는 핀 특징부로서, 상기 반도체 기판으로부터 연장되는 제1 부분; 상기 제1 부분 상에 배치되는 제1 반도체 재료의 제2 부분; 및 상기 제2 부분 상에 배치되는 제2 반도체 재료의 제3 부분을 포함하는, 핀 특징부; 상기 핀 특징부의 상기 제2 부분의 측벽 상에 형성되는 반도체 산화물 특징부; 및 상기 핀 특징부 위로부터 상기 절연 특징부 위까지 제2 방향으로 연장되는 게이트 적층체를 포함하는 반도체 구조물을 제공한다. 제1 반도체 재료는 제1 격자 상수를 가지고 제2 반도체 재료는 제1 격자 상수와 상이한 제2 격자 상수를 갖는다. 게이트 적층체는, 상기 반도체 산화물 특징부 및 상기 핀 특징부의 상기 제3 부분 사이에 수직으로 한정되는 함몰 공간 내를 채우도록 연장되는, 게이트 유전체 층을 포함한다.
본 개시는 또한, 반도체 구조물을 제조하는 방법을 제공한다. 방법은, 반도체 기판 상에 절연 특징부들을 형성하고, 그로 인해 반도체 기판 상에 활성 구역을 한정하는 것; 핀 트렌치를 형성하기 위해 활성 구역을 후퇴시키는 것; 활성 구역 내부의 반도체 기판 상에 제1 반도체 층을 제1 에피택시 성장시킴에 의해 그리고 제1 반도체 층 상에 제2 반도체 층을 제2 에피택시 성장시킴에 의해, 핀 트렌치 상에 핀 특징부를 형성하는 것; 제1 반도체 층이 절연 특징부 아래에 있고 절연 특징부 내에 매립되도록 절연 특징부에 제1 후퇴 프로세스를 실행하는 것; 핀 특징부 및 절연 특징부 위에 더미 게이트 적층체를 형성하는 것; 핀 특징부 상에 소스 및 드레인을 형성하는 것; 제1 반도체 층의 측벽들 상에 반도체 산화물 특징부를 형성하기 위해 제1 반도체 층을 선택적으로 산화시키도록 열적 산화 프로세스를 실행하는 것; 제2 반도체 층과 반도체 산화물 특징부 사이에 수직으로 한정되는 함몰 공동을 생성하기 위해, 절연 특징부가 제2 반도체 층 아래까지 후퇴하게 되도록 제2 후퇴 프로세스를 실행하는 것; 및 상기 함몰 공동으로 연장되고 상기 함몰 공동 내에 채워지는 게이트 유전체 층을 포함하며 그리고 게이트 전극을 포함하는, 게이트 적층체를 형성하는 것을 포함한다.
본 개시는 첨부되는 도면과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않으며 단지 예시의 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가하게 되거나 감소하게 될 수 있다.
도 1은 본 개시의 다양한 양태에 따른 FinFET 소자를 제작하기 위한 예시적 방법의 흐름도이다.
도 2는 본 개시의 실시예에 따른 프로세스들을 경험하는 FinFET 소자의 개략적 사시도이다.
도 3 내지 도 6은 도 1의 방법에 따라 구성되는 제작 단계들에서의 예시적인 FinFET 소자의 단면도들이다.
도 7은 본 개시의 실시예에 따른 프로세스들을 경험하는 FinFET 소자의 개략적 사시도이다.
도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는, 도 1의 방법에 따라 구성되는 여러 제작 단계들에서의 도 7의 A-A선을 따라 취한 FinFET 소자의 단면도들이다.
도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는, 도 1의 방법에 따라 구성되는 여러 제작 단계들에서의 도 7의 B-B선을 따라 취한 FinFET 소자의 단면도들이다.
도 13 및 도 14는 도 12a의 FinFET 소자의 부분들을 도시한 도면들이다.
뒤따르는 개시는 본 발명의 상이한 특징들을 수행하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함의 목적을 위한 것이며 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성에 영향을 미치지 않는다.
본 개시는, 이에 국한되는 것은 아니지만, 핀형 전계-효과 트랜지스터(FinFET) 소자에 관한 것이다. FinFET 소자는, 예를 들어, P형 금속-산화물-반도체(PMOS) FinFET 소자 및 N형 금속-산화물-반도체(NMOS) FinFET 소자를 포함하는, 상보성 금속-산화물-반도체(CMOS) 소자일 수 있다. 뒤따르는 개시는 본 발명의 다양한 실시예들을 설명하기 위해 계속해서 FinFET을 예로 들 것이다. 그러나, 본 출원은, 구체적으로 청구되는 바를 제외하고, 특정 유형의 소자에 국한되어서는 안된다는 것을 유념해야 한다.
도 1은 본 개시의 양태들에 따른 (특히 하나 이상의 FinFET 소자를 구비하는 FinFET 구조물을 포함하는) 반도체 구조물(200)을 제작하기 위한 방법(100)의 흐름도이다. 도 2 및 도 7은 방법(100)에 따라 제조되는 반도체 구조물(200)의 측면측 사시도들이다. 도 3 내지 도 6은 방법(100)에 따라 구성되는 제작 단계들에서의 반도체 구조물(200)의 단면도들이다. 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 도 7의 A-A선을 따라 취한 반도체 구조물(200)의 단면도들이다. 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 도 7의 B-B선을 따라 취한 반도체 구조물(200)의 단면도들이며, 여기서 B-B선은 A-A선의 방향과 수직이다. 부가적인 단계들이 본 방법의 이전에, 도중에 및 이후에 실행될 수 있으며, 그리고 그러한 단계들 중 일부는 본 방법의 다른 실시예들을 위해 교체되거나 제거될 수도 있다는 것을 이해해야 된다. 반도체 구조물(200) 및 이를 제조하는 방법(100)은 여러 도면들을 참조하여 총체적으로 설명된다.
도 1 및 도 2 내지 도 3을 참조하면, 방법(100)은 기판(210)을 제공하는 것에 의한 작업(102)에서 시작한다. 본 실시예에서, 기판(210)은 벌크 실리콘 기판이다. 대안적으로, 기판(210)은, 결정 구조의 실리콘 또는 게르마늄과 같은 단원소 반도체; 게르마늄, 실리콘 탄소, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬과 같은 혼합물 반도체; 또는 이들의 조합들을 포함한다.
다른 실시예에서, 기판(210)은, 기판 내에 절연층을 갖는, 실리콘-온-절연체(silicon-on-insulator: 이하, SOI) 구조를 갖는다. 예시적인 절연체 층은 매립형 산화물 층(buried oxide layer: 이하, BOX)일 수 있다. SOI 기판은 산소 주입(SIMOX), 물 접합, 및/또는 다른 적당한 방법들에 의한 분리를 사용하여 제작될 수 있다.
기판(210)은 당업계에 공지된 바와 같은 설계 요건에 따라 다양한 도핑 특징부들을 포함할 수 있을 것이다. 도핑 특징부들은, 붕소와 같은 P형 불순물; 인 또는 비소와 같은 N형 불순물; 또는 이들의 조합들을 갖도록 도핑될 수 있을 것이다. 도핑 특징부들은 이온 주입에 의해 형성될 수 있으며, P-형 우물, N형 우물 및 둘 모두와 같은, 우물 구조들(well structures)을 포함할 수 있다.
하나 이상의 절연 특징부가 기판(210) 상에 형성되며, 그로 인해 제1 핀형 활성 구역들(또는 제1 핀들)(220)이 획정된다. 본 실시예에서, 절연 특징부들(230)은 얕은 트렌치 절연(shallow trench isolation: 이하, STI) 특징부(또한 참조 부호 230으로 지시됨)이다. STI 특징부들(230)은 증착, 포토리소그래피, 및/또는 식각 프로세스를 포함하는 임의의 적당한 절차에 의해 형성된다.
일 실시예에서, STI 특징부들(230)은, 제1 하드 마스크 층(212)을 형성하는 것, 기판(210)에 트렌치들을 형성하기 위해 제1 하드 마스크 층(212)의 개구부들을 통해 기판(210)에 식각 프로세스를 적용하는 것, 하나 이상의 유전체 재료(실리콘 산화물과 같은)로 트렌치들을 채우는 것, 및 과도한 유전체 재료를 제거하고 상부면을 평탄화하기 위해 화학적 기계적 폴리싱(chemical mechanical polishing: 이하, CMP) 프로세스를 실행하는 것을 포함하는 절차에 의해 형성되며, 그로 인해 STI 특징부(230)를 형성하고 제1 핀 활성 구역들(220)을 획정한다.
하드 마스크 층(212)은, (실리콘 질화물과 같은) 재료 층을 증착함에 의해, 리소그래피 프로세스에 의해 패턴화된 포토레지스트(레지스트) 층을 형성함에 의해, 그리고 패턴화된 하드 마스크 층(212)을 형성하기 위해 패턴화된 포토레지스트 층의 개구부들을 통해 상기 재료 층을 식각함에 의해 형성될 수 있다. CMP 프로세스는 또한 하드 마스크 층(212)을 부가적으로 제거할 것이다. 대안적으로, 하드 마스크 층(212)은, CMP 프로세스 이후에, 습식 식각과 같은 식각 프로세스에 의해 제거될 수도 있을 것이다.
예시적인 포토리소그래피 프로세스가, 포토레지스트 층을 형성하는 것, 리소그래피 노광 프로세스에 의해 레지스트를 노광시키는 것, 노광후 굽기 프로세스(post-exposure bake process)를 실행하는 것, 및 패턴화된 포토레지스트 층을 형성하기 위해 포토레지스트 층을 현상하는 것을 포함할 수 있다. 포토리소그래피 프로세스는 대안적으로, e-빔 쓰기(e-beam writing), 이온-빔 쓰기, 마스크리스 패터닝 또는 분자 프린팅(molecular printing)과 같은, 다른 기술로 대체될 수 있을 것이다.
다른 실시예에서, 패턴화된 포토레지스트 층은 직접적으로, 기판(210)에 트렌치들을 형성하기 위한 식각 프로세스의 식각 마스크로서의 패턴화된 마스크 층(212)에 사용된다. 또 다른 실시예에서, 패턴화된 하드 마스크 층(212)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 적당한 유전체 재료를 포함한다. 패턴화된 하드 마스크 층(212)은 단일 재료 층 또는 복수 재료 층을 포함할 수 있다. 패턴화된 하드 마스크 층(212)은, 열적 산화, 화학적 기상 증착(chemical vapor deposition, 이하 CVD), 원자층 증착(atomic layer deposition: 이하, ALD), 또는 임의의 다른 적당한 방법에 의해 형성될 수 있다.
절연 특징부들(230)은 핀 활성 구역들을 절연하기 위해 성형시 기판(210) 상에 형성된다. 예를 들어, STI 특징부들(230)은 제1 핀들(220)을 서로 분리한다. 절연 특징부들(230)은, 실리콘 산화물, 실리콘 질화물, 실리콘 신화질화물, 공기 틈새, 다른 적당한 재료들, 또는 이들의 조합들을 포함한다.
도 1 내지 도 4를 참조하면, 방법(100)은 N형 FET 구역(315) 내에 트렌치들(310)을 형성하기 위해 제1 핀들(220)을 후퇴시키는 작업(104)을 진행한다. 후퇴 프로세스 이전에, 제2 하드 마스크(320)가 P형 FET 구역(325)과 같은 사전결정된 구역들을 보호하기 위해 형성된다. 특히, 후퇴 프로세스는, 온화한 후퇴를 달성하기 위해, 더 짧은 식각 지속시간을 갖도록 하는 것과 같이 제어된다. 일 실시예에서, 후퇴 깊이는 약 70nm 내지 약 100nm 사이의 범위이다.
제2 하드 마스크(320)의 형성은, 도 3과 관련하여 이상에서 논의되는 제1 하드 마스크(212)와 많은 점에서 유사하다. 후퇴 프로세스는 건식 식각 프로세스, 습식 식각 프로세스, 및/또는 이들의 조합을 포함할 수 있다.
후퇴 프로세스는, 반도체 기판(210)의 반도체 재료를 선택적으로 식각하도록 설계되는 식각 프로세스에 의해 달성될 수 있다. 후퇴 프로세스는 또한 선택적인 습식 식각 또는 선택적인 건식 식각을 포함할 수 있다. 일 실시예에서, 습식 식각 용액은 4-메틸 수산화 암모늄(tetramethylammonium hydroxide: 이하, TMAH), HF/HNO3/CH3COOH 용액, 또는 다른 적당한 용액을 포함한다. 개별적인 식각 프로세스는, 사용되는 부식제(etchant), 식각 온도, 식각 용액 농도, 식각 압력, 전원(source power), RF 바이어스 전압, RF 바이어스 전력, 부식제 유량, 및/또는 다른 적당한 매개변수들과 같은, 여러 식각 매개변수들로 조정될 수 있다. 예를 들어, 습식 식각 용액은, NH4OH, KOH(수산화 칼륨), HF(불화수소산), TMAH, 다른 적당한 습식 식각 용액들, 또는 이들의 조합들을 포함할 수 있다. 건식 식각 프로세스들은 염소계 화학성분(chlorine-based chemistry)을 사용하는 바이어스드 플라즈마 식각 프로세스를 포함한다. 다른 건식 부식제 가스들은, CF4, NF3, SF6, 및 He을 포함한다. 건식 식각은 또한, 깊은 반응성-이온 식각(deep reactive-ion etching: 이하, DRIE)과 같은 메커니즘을 사용하여, 이방성으로 실행될 수도 있을 것이다.
도 1 및 도 5를 참조하면, 방법(100)은, 트렌치(310) 내에 제1 반도체 재료 층(410)을 그리고 제1 반도체 재료 층(410)의 상면 상에 제2 반도체 재료 층(420)을 증착하는 작업(106)을 진행한다. 본 실시예에서, 제1 및 제2 반도체 재료 층(410, 420)은 선택적인 에피택셜 성장에 의해 증착된다. 여러 예들에서, 에피택셜 프로세스들은, CVD 증착 기술들[예를 들어, 기상 에피택시(vapor-phase epitaxy: VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD: UHV-CVD)], 분자 빔 에피택시, 및/또는 다른 적당한 프로세스들을 포함한다.
제1 및 제2 반도체 재료 층(410, 420)은 서로 상이하다. 제1 반도체 재료 층(410)은 제1 격자 상수를 가지고, 제2 반도체 재료 층(420)은 제1 격자 상수와 상이한 제2 격자 상수를 가진다. 본 실시예에서, 제1 반도체 재료 층(410)은 실리콘 게르마늄(SiGe)을 포함하고, 제2 반도체 재료 층(420)은 제1 반도체 재료 층(410)의 격자 상수보다 작은 제2 격자 상수를 갖는 실리콘을 포함한다. 다양한 예들에서, 제1 및 제2 반도체 재료 층(410, 420)은, 게르마늄(Ge), 실리콘(Si), 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP), 또는 다른 적당한 재료들을 포함할 수 있다. 부가적으로, CMP 프로세스가 과도한 반도체 재료 층들(410, 420)을 제거하기 위해, 그리고 반도체 구조물(200)의 상부면을 평탄화하기 위해 실행될 수 있다. 일 예에서, 제1 반도체 재료 층(410)은 약 35nm 내지 40nm 사이의 범위인 두께를 갖는다.
도 1 및 도 6을 참조하면, 방법(100)은, 제2 반도체 재료 층(420)의 상부 부분을 측방으로 노출시키기 위해 제2 반도체 재료 층(420) 둘레의 절연 특징부들(230)을 후퇴시키는 작업(108)을 진행하여, 그로 인해 N형 FET 구역(315) 내에 제2 핀들(510)을 그리고 부가적으로 P형 FET 구역(325) 내에 제3 핀들(520)을 형성하도록 한다. 본 실시예에서, 제2 핀(510)은 층들(위로부터 아래로 제2 반도체 재료 층(420), 제1 반도체 재료 층(410) 및 기판(210)의 순서인)의 적층체로서 형성된다. 제3 핀(520)은 기판 재료(210)로 형성된다. 후퇴 프로세스는 건식 식각 프로세스, 습식 식각 프로세서, 및/또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 후퇴 깊이는, 제2 반도체 재료 층(420)이 실질적으로 노출되지만 제1 반도체 재료 층(410)이 후퇴된 절연 특징부들 내에 매립된 상태로 남아 있도록, 제어된다. 일 예에서, 제1 반도체 재료 층(410)의 상부면은 약 3nm 내지 약 10nm 사이의 범위인 수직 치수 만큼 후퇴된 절연 특징부들(230)의 상부면 아래에 있다.
제2 핀들(510)은 반도체 기판(210)으로부터 연장되는 제1 부분, 제1 부분 상에 형성되는 제2 부분(410) 및 제2 부분 상에 배치되는 제3 부분(420)을 포함한다. 본 실시예에서, 제3 부분(420)은 제1 격자 상수를 갖는 (실리콘과 같은) 동일한 반도체 재료를 포함하며, 제2 부분(410)은 제1 격자 상수와 상이한 제2 격자 상수를 갖는 (실리콘 게르마늄과 같은) 제2 반도체 재료를 포함한다.
도 7을 참조하면, 일부 실시예에서, 제2 및 제3 핀들(510, 520)은 각각 소스/드레인 구역들(530) 및 게이트 구역(540)을 포함한다. 추가적인 실시예에서, 소스/드레인 구역들(530) 중 하나는 소스 구역이며, 그리고 소스/드레인 구역들(530) 중 다른 것은 드레인 구역이다. 소스/드레인 구역들(530)은 게이트 구역(540)에 의해 분리된다.
도 1, 도 8a 및 도 8b를 참조하면, 방법(100)은 게이트 적층체(610) 및 게이트 적층체(610)의 측벽들 상에 측벽 스페이서들(620)을 형성하는 작업(110)을 진행한다. 게이트-라스트 프로세스(gate-last process)를 사용하는 일 실시예에서, 게이트 적층체(610)는 더미 게이트(dummy gate)이며 그리고 후속의 단계에서 최종적인 게이트 적층체로 교체될 것이다. 특히, 더미 게이트 적층체들(610)은 나중에, 소스/드레인 형성 도중에 소스/드레인 활성화를 위한 열적 어닐링(thermal annealing)과 같은, 높은 열적 온도 프로세스들 이후에 하이-k 유전체 층(high-k dielectric layer: HK) 및 금속 게이트 전극(metal gate electrode: MG)으로 교체되어야 한다. 더미 게이트 적층체(610)는 기판(210) 상에 형성되며, 부분적으로 제2 및 제3 핀(510, 520)의 일부분 위에 배치된다. 일 실시예에서, 더미 게이트 적층체(610)는 유전체 층(612), 전극 층(614) 및 제3 하드 마스크(616)를 포함한다. 더미 게이트 적층체(610)는 증착 및 패터닝을 포함하는 적당한 절차에 의해 형성된다. 패터닝 프로세스는 리소그래피 및 식각을 더 포함한다. 여러 실시예들에서, 증착은, CVD, 물리적 기상 증착(physical vapor deposition: PVD), ALD, 열적 산화, 다른 적당한 기술들, 또는 이들의 조합을 포함한다. 리소그래피 프로세스는 포토레지스트(또는 레지스트) 코팅(예를 들어 스핀-온(spin-on) 코팅), 소프트 굽기(soft baking), 마스크 정렬, 노광, 노광후 굽기, 포토레지스트 현상, 헹구기(rinsing), 건조(예를 들어, 하드 굽기), 다른 적당한 프로세스들, 및/또는 이들의 조합을 포함한다. 식각 프로세스는, 건식 식각, 습식 식각, 및/또는 다른 식각 방법들(예를 들어, 반응성 이온 식각)을 포함한다.
유전체 층(612)은 실리콘 산화물을 포함한다. 대안적으로 또는 부가적으로, 유전체 층(612)은 실리콘 질화물, 하이-k 유전체 재료 또는 다른 적당한 재료를 포함한다. 전극 층(614)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 제3 하드 마스크(616)는, 실리콘 질화물, 실리콘 산화질화물 또는 탄화규소와 같은, 적당한 유전체 재료를 포함한다.
측벽 스페이서들(620)은 실리콘 산화물, 실리콘 질화물, 탄화규소, 실리콘 산화질화물, 또는 이들의 조합들과 같은, 유전체 재료를 포함할 수 있다. 측벽 스페이서들(620)은 복수의 층을 포함할 수 있다. 측벽 스페이서들(620)을 위한 전형적인 형성 방법은 게이트 적층체(610) 위에 유전체 재료를 적층하는 것 및 이어서 유전체 재료를 이방성으로 식각 후퇴(etching back)시키는 것을 포함한다. 식각 후퇴 프로세스는, 식각 선택성, 가요성 및 요구되는 과다 식각 제어를 얻기 위해, 복수 단계 식각을 포함할 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 방법(100)은 또한 소스/드레인 구역들(530)에 소스/드레인 특징부들(710)을 형성하는 작업(112)을 포함한다. 소스/드레인 특징부들(710)은, 소스/드레인 후퇴 트렌치들을 형성하기 위해 소스/드레인 구역들(530)에서 제2 및 제3 핀(510, 520)의 일부분을 후퇴시킴에 의해 그리고 소스/드레인 후퇴 트렌치들에서 제3 반도체 재료 층을 에피택셜 성장시킴에 의해 형성될 수 있다. 제3 반도체 재료 층은, Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 다른 적당한 재료를 포함한다. 소스/드레인 특징부들(710)은 하나 이상의 에피택시 또는 에피택셜(에피) 프로세스에 의해 형성될 수 있다. 소스/드레인 특징부들(710)은 에피 프로세스 도중에 동시에 도핑될 수 있다. 예를 들어, 에피택셜 성장 SiGe 소스/드레인 특징부들(710)은 붕소로 도핑될 수 있고; 에피택셜 성장 Si 소스/드레인 특징부들(710)은 Si:C 소스/드레인 특징부들을 형성하기 위해 탄소로, Si:P 소스/드레인 특징부들을 형성하기 위해 인으로, 또는 SiCP 소스/드레인 특징부들을 형성하기 위해 탄소와 인 모두로 도핑될 수 있다. 일 실시예에서, 소스/드레인 특징부들(710)은 동시에 도핑되지 않고, 주입 프로세스(즉, 접합부 주입 프로세스)가 소스/드레인 특징부들(710)을 도핑하기 위해 실행된다. 부가적으로, 층간 유전체 층(interlayer dielectric layer: ILD 층)(720)이 더미 게이트 적층체들(610) 사이의 기판(210) 상에 형성된다. ILD 층(720)은 실리콘 산화물, 실리콘 산화질화물, 로우-k 유전체 재료 또는 다른 적당한 유전체 재료들을 포함한다. ILD 층(720)은 단일 층 또는 대안적인 복수 층을 포함할 수 있다. ILD 층(720)은 CVD, ALD 및 스핀온 코팅(SOG)과 같은 적당한 기술에 의해 형성될 수 있다. 화학적 기계적 폴리싱(CMP) 프로세스가 그 이후에 과도한 ILD 층(720)을 제거하기 위해 그리고 반도체 구조물(200)의 상부면을 평탄화하기 위해 실행될 수 있다.
작업들(110, 112)은, 더미 게이트 적층체들(610) 및 소스/드레인 특징부들(710)을 형성하기 위해 하나의 절차에서 총체적으로 실행될 수 있다. 이러한 절차의 일 실시예가 이하에 설명된다. 더미 게이트 적층체들(610)은 우선 증착 및 패터닝에 의해 형성된다. 예를 들어, 유전체 층(612)은 실리콘 산화물을 포함하며, 동시 증기 성장(in-situ steam growth: ISSG)과 같은 적당한 기술에 의해 형성된다. 전극 층(614)은 폴리실리콘을 포함하며, CVD와 같은 적당한 기술에 의해 증착된다. 하드 마스크 층(616)은 (실리콘 질화물과 같은) 적당한 유전체 재료를 포함하며, CVD와 같은 적당한 기술에 의해 증착된다. 이때, 하드 마스크 층(616)은 리소그래피 프로세스 및 식각 프로세스에 의해 패터닝되고, 그로 인해 하드 마스크 층에 여러 개구부를 형성하고, 개구부들 내부에서 아래에 놓이는 더미 게이트 재료들을 노출시킨다. 다른 식각 프로세스가 식각 마스크로서 하드 마스크를 사용하여 하드 마스크 층의 개구부들을 통해 더미 게이트 재료들에 적용되며, 그로 인해 게이트 적층체(610)를 형성한다. 그 후에, 식각 프로세스가 소스/드레인 후퇴 트렌치들을 형성하도록 소스/드레인 구역들(530)에서 제2 핀 및 제3 핀(510, 520)의 일부분을 후퇴시키기 위해 적용되며, 그리고 소스/드레인 후퇴 트렌치들 내에 제3 반도체 재료 층을 에피택셜 성장시킨다. 제1 도핑 양(first doping dose)의 제1 이온 주입 프로세스가 반도체 구조물(200)에 적용되며, 그로 인해 가벼운 도핑 드레인(light doped drain: LDD) 특징부들을 형성한다. 대안적으로 LDD 특징부들은 동시 도핑에 의해 형성된다. 그 후에 스페이서들(620)이 증착 및 이방성 식각에 의해 형성된다. 나중에, 제1 도핑 양보다 큰 제2 도핑 양의 제2 이온 주입 프로세스가 반도체 구조물(200)에 적용되며, 그로 인해, 스페이서(620)에 의해 LDD 특징부들로부터 오프셋되는, 무겁게 도핑된 소스/드레인 특징부들을 형성한다. LDD 특징부들 및 무겁게 도핑된 소스/드레인 특징부들은 총체적으로 소스/드레인 특징부들(710)을 구성한다. 그 후에, ILD 층(720)이 증착 및 (CMP와 같은) 폴리싱에 의해 형성된다. 하드 마스크 층(616)은 ILD 형성 이전에 또는 대안적으로 이후에 제거될 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 방법(100)은, 하나 이상의 게이트 트렌치(810)를 형성하기 위해, 그러나 제2 핀(510)의 제1 반도체 재료 층(410)이 절연 특징부들(230) 내에 매립되도록 게이트 트렌치 내에 절연 특징부들(230)이 남아 있게, 더미 게이트 적층체들(610)을 제거하는 작업(114)을 진행한다. 달리 표현하면, 절연 특징부들(230)의 상부면은 제1 반도체 재료 층(410)의 상부면 보다 더 높다. 더미 게이트 적층체들은, 제1 및 제2 반도체 재료 층(410, 420) 그리고 측벽 스페이스(620)에 대한 적절한 식각 선택성을 갖도록 설계되는 (선택적 습식 식각 또는 선택적 건식 식각과 같은) 식각 프로세스에 의해 제거된다. 식각 프로세스는 개별적인 부식제를 동반하는 하나 이상의 식각 단계를 포함할 수 있다.
도 1, 도 10a 및 도 10b를 참조하면, 방법(100)은 반도체 구조물(200)에 열적 산화 프로세스를 실행하는 작업(116)을 진행한다. 본 실시예에서, 제1 반도체 재료 층(410) 및 제2 반도체 재료 층(420)은 상이한 환경에 놓인다. 특히, 제1 반도체 재료 층(410)은 높은 스트레인(high strain)을 갖도록 매립되고, 제2 반도체 재료 층(420)은 낮은 스트레인을 갖도록 또는 스트레인을 갖지 않도록 노출된다. 제1 및 제2 반도체 재료에 대한 구별되는 상태들로 인해, 열적 산화 프로세스가, 노출되지 않는 제1 반도체 재료 층(410)을 산화시키기 위해 실질적인 선택성을 갖도록 설계되고 조정된다. 선택적인 산화를 위한 열적 산화 프로세스의 조정은, 제1 반도체 재료 층(410)의 두께, (게르마늄 농도와 같은) 제1 반도체 재료 층(410)의 조성, 및 산화 온도를 조정하는 것을 포함한다. 일 실시예에서, 열적 산화 프로세스는 산소 분위기(oxygen ambient)에서 실행된다. 다른 실시예에서, 열적 산화 프로세스는 증기 분위기 및 산소 분위기의 조합에서 실행된다. 본 예에서, 반도체 구조물(200)에 대한 열적 산화 프로세스는, 약 500℃ 내지 약 600℃ 의 범위의 온도 및 약 1 기압 내지 약 20 기압의 범위의 압력에서, H2O 반응 가스 내에서 실행된다.
열적 산화 프로세스 도중에, 게이트 트렌치(810) 내의 제1 반도체 재료 층(410)의 적어도 측면 부분들은 반도체 산화 특징부들(815)로 변환된다. 따라서, 부피 팽창과 더불어, 반도체 산화 특징부들(815)은, 게이트의 아래에 놓이는 트랜지스터 채널이 획정되는 제2 핀(510) 내의 제1 반도체 재료 층(410)에 응력을 가한다.
일 실시예에서, 제1 반도체 재료 층(410)은 실리콘 게르마늄(SiGex)을 포함하고, 제2 반도체 재료 층(420)은 실리콘(Si)을 포함한다. 첨자 x 는 원자 퍼센트의 Ge 조성이며, 사전 결정된 부피 팽창 목표에 들어 맞도록 조절될 수 있다. 일 실시예에서, x 는 40% 내지 70% 범위 이내이다. 제1 반도체 재료 층(410)은 열적 산화 프로세스에 의해 부분적으로 또는 완전히 산화되며, 그로 인해 실리콘 게르마늄 산화물(SiGeOy) 또는 게르마늄 산화물(GeOy)을 포함하는 반도체 산화물 특징부들(815)을 형성하며, 여기서 첨자 y 는 원자 퍼센트의 산소 조성이다. 반도체 산화물 특징부들은 제1 반도체 재료 층(410)의 상부면으로부터 하부면까지 수직 방향으로 연장된다. 본 예에서, 반도체 산화물 특징부들(815)은 제1 반도체 재료 층(410)의 상부면으로부터 하부면까지 변화하는 수평 방향 치수를 갖는 가운데 수직 방향으로 연장된다. 본 예에 부가하여, 반도체 산화물 특징부들(815)의 수평 치수는 중간에서 최대값에 도달하고, 반도체 산화물 특징부들(815)의 상부면 및 하부면에 도달할 때 0(zero)으로 감소하여, 단면도에서 올리브 형상을 초래한다.
제1 반도체 재료 층(410)의 산화는 이동성 향상을 위해 FET의 채널 내에 적당한 스트레인을 축적한다. 열적 산화 프로세스 도중에, 노출된 제2 반도체 재료 층(420)은 그의 노출된 표면 상의 반도체 산화물 층(820)으로 부분적으로 산화될 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 방법(100)은, 선택적으로 산화물을 제거하는 불화수소산(HF)을 포함하는 용액과 같은, 적당한 부식제를 동반하는 식각 프로세스에 의해 반도체 산화물 층(820)을 제거하는 작업(118)을 진행한다. 식각 프로세스 도중에, 절연 특징부들(230) 또한, 절연 특징부들(230)의 상부면이 제1 반도체 재료 층(410)의 상부면 위로부터 제1 반도체 재료 층(410)의 상부면 아래까지 후퇴하게 되도록, 후퇴하게 된다. 달리 진술하면, 후퇴 이후에, 절연 특징부(230)는 제2 반도체 재료 층(420) 약간 아래에 있다. 따라서, 반도체 산화물 특징부들(815)의 끝단 부분들(tip portions)이 노출된다. 나아가, 식각 프로세서는 또한 반도체 산화물 특징부들(815)의 노출된 끝단 부분들을 제거하여, 함몰 공동들(dented voids)(822)을 생성한다. 일 예에서, 함몰 공동(822)은 약 3nm 내지 약 6nm 범위의 수직 치수 및 약 1nm 내지 약 4nm 범위의 수평 치수로 연장된다.
도 1, 도 12a 및 도 12b를 참조하면, 방법(100)은, 제2 핀들의 일부분 위를 둘러싸는 것을 포함하는, 기판(210) 위에 금속 게이트 적층체(MG)(910)를 형성하는 작업을 진행한다. 금속 게이트 적층체들(910)은 게이트 유전체 층 및 게이트 유전체 층 상의 게이트 전극을 포함한다. 일 실시예에서, 게이트 유전체 층은 고 유전상수를 갖는 유전체 재료 층(본 실시예에서 열적 실리콘 산화물의 유전상수보다 큰 HK 유전체 층)을 포함하며, 게이트 전극은 금속, 금속 합금 또는 금속 규화물을 포함한다. 금속 게이트 적층체들(910)의 형성은 여러 게이트 재료들을 형성하기 위한 증착들 및, 과도한 게이트 재료들을 제거하고 반도체 구조물(200)의 상부면을 평탄화하기 위한 CMP 프로세스를 포함한다.
반도체 구조물(200)은 추가로 도 13 및 도 14에 부분적 단면도로 도시된다. 특히, 반도체 구조물(200)의 일부분이 명료함을 위해 확대된다. 실시예에서, 게이트 유전체 층은, 원자층 증착(ALD), CVD, 열적 산화 또는 오존 산화와 같은 적당한 방법에 의해 증착되는, 계면층(interfacial layer: IL)(912)을 포함한다. 계면층(912)은 산화물, HfSiO 및 산화질화물을 포함한다. HK 유전체 층(914)이, ALD, CVD, 금속-유기물 CVD(metal-organic CVD: MOCVD), 물리적 기상 증착(PVD), 다른 적당한 기술, 또는 이들의 조합과 같은, 적당한 기술에 의해, 계면층(912) 상에 증착된다. HK 유전체 층(914)은, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산화질화물(SiON), 또는 다른 적당한 재료들을 포함할 수 있다.
금속 게이트(MG) 전극(916)이 단일 층 또는 대안적으로, 소자 성능을 향상시키기 위한 작업 기능(work function)을 갖는 금속 층(작업 기능 금속 층), 라이너 층(liner layer), 습윤 층(wetting layer), 접착제 층 및, 금속, 금속 합금 또는 금속 규화물의 도전 층의 다양한 조합들과 같은, 복수 층 구조를 포함할 수 있다. MG 전극(916)은, Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적당한 재료들 또는 이들의 조합을 포함할 수 있다. MG 전극(916)은, ALD, PVD, CVD, 또는 다른 적당한 프로세스에 의해 형성될 수 있다. MG 전극(916)은, 상이한 금속 층들을 갖도록 N-FET 및 P-FET 을 위해 별개로 형성될 수 있다. CMP 프로세스가 과도한 MG 전극(916)을 제거하기 위해 실행될 수 있다. CMP 프로세스는 금속 게이트 전극(916) 및 ILD 층(720)을 위한 실질적으로 평평한 상부면을 제공한다.
게이트 적층체들(910)이 작업(120)에 의해 게이트 트렌치들 내에 형성될 때, 게이트 유전체 재료들은 또한 함몰 공동들(822) 내에 채워진다. 도 14 및 다른 도면들에 도시된 바와 같이, 게이트 적층체들(910)은, 각각 제1 방향에서 개별적인 소스로부터 드레인까지 걸쳐 있는, 개별적인 채널 구역 위에 놓인다. 게이트 적층체들(910)의 하부면은, 절연 특징부들(230)이 작업(118)에 의해 추가로 후퇴되기 때문에, 제1 반도체 재료 층(410)의 상부면 아래에 있다.
개별적인 채널 구역 아래에 놓이는 제1 반도체 재료 층(410)은 제1 방향에 수직인 제2 방향에 걸쳐 양측면으로부터 후퇴된다. 도 13의 단면도에서, 제2 방향을 따라, 후퇴된 제1 반도체 재료 층(410)은 중간에서 최소의 두께를 갖고 상부 및 하부에서 최대의 두께를 갖는다. 최대 두께는 제2 반도체 재료 층(420)이 두께와 실질적으로 동일하다. 후퇴된 제1 반도체 재료 층(410)은, 중간 부분으로부터 하부 부분으로 0까지 감소하게 되는 두께를 갖는, 반도체 산화물 특징부들(815)에 의해 추가로 차폐된다. 함몰 공동들(822)은, 직접적으로 반도체 산화물 특징부들(815) 상에 놓이는 측부 유전체 끝단부들(920)로서 지칭되는, 게이트 유전체 재료로 채워진다. 측부 유전체 끝단부들(920)은 반도체 산화물 특징부들(815)과 상이한 유전체 재료를 포함한다. 본 실시예에서, 측부 유전체 끝단부들(920)은 HK 유전체 재료를 포함하고, 반도체 산화물 특징부들(815)은 실리콘 게르마늄 산화물 또는 게르마늄 산화물을 포함한다.
도 14에 추가로 도시된 바와 같이, 측부 유전체 끝단부들(920)은 수직 치수 H 및 수평 치수 W 만큼 연장된다. 본 예에서, 수직 치수 H 는 약 1nm 내지 약 4nm 의 범위이고, 수평 치수 W 는 약 1nm 내지 약 4nm의 범위이다. 작업(116)에서의 열적 산화 프로세스 및 다른 프로세스들 도중에, 게르마늄 이동은 저항성을 감소시키고 소스/드레인 슈트(shoot)를 유발한다. 특히, 이는 반도체 산화물 특징부들의 끝단 부분을 통해 소스로부터 드레인으로의 누전으로 이어진다. 개시된 방법(100) 및 반도체 구조물(200)에 의해, 반도체 산화물 특징부들의 끝단 부분들은 제거되고, 증가된 절연 효과 및 개선된 트랜지스터 성능을 갖도록 측부 유전체 끝단부들(920)로 교체된다.
FinFET 소자(200)는 당해 기술분야에 공지된 여러 특징부들 및 구역들을 형성하기 위해 추가적인 CMOS 또는 MOS 기술 처리를 받을 수 있다. 예를 들어, 후속 처리가 기판(210) 상에, 하나 이상의 FinFET 전계-효과 트랜지스터들을 포함하는 기능적 회로를 형성하기 위해 다양한 특징부들을 연결하도록 구성되는, 다양한 접속부들/비아들(vias)/라인들 및 복층 배선 특징부들(예를 들어, 금속 층들 및 층간 유전체들)을 형성할 수 있다. 이 예에 추가하여, 복층 배선은, 비아들 또는 접촉부들과 같은 수직 배선들들 및 금속 라인들과 같은 수평 배선들을 포함한다. 다양한 배선 특징부들은 구리, 텅스텐, 및/또는 규화물을 포함하는 다양한 도전성 재료들로 실시될 수 있다. 일 예에서, 다마신(damascene) 및/또는 이중 다마신 프로세스가 복층 배선 구조와 관련된 구리를 형성하기 위해 사용된다.
부가적인 작업들이 방법(100)의 이전에, 도중에 그리고 이후에 실시될 수 있으며, 상기한 일부 작업들은 방법의 다른 실시예들을 위해 교체되거나 제거될 수 있다. 상기한 것에 근거하여, 본 개시는, 증가된 절연 효과 및 개선된 소자 성능을 갖는, N-FET 내에 스트레인드 채널을 구비하는 반도체 구조물을 제공한다.
따라서, 본 개시는 반도체 구조물의 일 실시예를 제공한다. 반도체 구조물은, 제1 격자 상수를 갖는 제1 반도체 재료의 기판; 및 기판 상에 형성되는 핀 특징부를 포함한다. 핀 특징부는 제1 방향으로 연장되고, 기판 위에 배치되는 제1 반도체 재료의 제1 부분; 제1 부분 위에 배치되는 제2 반도체 재료의 제2 부분; 및 제2 부분 위에 배치되는 제1 반도체 재료의 제3 부분을 포함한다. 제2 반도체 재료는 제1 격자 상수와 상이한 제2 격자 상수를 갖는다. 반도체 구조물은, 핀 특징부의 측면들 상에 배치되고 기판 상에 형성되는, 절연 특징부를 더 포함한다. 제2 부분의 상부면이 절연 특징부의 상부면 위에 있고, 제2 부분은, 제1 방향에 수직인 제2 방향으로 서로 걸쳐져 있는, 후퇴된 측벽들을 포함한다. 반도체 구조물은, 제1 반도체 재료를 포함하고, 제2 부분의 후퇴된 측벽들 상에 배치되며, 반도체 산화물 특징부 위에 놓이고 핀 특징부의 제3 부분 아래에 놓이는 함몰 공동들을 한정하는, 반도체 산화물 특징부들을 더 포함한다. 반도체 구조물은 핀 특징부와 절연 특징부 상에 배치되는 게이트 적층체를 더 포함한다. 게이트 적층체는 제2 방향으로 펼쳐지고, 함몰 공동들 내로 연장되고 그 내부에 채워지는 게이트 유전체 층을 포함하며, 그로 인해 함몰 공동들 내에 측부 유전체 끝단부들을 형성한다.
본 개시는 또한 반도체 구조물의 다른 실시예를 제공한다. 반도체 구조물은, 반도체 기판 내에 형성되는 절연 특징부; 제1 방향으로 연장되고, 상기 반도체 기판 상에 형성되며 그리고 상기 절연 특징부에 의해 둘러싸이는 핀 특징부로서, 상기 반도체 기판으로부터 연장되는 제1 부분; 상기 제1 부분 상에 배치되는 제1 반도체 재료의 제2 부분; 및 상기 제2 부분 상에 배치되는 제2 반도체 재료의 제3 부분을 포함하는, 핀 특징부; 상기 핀 특징부의 상기 제2 부분의 측벽 상에 형성되는 반도체 산화물 특징부; 및 상기 핀 특징부 위로부터 상기 절연 특징부 위까지 제2 방향으로 연장되는 게이트 적층체를 포함한다. 제1 반도체 재료는 제1 격자 상수를 가지고 제2 반도체 재료는 제1 격자 상수와 상이한 제2 격자 상수를 갖는다. 게이트 적층체는, 상기 반도체 산화물 특징부 및 상기 핀 특징부의 상기 제3 부분 사이에 수직으로 한정되는 함몰 공간 내를 채우도록 연장되는, 게이트 유전체 층을 포함한다.
본 개시는 또한 반도체 구조물을 제조하는 방법의 실시예를 포함한다. 방법은, 반도체 기판 상에 절연 특징부들을 형성하고, 그로 인해 반도체 기판 상에 활성 구역을 한정하는 것; 핀 트렌치를 형성하기 위해 활성 구역을 후퇴시키는 것; 활성 구역 내부의 반도체 기판 상에 제1 반도체 층을 제1 에피택시 성장시킴에 의해 그리고 제1 반도체 층 상에 제2 반도체 층을 제2 에피택시 성장시킴에 의해, 핀 트렌치 상에 핀 특징부를 형성하는 것; 제1 반도체 층이 절연 특징부 아래에 있고 절연 특징부 내에 매립되도록 절연 특징부에 제1 후퇴 프로세스를 실행하는 것; 핀 특징부 및 절연 특징부 위에 더미 게이트 적층체를 형성하는 것; 핀 특징부 상에 소스 및 드레인을 형성하는 것; 제1 반도체 층의 측벽들 상에 반도체 산화물 특징부를 형성하기 위해 제1 반도체 층을 선택적으로 산화시키도록 열적 산화 프로세스를 실행하는 것; 제2 반도체 층과 반도체 산화물 특징부 사이에 수직으로 한정되는 함몰 공동을 생성하기 위해, 절연 특징부가 제2 반도체 층 아래까지 후퇴하게 되도록 제2 후퇴 프로세스를 실행하는 것; 및 상기 함몰 공동으로 연장되고 상기 함몰 공동 내에 채워지는 게이트 유전체 층을 포함하며 그리고 게이트 전극을 포함하는, 게이트 적층체를 형성하는 것을 포함한다.
앞선 설명은 여러 실시예들의 특징들의 개요를 설명함으로써 당업자가 본 개시의 양태들을 더 양호하게 이해할 수 있을 것이다. 당업자는, 그들이 본 명세서에 소개된 실시예들의 동일한 목적을 수행하기 위해 및/또는 동일한 장점들을 달성하기 위해, 다른 프로세스들 및 구조물들을 설계하기 위한 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는 다는 것 및 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 개시에 다양한 변화, 치환, 및 변경을 이룰 수 있다는 것을 알아야 할 것이다.

Claims (20)

  1. 반도체 구조물로서,
    제1 격자 상수를 갖는 제1 반도체 재료의 기판;
    기판 상에 형성되는 핀 특징부로서, 상기 기판 위에 배치되는 상기 제1 반도체 재료의 제1 부분; 상기 제1 부분 위에 배치되는 제2 반도체 재료의 제2 부분으로서, 상기 제2 반도체 재료는 상기 제1 격자 상수와 상이한 제2 격자 상수를 갖는, 제2 부분; 및 상기 제2 부분 위에 배치되는 상기 제1 반도체 재료의 제3 부분을 포함하는, 핀 특징부;
    상기 기판 상에 형성되고 상기 핀 특징부의 측면들 상에 배치되는 절연 특징부로서, 상기 제2 부분의 상부면이 상기 절연 특징부의 상부면 위에 있고 상기 제2 부분이 후퇴된 측벽들을 포함하는, 절연 특징부;
    상기 제2 반도체 재료를 포함하는 반도체 산화물 특징부들로서, 상기 제2 부분의 상기 후퇴된 측벽들 상에 배치되며, 반도체 산화물 특징부들 위에 놓이고 상기 판 특징부의 상기 제3 부분 아래에 놓이는 함몰 공동들을 한정하는, 반도체 산화물 특징부들; 및
    상기 핀 특징부 및 상기 절연 특징부 상에 배치되는 게이트 적층체로서, 상기 함몰 공동들 내로 연장되고 상기 함몰 공동들 내를 채우는 게이트 유전체 층을 포함하여, 그로 인해 상기 함몰 공동들 내에 측부 유전체 끝단부들을 형성하는, 게이트 적층체를 포함하는 것인 반도체 구조물.
  2. 제 1항에 있어서,
    상기 반도체 산화물 특징부들은 제1 유전체 재료를 포함하며; 그리고
    상기 측부 유전체 끝단부들은 상기 제1 유전체 재료와 상이한 제2 유전체 재료를 포함하는 것인 반도체 구조물.
  3. 제 2항에 있어서,
    상기 반도체 산화물 특징부들은 실리콘 게르마늄 산화물 및 게르마늄 산화물 중 적어도 하나를 포함하며; 그리고
    상기 측부 유전체 끝단부들은 하이-k 유전체 재료를 포함하는 것인 반도체 구조물.
  4. 제 3항에 있어서,
    상기 하이-k 유전체 재료는, HfSiO, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 및 산화질화물(SiON)로 이루어지는 그룹으로부터 선택되는 것인 반도체 구조물.
  5. 제 1항에 있어서,
    상기 핀 특징부의 상기 제3 부분은 상기 절연 특징부의 상부면 위에 있으며; 그리고
    상기 측부 유전체 끝단부들은 상기 절연 특징부의 상부면으로부터 상기 제3 부분의 하부면까지 수직 치수 H 만큼 펼쳐지는 것인 반도체 구조물.
  6. 제 5항에 있어서,
    상기 측부 유전체 끝단부들은 수평 치수 W 만큼 펼쳐지고;
    상기 수평 치수 W 는 약 1nm 내지 약 4nm 사이의 범위이며; 그리고
    상기 수직 치수 H 는 약 3nm 내지 약 6nm 사이의 범위인 것인 반도체 구조물.
  7. 제 1항에 있어서,
    상기 핀 특징부 상에 형성되는 소스 및 드레인을 더 포함하며,
    상기 소스 및 드레인은 제1 방향으로 서로로부터 펼쳐지고, 상기 게이트 적층체 바로 아래에 놓이는 채널 구역에 의해 개입되는 것인 반도체 구조물.
  8. 제 7항에 있어서,
    상기 소스, 상기 드레인, 상기 게이트 적층체 및 상기 게이트 적층체는, n형 전계 효과 트랜지스터로서 구성되는 것인 반도체 구조물.
  9. 제 1항에 있어서,
    상기 제1 반도체 재료는 실리콘을 포함하고, 상기 제2 반도체 재료는 실리콘 게르마늄을 포함하는 것인 반도체 구조물.
  10. 제 1항에 있어서,
    상기 게이트 적층체는 상기 게이트 유전체 층 상에 배치되는 게이트 전극을 더 포함하며, 그리고 상기 게이트 전극은 금속을 포함하는 것인 반도체 구조물.
  11. 반도체 구조물로서,
    반도체 기판 내에 형성되는 절연 특징부;
    제1 방향으로 연장되고, 상기 반도체 기판 상에 형성되며 그리고 상기 절연 특징부에 의해 둘러싸이는 핀 특징부로서, 상기 핀 특징부는, 상기 반도체 기판으로부터 연장되는 제1 부분; 상기 제1 부분 상에 배치되는 제1 반도체 재료의 제2 부분; 및 상기 제2 부분 상에 배치되는 제2 반도체 재료의 제3 부분을 포함하며, 상기 제1 반도체 재료는 제1 격자 상수를 가지고 상기 제2 반도체 재료는 상기 제1 격자 상수와 상이한 제2 격자 상수를 가지는, 핀 특징부;
    상기 핀 특징부의 상기 제2 부분의 측벽 상에 형성되는 반도체 산화물 특징부; 및
    상기 핀 특징부 위로부터 상기 절연 특징부 위까지 제2 방향으로 연장되는 게이트 적층체로서, 상기 반도체 산화물 특징부 및 상기 핀 특징부의 상기 제3 부분 사이에 수직으로 한정되는 함몰 공간 내를 채우도록 연장되는, 게이트 유전체 층을 포함하는 게이트 적층체를 포함하는 것인 반도체 구조물.
  12. 제 11항에 있어서,
    상기 함몰 공간 내에 채워지는 상기 게이트 유전체 층은 상기 반도체 산화물 특징부 상에 측부 유전체 끝단부를 형성하고;
    상기 반도체 산화물 특징부는 제1 유전체 재료를 포함하며; 그리고
    상기 측부 유전체 끝단부는 제1 유전체 재료와 상이한 제2 유전체 재료를 포함하는 것인 반도체 구조물.
  13. 제 12항에 있어서,
    상기 반도체 산화물 특징부는 실리콘 게르마늄 산화물 및 게르마늄 산화물 중 적어도 하나를 포함하며; 그리고
    상기 측부 유전체 끝단부는 하이-k 유전체 재료를 포함하는 것인 반도체 구조물.
  14. 제 13항에 있어서,
    상기 하이-k 유전체 재료는, HfSiO를 포함하는 것인 반도체 구조물.
  15. 제 11항에 있어서,
    상기 핀 특징부의 상기 제3 부분은 상기 절연 특징부의 상부면 위에 있고;
    상기 측부 유전체 끝단부는 상기 절연 특징부의 상부면으로부터 상기 제3 부분의 하부면까지 약 3nm 내지 약 6nm의 범위의 수직 치수 H 만큼 펼쳐지며; 그리고
    상기 측부 유전체 끝단부는 약 1nm 내지 약 4nm 사이의 범위의 수평 치수 W 만큼 펼쳐지는 것인 반도체 구조물.
  16. 제 11항에 있어서,
    상기 핀 특징부 상에 형성되는 소스 및 드레인을 더 포함하며,
    상기 소스 및 드레인은, 제1 방향으로 서로로부터 펼쳐지며, 상기 핀 특징부 내에 획정되고 상기 게이트 적층체 바로 아래에 놓이는 채널 구역에 의해 개입되는 것인 반도체 구조물.
  17. 제 7항에 있어서,
    상기 게이트 적층체 아래에 놓이는 채널 구역을 더 포함하며,
    상기 소스, 상기 드레인, 상기 게이트 적층체 및 상기 게이트 적층체는, n형 전계 효과 트랜지스터로서 구성되는 것인 반도체 구조물.
  18. 제 1항에 있어서,
    상기 제1 반도체 재료는 실리콘을 포함하고 상기 제2 반도체 재료는 실리콘 게르마늄을 포함하며; 그리고
    상기 게이트 적층체는 상기 게이트 유전체 층 상에 배치되는 게이트 전극을 더 포함하며 상기 게이트 전극은 금속을 포함하는 것인 반도체 구조물.
  19. 반도체 구조물을 제조하는 방법으로서,
    반도체 기판 상에 절연 특징부들을 형성하고, 그로 인해 상기 반도체 기판 상에 활성 구역을 한정하는 것;
    핀 트렌치를 형성하기 위해 상기 활성 구역을 후퇴시키는 것;
    상기 활성 구역 내부의 상기 반도체 기판 상에 제1 반도체 층을 제1 에피택시 성장시킴에 의해 그리고 상기 제1 반도체 층 상에 제2 반도체 층을 제2 에피택시 성장시킴에 의해, 상기 핀 트렌치 상에 핀 특징부를 형성하는 것;
    상기 제1 반도체 층이 상기 절연 특징부 아래에 있고 상기 절연 특징부 내에 매립되도록 상기 절연 특징부에 제1 후퇴 프로세스를 실행하는 것;
    상기 핀 특징부 및 상기 절연 특징부 위에 더미 게이트 적층체를 형성하는 것;
    상기 핀 특징부 상에 소스 및 드레인을 형성하는 것;
    상기 제1 반도체 층의 측벽들 상에 반도체 산화물 특징부를 형성하기 위해 상기 제1 반도체 층을 선택적으로 산화시키도록 열적 산화 프로세스를 실행하는 것;
    상기 제2 반도체 층과 상기 반도체 산화물 특징부 사이에 수직으로 한정되는 함몰 공동을 생성하기 위해, 상기 절연 특징부가 상기 제2 반도체 층 아래까지 후퇴하게 되도록 제2 후퇴 프로세스를 실행하는 것; 및
    상기 함몰 공동으로 연장되고 상기 함몰 공동 내에 채워지는 게이트 유전체 층을 포함하며 그리고 게이트 전극을 포함하는, 게이트 적층체를 형성하는 것을 포함하는 것인 반도체 구조물 제조 방법.
  20. 제 19항에 있어서,
    상기 반도체 기판 상에 상기 제1 반도체 층의 상기 제1 에피택시 성장은 실리콘 게르마늄 에피택시 성장을 포함하며;
    상기 제2 반도체 층의 상기 제2 에피택시 성장은 실리콘 에피택시 성장을 포함하고;
    상기 열적 산화 프로세스의 실행은 상기 반도체 산화물 특징부를 형성하기 위해 상기 실리콘 게르마늄을 선택적으로 산화시키는 것을 포함하며; 그리고
    상기 게이트 적층체의 형성은 하이-k 유전체 재료의 게이트 유전체 층을 형성하는 것을 포함하는 것인 반도체 구조물 제조 방법.
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