CN104576382B - 一种非对称FinFET结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种非对称FinFET的制造方法，包括：a.提供衬底(101)；b.在所述衬底上形成鳍片(102)，所述鳍片的宽度为第二沟道宽度；c.进行浅沟槽隔离；d.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；e.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；f.移除伪栅叠层，露出沟道部分；g.在沟道顶部形成刻蚀停止层(106)；h.在源端一侧的半导体结构上覆盖光刻胶(400)；i.沿沟道两侧垂直于沟道侧表面方向对未被光刻胶覆盖的沟道进行减薄，直至得到第一沟道宽度；j.移除刻蚀停止层。本发明有效地抑制了短沟道效应的不良影响，提高了器件性能。

Description

一种非对称FinFET结构及其制造方法
技术领域
本发明涉及一种半导体器件结构及其制造方法，具体地，涉及一种非对称FinFET结构及其制造方法。
技术背景
随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
在FinFET结构中，为了增强栅对沟道的控制能力，更好的抑制短沟道效应，希望Fin沟道部分越窄越好。然而，在沟道厚度小于10nm以后，由于载流子迁移率随着沟道厚度的减小而降低，器件性能会受到较严重的影响，特别地，在靠近源端的沟道部分所受影响尤为严重，而在漏端，由于高场饱和作用的影响，沟道宽度对迁移率的影响不起主要作用。
漏端感应势垒降低效应(Drain Induction Barrier Lower)是短沟道器件中存在的一种非理想效应，即当沟道长度减小，源漏电压增加而使得源区和漏区PN结耗尽区靠近时，沟道中的电力线可以从漏区穿越到源区，并导致源端势垒高度降低，从而使源区注入沟道的载流子数目增加，漏端电流增大。随着沟道长度的进一步减小，DIBL的影响越来越严重，使晶体管阈值电压降低，器件电压增益下降，同时也限制了超大规模集成电路集成度的提高。为了降低DIBL的影响，希望沟道宽度，尤其是靠近漏端的沟道宽度越窄越好。
因此，为了平衡沟道宽度对载流子迁移率和DIBL效应的影响，优化器件性能，本发明提供了一种非对称FinFET结构及其制作方法，其沟道区靠近源端部分的厚度是靠近漏端部分的厚度的1至3倍，且其薄沟道部分的长度是厚沟道部分的长度的1至3倍。也就是说，在靠近源端的地方，主要考虑沟道宽度对迁移率的影响，沟道宽度较大；而在靠近漏端的地方，由于沟道宽度对载流子迁移率的影响不大，因此为了降低DIBL的影响，沟道宽度较小。与现有技术相比，本发明有效地抑制了短沟道效应的不良影响，提高了器件性能。
发明内容
本发明提供了一种非对称FinFET结构及其制作方法，有效抑制了器件的短沟道效应，提高了器件性能。具体地，本发明提供了一种非对称FinFET的制造方法，包括：
a.提供衬底；
b.在所述衬底上形成鳍片，所述鳍片的宽度为第二沟道宽度；
c.进行浅沟槽隔离；
d.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；
e.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
f.移除伪栅叠层，露出沟道部分；
g.在沟道顶部形成刻蚀停止层；
h.在源端一侧的半导体结构上覆盖光刻胶；
i.沿沟道两侧垂直于沟道侧表面方向对未被光刻胶覆盖的沟道进行减薄，直至得到第一沟道宽度；
j.移除刻蚀停止层。
其中，在步骤g中，所述刻蚀停止层的形成方式可以是在沟道顶部形成P型重掺杂区域。所述重掺杂区域的形成方式为离子注入，所述离子注入的元素为BF2，掺杂浓度为1e19cm-3～5e19cm-3，注入深度为10nm。
其中，可选的，所述步骤g可以在步骤b前进行，即可在形成鳍片之前在沟道上方形成刻蚀停止层。其中，所述刻蚀停止层的形成方式可以是淀积掩膜版。
其中，在步骤h中，所述半导体结构上被光刻胶覆盖的范围为沟道距离源端1／4～1／2沟道长度处至源端边界。
其中，在步骤i中，所述沟道减薄方法可以对暴露的沟道侧面进行各向同性刻蚀。
其中，在步骤i中，所述沟道减薄方法可以是对暴露的沟道侧面进行氧化。
本发明还提供了一种非对称FinFET的制造方法，包括：
a.提供衬底；
b.在沟道顶部形成盖帽层；
c.在所述衬底上形成鳍片，所述鳍片的宽度为第一沟道宽度；
d.进行浅沟槽隔离；
e.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；
f.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
g.移除伪栅叠层，露出沟道部分；
h.在靠近漏端的沟道侧面形成掩膜；
i.沿沟道两侧垂直于沟道侧表面方向对未被掩膜覆盖的沟道进行选择性外延，直至得到第二沟道宽度；
j.移除盖帽层。
其中，可选的，在步骤b中，所述盖帽层的形成方式可以是淀积掩膜版。
其中，在步骤h中，所述半导体沟道上未被掩膜覆盖的范围为沟道距离 源端1／4～1／2沟道长度处至源端边界。
其中，所述第一沟道宽度为5～10nm，所述第二沟道宽度为10～20nm。
其中，在步骤j之后，还包括：p.依次淀积栅介质材料、功函数调节材料以及栅极金属材料。
相应地，本发明提供了一种非对称FinFET结构，包括：
半导体衬底；
位于所述衬底上的鳍片；
位于所述衬底上方，鳍片两侧的浅沟槽隔离；
覆盖所述浅沟槽隔离的层间介质层；
覆盖所述鳍片中部的栅极叠层；
位于所述鳍片两端的源漏区；
以及位于所述鳍片中部，所述栅极叠层下方的沟道区；
其中，所述沟道区靠近源端部分的厚度是靠近漏端部分的厚度的1至3倍。
根据本发明提供的非对称FinFET结构，在鳍片沟道部分靠近源端的地方，主要考虑沟道宽度对迁移率的影响，宽度较大；而在靠近漏端的地方，由于沟道宽度对载流子迁移率的影响不大，因此为了降低DIBL的影响，宽度较小。与现有技术相比，本发明有效地抑制了短沟道效应的不良影响，提高了器件性能。
附图说明
图1、图2、图3、图4、图6、图8、图9和图12示意性地示出形成根据本发明中实施例一中各阶段半导体结构的三维等角图。
图5、图7、图10和图13示意性地示出形成根据本发明中实施例一中各阶段半导体结构的剖面图。
图11为图10中半导体鳍片结构的所对应的俯视图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
如图12所示，本发明提供了一种FinFET结构，包括：半导体衬底101；
位于所述衬底101上的鳍片102；
位于所述衬底101上方，鳍片102两侧的浅沟槽隔离103；
覆盖所述浅沟槽隔离103的层间介质层105；
覆盖所述鳍片102中部的栅极叠层；
位于所述鳍片102两端的源漏区；
以及位于所述鳍片102中部，所述栅极叠层下方的沟道区300；
其中，所述沟道区300靠近源端部分的厚度是靠近漏端部分的厚度的1至3倍。
其中，所述厚沟道部分的长度是沟道总长度的1／4～2／3。
衬底101包括硅衬底(例如硅晶片)。其中，衬底101可以包括各种掺杂配置。其他实施例中衬底101还可以包括其他基本半导体，例如锗或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底101可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
鳍片102通过刻蚀衬底101形成，与衬底101具有相同的材料和晶向，通常，鳍片102的长度为80nm～200nm，厚度为为30nm～50nm。源漏区位于鳍片102两端，具有相同的长度。沟道位于鳍片102中部，源漏区之间，在本发明中，述沟道区靠近源端部分的厚度是靠近漏端部分的厚度的1至3倍，其中，所述厚沟道部分的长度是沟道总长度的1／4～2／3。本发明提供的非对称FinFET结构，在鳍片沟道部分靠近源端的地方，主要考虑沟道宽度对迁移率的影响，宽度较大；而在靠近漏端的地方，由于沟道宽度对载流子迁移率的影响不大，因此为了降低DIBL的影响，宽度较小。与现有技术相比，本发明有效地抑制了短沟道效应的不良影响，提高了器件性能。
栅介质层107优选材料为氮氧化硅，也可为氧化硅或高K材料。其等效氧化厚度为0.5nm～5nm。
栅结构包括导电的栅极叠层和一对位于该栅极叠层两侧的绝缘介质侧墙201和201。栅极叠层可以只为金属栅极，也可以为金属／多晶硅复合栅极， 其中多晶硅上表面上具有硅化物。
以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或III-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
在本文中，术语“刻蚀停止层”是指其刻蚀速度小于将刻蚀掉的半导体层的刻蚀速度的层。利用刻蚀停止层与半导体层之间刻蚀速度的差异，可以选择性地去除半导体层。刻蚀停止层可由高掺杂(例如掺杂浓度高于5e19cm-3)的P型半导体或SiGe组成，其中掺杂剂可为选自由B、Al、Ga、In、Tl构成的组中的至少一种。
下面将结合附图对本发明的实施例一进行详细说明。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
参见图1，本发明意图制作位于半导体衬底101上方的半导体鳍片102。仅仅作为示例，半导体衬底101和鳍片102都由硅组成。通过在半导体衬底101表面外延生长半导体层并刻蚀该半导体层而形成鳍片102，所述外延生长方法可以是分子束外延法(MBE)或其他方法，所述刻蚀方法可以是干法刻蚀或干法／湿法刻蚀。其中，所述鳍片102宽度大于预期沟道宽度，在本实施例中，该沟道宽度可以为30～50nm，如35nm、40nm或45nm。
鳍片102生长完成之后，对半导体衬底101进行浅沟槽隔离。优选地，首先对半导体衬底101除鳍片102以外的其他区域上形成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在半导体衬底101上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长以薄层二氧化硅以圆滑沟槽的顶角和去掉刻蚀过程中在硅表面引入的损伤。氧化之后是沟槽填充以及退火。接下来使用CMP工艺对半导体衬底表面进行平坦化，氮化硅作为CMP的阻挡层。CMP后，使用热的磷酸取出暴露出的氮化硅。最后在硅表面生长一层牺牲氧化层并漂洗掉，以进一步去掉硅表面的缺陷及损伤。完成浅沟槽隔离后的半导体结构如图2所示。
接下来，在沟道上方形成伪栅叠层200，并形成源漏区。所述伪栅叠层200可以是单层的，也可以是多层的。伪栅叠层200可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10-100nm。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等工艺来形成伪栅叠层200。所述源漏区形成方法可以是离子注入然后退火激活离子、原位掺杂外延和／或二者的组合。
可选地，在栅极堆叠的侧壁上形成侧墙201和202，用于将栅极隔开。侧墙201和202可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和／或其他合适的材料形成。侧墙201和202可以具有多层结构。侧墙201和202可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
接下来，淀积层间介质层105，并并行平坦化，露出伪栅叠层200。具体的，层间介质层105可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层105的材料可以采用包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层105的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。如图3所示，执行平坦化处理，使伪栅叠层200暴露出来，并与层间介质层105齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。
接下来，去除伪栅叠层，露出沟道部分，如图4所示。具体的，去除伪 栅结构220可以采用湿刻和／或干刻除去。在一个实施例中，采用等离子体刻蚀。图5为图4中半导体结构沿与沟道垂直方向截面的剖面图。
接下来，在沟道顶部形成刻蚀停止层106。所述刻蚀停止层106的形成方式可以是在沟道顶部形成一定厚度的P型重掺杂区域。可以采用离子注入或其他方法形成所述重掺杂区域，如在沟道顶部通过离子注入法注入BF2形成，其中，BF2掺杂浓度为1e19cm-3～5e19cm-3，如3e19cm-3，注入深度为6nm～15nm,如8nm、10nm或12nm。形成刻蚀停止层106后的半导体结构如图6所示，图7为图6中半导体结构沿与沟道垂直方向截面的剖面图。所述形成刻蚀停止层106的步骤可以在形成鳍片102之前在沟道上方形成刻蚀停止层106，例如通过淀积掩膜版形成所述刻蚀停止层106，然后再形成鳍片102。
接下来，沿沟道两侧垂直于沟道侧表面方向对沟道进行减薄，直至得到第二沟道宽度，优选的，所述第二沟道宽度为12～24nm。其中，所述沟道减薄方法可以是各向同性刻蚀，在本实施例中，可采用湿刻和／或干刻的方法将沟道两侧减薄，减薄厚度可以是8nm～15nm，如10nm。可选的，所述沟道减薄方法可以是氧化，通过将沟道两侧一定厚度内的硅氧化成为二氧化硅的方法对沟道进行减薄，减薄厚度可以是8nm～15nm，如10nm。
沟道整体减薄完成之后，在源端一侧的半导体结构上覆盖光刻胶400。具体地，在半导体结构上淀积光刻胶，利用掩膜板对所述半导体结构进行曝光，之后对曝光后的光刻胶400进行各向同性刻蚀，将漏端一侧半导体结构上的光刻胶400去除，暴露出漏端以及靠近漏端一侧需要减薄的沟道部分，其中，被光刻胶400覆盖的范围为沟道距离源端1／4～1／2沟道长度处至源端边界，如图8所示。
之后，沿沟道两侧垂直于沟道侧表面方向对未被光刻胶400覆盖的沟道进行减薄，直至得到第一沟道宽度，优选的，所述第一沟道宽度为6～12nm。其中，所述沟道减薄方法可以是各向同性刻蚀，在本实施例中，可采用湿刻和／或干刻的方法进行减薄，减薄厚度可以是6nm～12nm，如10nm。可选的，所述沟道减薄方法可以是氧化，通过将沟道两侧一定厚度内的硅氧化成为二 氧化硅的方法对沟道进行减薄，减薄厚度可以是6nm～12nm，如10nm。
接下来，移除刻蚀停止层106。刻蚀停止层106可以采用湿刻和／或干刻除去。湿刻工艺包括采用氢氧包含溶液(例如氢氧化铵)、去离子水、或其他合适的刻蚀剂溶液；干刻工艺例如包括等离子体刻蚀等。移除刻蚀停止层106后的半导体结构如图9所示，为了更清楚的示出减薄后的沟道，图9和图10分别示意性地示出了图8所对应的半导体结构沿与沟道垂直方向的剖面图和该半导体结构的俯视图。可以看出，经过减薄，靠近源端的沟道厚度明显小于靠近漏端的沟道厚度。
接下来，在伪栅空位中依次淀积栅介质层107、功函数调节层108和栅极金属层109，如图11所示。具体的，所述栅介质层107可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅介质层107的厚度可以为1nm-10nm，例如3nm、5nm或8nm。所述功函数调节层108可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm。所述栅极金属层109可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合。其厚度范围例如可以为10nm-40nm，如20nm或30nm。
接下来参照图13，对本发明的实施例二进行简要说明，即，提供衬底101；在沟道顶部形成盖帽层206；在所述衬底上形成鳍片102，所述鳍片102的宽度为第一沟道宽度；进行浅沟槽隔离；在沟道上方形成伪栅叠层，形成源漏区；淀积层间介质层105，进行平坦化，露出伪栅叠层；移除伪栅叠层，露出沟道部分；在靠近漏端的沟道侧面形成掩膜500；沿沟道两侧垂直于沟道侧表面方向对未被掩膜500覆盖的沟道进行选择性外延，直至得到第二沟道宽度；移除盖帽层206；依次淀积栅介质材料、功函数调节材料以及栅极金属材料。
实施例二与实施例一的区别在于，初始时形成的鳍片102的宽度为第一沟道宽度，需在后续工艺中对沟道靠近源端的部分进行加厚。
具体的，在形成盖帽层206之后，在半导体结构上淀积光刻胶，利用掩膜板将鳍片102沟道上靠近漏端的光刻胶去除，暴露出沟道靠近漏端的部分，之后，在暴露出的沟道部分侧面形成掩膜500，如图13所示。优选的，所述掩膜500为氮化硅，通过CVD在沟道侧面淀积一层氮化硅，所述氧化层厚度可以是10nm。再对需要进行外延生长的沟道部分侧面的光刻胶去除，暴露出沟道部分。之后，对沟道靠近源端的部分进行选择性外延，得到所需第二沟道宽度。之后去除掩膜500。其余步骤的工艺科参考实施例一，在此不再赘述。
与实施例一相比，实施例二的不同之处在于，不需要对沟道靠近漏端的部分进行刻蚀得到第一沟道宽度，而是在初始阶段就将沟道做得较薄，需要在后续工艺中对沟道靠近源端的部分进行加厚。同时，由于对沟道进行选择性外延时需要800℃左右的高温环境，而该温度环境会引起沟道杂质的扩散，因此盖帽层206不宜选用离子注入形成重掺杂区域作为阻挡层。
接下来对本发明的实施例三进行简要说明，即，提供衬底101；在沟道顶部形成盖帽层206；在所述衬底上形成鳍片102，所述鳍片102的宽度为第一沟道宽度；进行浅沟槽隔离；在沟道上方形成伪栅叠层，形成源漏区；鳍片102上的源漏部分进行外延生长，直至源漏区宽度为所述第二沟道宽度的1.5～4倍；淀积层间介质层105，进行平坦化，露出伪栅叠层；移除伪栅叠层，露出沟道部分；在靠近漏端的沟道侧面形成掩膜500；沿沟道两侧垂直于沟道侧表面方向对未被掩膜500覆盖的沟道进行选择性外延，直至得到第二沟道宽度；移除盖帽层206；依次淀积栅介质材料、功函数调节材料以及栅极金属材料。
具体的，与实施例二类似，依次在半导体衬底上在沟道顶部形成盖帽层206、形成鳍片102、进行浅沟槽隔离、在沟道上方形成伪栅叠层、形成源漏区。其中，鳍片102的宽度即为第二沟道宽度，也就是说，初始源漏区的宽度较窄，会产生较大的寄生电阻，需要在后期工艺中进行加厚。因此，在形成源漏区之后，以鳍片102上的源漏区部分为衬底，进行外延生长，外延生长的晶向与源漏区各表面的晶向相一致。具体地外延生长方法可以是化学汽 相淀积(CVD)、分子束外延法(MBE)或其他方法。
源漏区加厚之后其余步骤的工艺，如淀积层间介质层、移除伪栅叠层等步骤可具体参考实施例一，在此不再赘述根据实施例三所述的方法，初始的鳍片102宽度为第二沟道宽度，为了减小源漏区寄生电阻，需要在后期对源漏区部分进行加厚。同样的，对于实施例二中的制作方法，也可采用对源漏区进行外延生长的方法得到寄生电阻较小的源漏区，在此不再赘述。
根据本发明的实施例，采用本发明的制作方法，有效地兼顾了沟道宽度对载流子迁移率的影响和DIBL带来的非理想效应，有效地抑制了器件的短沟道效应，与现有技术相比，有效地提高了器件性能，降低了工艺复杂度。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (18)

1.一种非对称FinFET的制造方法，包括：
a.提供衬底(101)；
b.在所述衬底上形成鳍片(102)，所述鳍片(102)的宽度为第二沟道宽度；
c.进行浅沟槽隔离；
d.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；
e.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
f.移除伪栅叠层，露出沟道部分；
g.在沟道顶部形成刻蚀停止层(106)；
h.在源端一侧的半导体结构上覆盖光刻胶(400)；
i.沿沟道两侧垂直于沟道侧表面方向对未被光刻胶(400)覆盖的沟道进行减薄，直至得到第一沟道宽度；
j.移除刻蚀停止层(106)。
2.根据权利要求1所述的FinFET制造方法，其特征在于，在步骤g中，所述刻蚀停止层(106)的形成方式是在沟道顶部形成P型重掺杂区域。
3.根据权利要求2所述的FinFET制造方法，其特征在于，所述重掺杂区域的形成方式为离子注入。
4.根据权利要求3所述的FinFET制造方法，其特征在于，所述离子注入的元素为BF2，掺杂浓度为1e19cm-3～5e19cm-3，注入深度为10nm。
5.根据权利要求1所述的FinFET制造方法，其特征在于，所述步骤g在步骤b前进行，在形成鳍片(102)之前在沟道上方形成刻蚀停止层(106)。
6.根据权利要求5所述的FinFET制造方法，其特征在于，在步骤g中，所述刻蚀停止层(106)的形成方式是淀积掩膜版。
7.根据权利要求1所述的FinFET制造方法，其特征在于，在步骤h中，所述半导体结构上被光刻胶覆盖的范围为沟道距离源端1／4～1／2沟道长度处至源端边界。
8.根据权利要求1所述的FinFET制造方法，其特征在于，在步骤i中，所述沟道减薄方法是对暴露的沟道侧面进行各向同性刻蚀。
9.根据权利要求1所述的FinFET制造方法，其特征在于，在步骤i中，所述沟道减薄方法是对暴露的沟道侧面进行氧化。
10.一种非对称FinFET的制造方法，包括：
a.提供衬底(101)；
b.在沟道顶部形成盖帽层(206)；
c.在所述衬底上形成鳍片(102)，所述鳍片(102)的宽度为第一沟道宽度；
d.进行浅沟槽隔离；
e.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；
f.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
g.移除伪栅叠层，露出沟道部分；
h.在靠近漏端的沟道侧面形成掩膜(500)；
i.沿沟道两侧垂直于沟道侧表面方向对未被掩膜(500)覆盖的沟道进行选择性外延，直至得到第二沟道宽度；
j.移除盖帽层(206)。
11.根据权利要求10所述的FinFET制造方法，其特征在于，在步骤b中，所述盖帽层(206)的形成方式是淀积掩膜版。
12.根据权利要求10所述的FinFET制造方法，其特征在于，在步骤h中，所述半导体结构上未被掩膜(500)覆盖的范围为沟道距离源端1／4～1／2沟道长度处至源端边界。
13.根据权利要求10所述的FinFET制造方法，其特征在于，在步骤e中形成源漏区时还包括对鳍片(102)上的源漏部分进行外延生长，直至源漏区宽度为所述第二沟道宽度的1.5～4倍。
14.根据权利要求1或10所述的FinFET制造方法，其特征在于，所述第一沟道宽度为5～10nm。
15.根据权利要求1或10所述的FinFET制造方法，其特征在于，所述第二沟道宽度为10～20nm。
16.根据权利要求1或10所述的FinFET制造方法，其特征在于，在步骤j之后，还包括：p.依次淀积栅介质材料、功函数调节材料以及栅极金属材料。
17.一种非对称FinFET结构，包括：
半导体衬底(101)；
位于所述衬底(101)上的鳍片(102)；
位于所述衬底(101)上方，鳍片(102)两侧的浅沟槽隔离(103)；
覆盖所述浅沟槽隔离(103)的层间介质层(105)；
覆盖所述鳍片(102)中部的栅极叠层；
位于所述鳍片(102)两端的源漏区；
以及位于所述鳍片(102)中部，所述栅极叠层下方的沟道区(300)；
其中，所述沟道区(300)靠近源端部分的厚度是靠近漏端部分的厚度的1至3倍。
18.根据权利要求17所述的FinFET结构，其特征在于，所述厚沟道部分的长度是沟道总长度的1／4～2／3。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559181B2 (en) 2013-11-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device with buried sige oxide
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US10916659B2 (en) 2018-09-18 2021-02-09 International Business Machines Corporation Asymmetric threshold voltage FinFET device by partial channel doping variation
US10734479B1 (en) 2019-01-23 2020-08-04 International Business Machines Corporation FinFET CMOS with asymmetric gate threshold voltage
CN112309856B (zh) * 2019-07-24 2022-08-23 中芯国际集成电路制造（天津）有限公司 半导体结构的形成方法
CN110634801B (zh) * 2019-10-18 2022-04-22 中国科学院微电子研究所 一种接触孔制备方法
CN111477679B (zh) * 2020-04-17 2023-06-13 重庆伟特森电子科技有限公司 不对称沟槽型SiC-MOSFET栅的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095550A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869359A (en) * 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US7332386B2 (en) * 2004-03-23 2008-02-19 Samsung Electronics Co., Ltd. Methods of fabricating fin field transistors
JP2008192819A (ja) * 2007-02-05 2008-08-21 Toshiba Corp 半導体装置
DE102008046400B4 (de) * 2008-06-30 2011-05-19 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
US20120302025A1 (en) * 2011-05-27 2012-11-29 Institute of Microelectronics, Chinese Academy of Sciences Method for Manufacturing a Semiconductor Structure
US8987824B2 (en) * 2011-11-22 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices
CN103779217A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 一种鳍片型场效应晶体管及其制作方法
US9231106B2 (en) * 2013-03-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an asymmetric source/drain structure and method of making same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095550A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width

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