CN105336617B

CN105336617B - 一种FinFET制造方法

Info

Publication number: CN105336617B
Application number: CN201410337296.6A
Authority: CN
Inventors: 刘云飞; 李睿; 尹海洲
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-07-15
Filing date: 2014-07-15
Publication date: 2019-01-22
Anticipated expiration: 2034-07-15
Also published as: CN105336617A

Abstract

本发明提供了一种FinFET制造方法，包括：一种FinFET制造方法，包括：a.提供第一衬底(100)；b.在所述衬底上形成穿通阻挡层(120)；c.在所述衬底(100)上形成第二衬底(130)；d.对所述第一衬底(100)和第二衬底(130)进行刻蚀，形成鳍片(200)；e.在所述鳍片(200)两侧的衬底上形成浅沟槽隔离结构(300)；f.在所述鳍片(200)两端的部分分别形成源区、漏区，在所述鳍片中部的沟道区上方形成栅极结构(500)。相比于现有技术，本发明在降低了沟道穿通效应影响的同时，有效地减小了工艺复杂度。

Description

一种FinFET制造方法

技术领域

本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。

技术背景

随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。

沟道穿通效应(Channel punch-through effect)是场效应晶体管的源结与漏结的耗尽区相连通的一种现象。当沟道穿通，就使源/漏间的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流；此电流的大小将受到空间电荷的限制，是所谓空间电荷限制电流。这种空间电荷限制电流是与栅压控制的沟道电流相并联的，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下,即使栅电压低于阈值电压，源-漏间也会有电流通过。这种效应是在小尺寸场效应晶体管中有可能发生的一种效应，且随着沟道宽度的进一步减小，其对器件特性的影响也越来越显著。

在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，然而，离子注入的深度难以精确控制，同时会对沟道表面造成损伤，为了消除损伤，通常会在沟道表面形成一层薄氧化层，增加了工艺复杂度。同时，杂质的分布难以控制，很难准确的在沟道底部形成超陡倒阱。因此，亟需对现有工艺进行改进，解决这一问题。

发明内容

本发明提供了一种FinFET制造方法，准确的在沟道底部形成超陡倒阱的穿通阻挡层，同时有效地减小了工艺复杂度。具体的，该方法包括：

a.提供第一衬底；

b.在所述衬底上形成穿通阻挡层；

c.在所述衬底上形成第二衬底；

d.对所述第一衬底和第二衬底进行刻蚀，形成鳍片；

e.在所述鳍片两侧的衬底上形成浅沟槽隔离结构；

f.在所述鳍片两端的部分分别形成源区、漏区，在所述鳍片中部的沟道区上方形成栅极结构。

其中，所述穿通阻挡层采用离子注入的方法形成；对于N型器件，形成所述穿通阻挡层的粒子为三价元素；对于P型器件，形成所述穿通阻挡层的粒子为五价元素。

其中，所述穿通阻挡层的掺杂浓度为1e17cm^-3～1e19cm^-3；所述穿通阻挡层的峰值位于所述衬底表面10～30nm之内。

其中，所述沟道区的高度等于鳍片未被浅沟槽隔离覆盖部分的高度；所述第二衬底的高度大于等于所述沟道区的高度；所述第二衬底与所述沟道区的高度差不超过6nm。

其中，所述掺杂区域的最高掺杂浓度为1e18cm^-3～1e19cm^-3。

本发明提供了一种FinFET器件的制作方法，特别是FinFET中穿通阻挡层的形成方法，即在分两次淀积形成衬底，在第二次淀积之前离子注入形成穿通阻挡，并且使第二次淀积的高度大于等于沟道的有效高度，之后在第二次淀积的衬底表面进行刻蚀形成鳍片。采用这种方法，可以准确的控制穿通阻挡层的位置与浓度分布，使其精确地在沟道下方传统电流产生的区域形成重掺杂区，在抑制漏电流的同时不在沟道中引入杂质和缺陷，有效地提高了器件性能，且降低了工艺复杂度。

附图说明

图1和图7示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的三维等角图。

图2、图3、图4、图5和图6示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的剖面图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本发明提供了一种FinFET制造方法，具体的，该方法包括以下步骤：

a.提供第一衬底100；

b.在所述衬底上形成穿通阻挡层120；

c.在所述衬底100上形成第二衬底130；

d.对所述第一衬底100和第二衬底130进行刻蚀，形成鳍片200；

e.在所述鳍片200两侧的衬底上形成浅沟槽隔离结构300；

f.在所述鳍片200两端的部分分别形成源区、漏区，在所述鳍片中部的沟道区上方形成栅极结构500。

在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，然而，离子注入的深度难以精确控制，同时会对沟道表面造成损伤，为了消除损伤，通常会在沟道表面形成一层薄氧化层，增加了工艺复杂度。同时，杂质的分布难以控制，很难准确的在沟道底部形成超陡倒阱。本发明提供了一在FinFET中穿通阻挡层的形成方法，即在分两次淀积形成衬底，在第二次淀积之前离子注入形成穿通阻挡，并且使第二次淀积的高度大于等于沟道的有效高度，之后在第二次淀积的衬底表面进行刻蚀形成鳍片。采用这种方法，可以准确的控制穿通阻挡层的位置与浓度分布，使其精确地在沟道下方传统电流产生的区域形成重掺杂区，在抑制漏电流的同时不在沟道中引入杂质和缺陷，有效地提高了器件性能，且降低了工艺复杂度。

以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或III-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。

参见图1，使出了本发明中的第一衬底100。所述第一衬底材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用衬底为硅衬底。

接下来，参见图2，在所述第一衬底100表面形成掩膜保护层110。所述保护层110的作用在于在接下来的离子注入过程中保护第一衬底表面，减少由于高能粒子轰击而在第一衬底中形成缺陷。优选的，所述保护层110的材料为二氧化硅，可以通过热氧化的方式形成。在本实施例中，采用干氧氧化形成所述保护层110，其厚度为2～10nm。接下来，进行离子注入，在所述第一衬底上形成穿通阻挡层120。其中，对于N型器件，形成所述穿通阻挡层120的粒子为三价元素，如硼；对于P型器件，形成所述穿通阻挡层120的粒子为五价元素，如磷。通过控制离子注入的能量和剂量，可以很容易的在需要的位置形成我们所希望得到的超陡倒阱。在本实施例中，所述穿通阻挡层120的掺杂浓度为1e17cm^-3～1e19cm^-3；所述穿通阻挡层120的峰值位于所述第一衬底100表面10～30nm之内。注入完成之后，去除所述保护层110，并进行快热退火，以消除因注入产生的缺陷。完成之后的器件如图3所示。

采用这种方法，可以准确的控制穿通阻挡层的位置与浓度分布，使其精确地在沟道下方传统电流产生的区域形成重掺杂区，在抑制漏电流的同时不在沟道中引入杂质和缺陷，有效地提高了器件性能，且降低了工艺复杂度。

接下来，如图4所示，采用外延生长的方式，在所述第一衬底100上生长第二衬底130。为了使所述穿通阻挡层120能够有效地抑制穿通电流，因此，使第二衬底130的高度等于或略大于器件的沟道高度。所述第二衬底130与所述沟道区的高度差不超过6nm。所述高度差是考虑到外延过程中可能产生的晶格的缺陷，避免该缺陷延伸至沟道表面，从而影响器件的性能。同时，也考虑到后序工艺中高温退火过程所引起的杂质再分布，避免杂质扩散到沟道中，影响器件的阈值电压。具体的高度差根据外延生长工艺的质量而定。在本实施例中，所采用的高度差为5nm。

接下来，如图5所示，经过投影，曝光，显影，刻蚀等常规工艺对所述衬底进行刻蚀，形成鳍片200，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。可以看到，刻蚀好的鳍片中已经形成穿通阻挡层，分布集中，且并未在沟道中引入杂质，形成器件后，可以有效地在抑制穿通电流的同时而不影响器件的其他性能。

接下来，对所述半导体结构进行浅沟槽隔离，以形成浅沟槽隔离结构300，如图6所示。优选地，首先在半导体鳍片200上成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在衬底上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长一薄层二氧化硅，以圆滑沟槽的顶角和去掉刻蚀过程中在硅表面引入的损伤。氧化之后进行沟槽填充，填充介质可以是二氧化硅。接下来使用CMP工艺对半导体衬底表面进行平坦化，氮化硅作为CMP的阻挡层。之后，以氮化硅为掩膜，对半导体结构表面进行刻蚀，为了避免后续工艺中扩散时在鳍片200中引入纵向扩散，所述刻蚀深度大于实际所需鳍片高度，可以为20～60nm。刻蚀完成之后，形成第一浅沟槽隔离结构400，其顶部距离鳍片200顶部20～60nm。最后使用热的磷酸取出暴露出的氮化硅，暴露出鳍片200。

接下来接下来，在沟道上方形成伪栅叠层，并形成源漏区。所述伪栅叠层可以是单层的，也可以是多层的。伪栅叠层可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10-100nm。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等工艺来形成伪栅叠层。所述源漏区形成方法可以是离子注入然后退火激活离子、原位掺杂外延和/或二者的组合。

可选地，在栅极堆叠的侧壁上形成侧墙，用于将栅极隔开。侧墙可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙可以具有多层结构。侧墙可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。

接下来，淀积层间介质层400，并并行平坦化，露出伪栅叠层。具体的，层间介质层400可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层400的材料可以采用包括SiO₂、碳掺杂SiO₂、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层400的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。接下来，执行平坦化处理，使伪栅叠层暴露出来，并与层间介质层400齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。

接下来，去除伪栅叠层，露出沟道部分。具体的，伪栅结构可以采用湿刻和/或干刻除去。在一个实施例中，采用等离子体刻蚀。

接下来，在伪栅空位中形成栅极结构500，栅极结构500包括栅介质层、功函数调节层和栅极金属层，如图7所示。具体的，所述栅介质层可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al₂O₃、La₂O₃、ZrO₂、LaAlO中的一种或其组合，栅介质层的厚度可以为1nm-10nm，例如3nm、5nm或8nm。所述功函数调节层可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm。所述栅极金属层可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa_x中的一种或其组合。其厚度范围例如可以为10nm-40nm，如20nm或30nm。

本实施例中所采用的是后栅工艺，然而本领域中的技术人员能很清楚的理解，本发明中形成穿通阻挡层的方法同样可以用于先栅工艺，具体过程在此不再赘述。

通过采用本发明提供的方法，即在分两次淀积形成衬底，在第二次淀积之前离子注入形成穿通阻挡，并且使第二次淀积的高度大于等于沟道的有效高度，之后在第二次淀积的衬底表面进行刻蚀形成鳍片。采用这种方法，可以准确的控制穿通阻挡层的位置与浓度分布，使其精确地在沟道下方传统电流产生的区域形成重掺杂区，在抑制漏电流的同时不在沟道中引入杂质和缺陷，有效地提高了器件性能，且降低了工艺复杂度。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims

1.一种FinFET制造方法，包括：

a.提供第一衬底(100)；

b.在所述衬底上形成穿通阻挡层(120)，所述穿通阻挡层(120)采用离子注入的方法形成，掺杂浓度为1e17cm-3～1e19cm-3，峰值位于所述衬底(100)表面10～30nm之内；

c.在所述衬底(100)上形成第二衬底(130)；

d.对所述第一衬底(100)和第二衬底(130)进行刻蚀，形成鳍片(200)；

e.在所述鳍片(200)两侧的衬底上形成浅沟槽隔离结构(300)；

h.在所述鳍片(200)两端的部分分别形成源区、漏区，在所述鳍片中部的沟道区上方形成栅极结构(500)；其中，

在所述衬底上形成穿通阻挡层(120)，所述穿通阻挡层(120)采用离子注入的方法形成，掺杂浓度为1e17cm-3～1e19cm-3，峰值位于所述衬底(100)表面10～30nm之内的步骤进一步包括：

在所述第一衬底100表面形成掩膜保护层(110)；

在所述衬底上形成穿通阻挡层(120)，所述穿通阻挡层(120)采用离子注入的方法形成，掺杂浓度为1e17cm-3～1e19cm-3，峰值位于所述衬底(100)表面10～30nm之内；

去除所述掩膜保护层(110)，并进行快热退火，以消除因注入产生的缺陷。

2.根据权利要求1所述的制造方法，其特征在于，对于N型器件，形成所述穿通阻挡层(120)的粒子为三价元素；对于P型器件，形成所述穿通阻挡层(120)的粒子为五价元素。

3.根据权利要求1所述的制造方法，其特征在于，所述沟道区的高度等于鳍片(200)未被浅沟槽隔离(300)覆盖部分的高度。

4.根据权利要求1所述的制造方法，其特征在于，所述第二衬底(130)的高度大于等于所述沟道区的高度。

5.根据权利要求4所述的制造方法，其特征在于，所述第二衬底(130)与所述沟道区的高度差不超过6nm。