CN114639715A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底包括衬底以及位于衬底上多个分立的鳍部，鳍部露出的衬底上形成有隔离层，隔离层覆盖鳍部的部分侧壁，隔离层上形成有横跨鳍部的栅极结构，沿与鳍部的延伸方向相垂直的方向，基底包括相邻的第一器件区和第二器件区，第一器件区用于形成第一型晶体管，第二器件区用于形成第二型晶体管；依次刻蚀第一器件区与第二器件区交界处的栅极结构和隔离层，形成由栅极结构和隔离层围成的凹槽；在凹槽中形成扩散阻挡层；分别对扩散阻挡层两侧的第一器件区和第二器件区的鳍部进行沟道停止离子注入。扩散阻挡层减小每个器件区中的防穿通离子对其他器件区的影响，提高了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着金属氧化物半导体场效应晶体管(Metal Oxide SemiconductorFieldEffect Transistor，MOSFET)关键尺寸的缩小，短沟道效应(Short Channel Effect，SCE)成为一个至关重要的问题。鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)具有良好的栅控能力，能够有效地抑制短沟道效应。因此，在小尺寸的半导体元件设计中通常采用FinFET器件。
由于器件尺寸的减小，容易出现穿通效应(punch through effect)。为了抑制穿通效应，通常需要对隔离层顶面位置处下方的鳍部进行沟道停止离子注入(channel stopIMP)，以形成防穿通离子掺杂区。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同；隔离层，位于所述鳍部露出的所述衬底上，所述隔离层覆盖所述鳍部的部分侧壁；防穿通离子掺杂区，位于所述隔离层顶面位置处下方的所述鳍部中；扩散阻挡层，位于所述第一器件区与第二器件区交界处的所述隔离层中；器件栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述器件栅极结构还覆盖所述扩散阻挡层。
可选的，所述扩散阻挡层的顶部低于所述鳍部的顶部。
可选的，所述扩散阻挡层的顶部至所述器件栅极结构的顶部的距离为200埃至400埃。
可选的，以所述器件栅极结构的延伸方向为横向，所述扩散阻挡层的横向尺寸为8纳米至30纳米。
可选的，所述隔离层具有初始高度；所述扩散阻挡层的底部至所述隔离层顶部的距离占所述初始高度的三分之一至二分之一。
可选的，所述扩散阻挡层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
可选的，所述器件栅极结构为金属栅极结构。
可选的，所述第一型和第二型的导电类型不同。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层上形成有横跨所述鳍部的栅极结构，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同；依次刻蚀所述第一器件区与第二器件区交界处的所述栅极结构和隔离层，形成由所述栅极结构和隔离层围成的凹槽；在所述凹槽中形成扩散阻挡层；分别对所述扩散阻挡层两侧的所述第一器件区和第二器件区的鳍部进行沟道停止离子注入，在所述隔离层顶面位置处下方的鳍部中形成防穿通离子掺杂区。
可选的，所述栅极结构为伪栅结构。
可选的，在所述沟道停止离子注入后，还包括：去除所述栅极结构，形成露出所述鳍部的开口；在所述开口中形成横跨所述鳍部的器件栅极结构。
可选的，在所述沟道停止离子注入之后，形成所述器件栅极结构之前，还包括：回刻蚀所述凹槽中部分厚度的所述扩散阻挡层，剩余的所述扩散阻挡层的顶部低于所述鳍部的顶部。
可选的，采用干法刻蚀工艺回刻蚀所述凹槽中部分厚度的所述扩散阻挡层。
可选的，剩余的所述扩散阻挡层的顶部至所述凹槽的顶部的距离为200埃至400埃。
可选的，所述提供基底的步骤中，所述隔离层具有初始厚度；形成所述凹槽后，所述凹槽的底部至所述隔离层顶部的距离占所述初始厚度的三分之一至二分之一。
可选的，采用干法刻蚀工艺刻蚀所述第一器件区与第二器件区交界处的所述栅极结构和隔离层，形成由所述栅极结构和隔离层围成的凹槽。
可选的，以所述栅极结构的延伸方向为横向，所述凹槽的横向尺寸为8纳米至30纳米。
可选的，所述扩散阻挡层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
可选的，采用高纵宽比沉积工艺在所述凹槽中形成扩散阻挡层。
可选的，所述第一型和第二型的导电类型不同。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构，鳍部露出的衬底上具有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，靠近所述隔离层顶面位置处的鳍部中具有防穿通离子掺杂区，扩散阻挡层位于所述第一器件区与第二器件区交界处的所述隔离层中，其中，防穿通离子掺杂区通常通过对鳍部进行沟道停止离子注入的方式形成，由于在相邻的所述第一器件区和第二器件区之间形成了扩散阻挡层，所述扩散阻挡层能够在沟道停止离子注入的过程中，阻止注入到所述第一器件区的防穿通离子横向扩散到所述第二器件区中，同样也阻止注入到所述第二器件区的防穿通离子横向扩散到所述第一器件区中，相应的，使得防穿通离子的扩散范围限定在各自的区域内，以减小每个器件区中的防穿通离子对其他器件区的影响，例如，当所述第一型和第二型的导电类型不同时，降低了所述第一器件区与所述第二器件区的晶体管发生反型的概率，从而提高了半导体结构的性能。
本发明实施例所提供的半导体结构的形成方法中，依次刻蚀第一器件区与第二器件区交界处的栅极结构和隔离层，形成由所述栅极结构和隔离层围成的凹槽，接着在所述凹槽中形成扩散阻挡层，再接着分别对所述扩散阻挡层两侧的所述第一器件区和第二器件区的鳍部进行沟道停止离子注入，在靠近所述隔离层顶面位置处的鳍部中形成防穿通离子掺杂区。其中，由于在相邻的所述第一器件区和第二器件区之间形成了扩散阻挡层，所述扩散阻挡层能够在沟道停止离子注入的过程中，阻止注入到所述第一器件区的防穿通离子横向扩散到所述第二器件区中，同样也阻止注入到所述第二器件区的防穿通离子横向扩散到所述第一器件区中，相应的，使得防穿通离子的扩散范围限定在各自的区域内，以减小每个器件区中的防穿通离子对其他器件区的影响，例如，当所述第一型和第二型的导电类型不同时，降低了所述第一器件区与所述第二器件区的晶体管发生反型的概率，从而提高了半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3是本发明半导体结构一实施例的结构示意图；
图4至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前，半导体结构的电学性能的仍有待提高。现结合一种半导体结构的形成方法，分析半导体结构性能有待提高的原因。图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底10以及位于衬底10上多个分立的鳍部12，所述鳍部12露出的衬底10上形成有隔离层11，所述隔离层11覆盖所述鳍部12的部分侧壁，所述隔离层11上形成有横跨所述鳍部12的栅极结构13，沿与所述鳍部12的延伸方向相垂直的方向，所述基底包括相邻的第一器件区100A和第二器件区100B，所述第一器件区100A用于形成NMOS(N型金属氧化物半导体，N-Metal Oxide Semiconductor)晶体管，所述第二器件区100B用于形成PMOS(P型金属氧化物半导体，P-Metal Oxide Semiconductor)晶体管。
参考图2，分别对所述第一器件区100A和第二器件区100B的鳍部12进行沟道停止离子注入(如图2中CD所示)，在靠近所述隔离层11的顶面位置处的鳍部12中形成防穿通离子掺杂区14。
具体地，在所述第一器件区100A中注入P型离子，在所述第二器件区100B中注入N型离子。
经研究发现，随着器件特征尺寸的不断减小，相邻所述鳍部12的间距也越来越小，因此，相邻所述第一器件区100A和第二器件区100B的间距相应不断缩小，相应的，在对所述第一器件区100A和第二器件区100B的鳍部12进行沟道停止离子注入的过程中，由于注入的离子会横向扩散，因此，如图2中虚线箭头所示，容易导致注入到所述第一器件区100A的防穿通离子横向扩散到所述第二器件区100B中，同样，也容易导致注入到所述第二器件区100B的防穿通离子横向扩散到所述第一器件区100A中，相应地，增加了所述第一器件区100A与第二器件区100B的晶体管发生反型的概率，从而降低了半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层上形成有横跨所述鳍部的栅极结构，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同；依次刻蚀所述第一器件区与第二器件区交界处的所述栅极结构和隔离层，形成由所述栅极结构和隔离层围成的凹槽；在所述凹槽中形成扩散阻挡层；分别对所述扩散阻挡层两侧的所述第一器件区和第二器件区的鳍部进行沟道停止离子注入，在所述隔离层顶面位置处下方的鳍部中形成防穿通离子掺杂区。
本发明实施例所公开的方案中，依次刻蚀第一器件区与第二器件区交界处的栅极结构和隔离层，形成由所述栅极结构和隔离层围成的凹槽，接着在所述凹槽中形成扩散阻挡层，再接着分别对所述扩散阻挡层两侧的所述第一器件区和第二器件区的鳍部进行沟道停止离子注入，在靠近所述隔离层顶面位置处的鳍部中形成防穿通离子掺杂区。其中，由于在相邻的所述第一器件区和第二器件区之间形成了扩散阻挡层，所述扩散阻挡层能够在沟道停止离子注入的过程中，阻止注入到所述第一器件区的防穿通离子横向扩散到所述第二器件区中，同样也阻止注入到所述第二器件区的防穿通离子横向扩散到所述第一器件区中，相应的，使得防穿通离子的扩散范围限定在各自的区域内，以减小每个器件区中的防穿通离子对其他器件区的影响，例如，当所述第一型和第二型的导电类型不同时，降低了所述第一器件区与所述第二器件区的晶体管发生反型的概率，从而提高了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3是本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括衬底200以及凸出于所述衬底200的鳍部202，沿与所述鳍部202的延伸方向相垂直的方向，所述基底包括相邻的第一器件区200A和第二器件区200B，所述第一器件区200A用于形成第一型晶体管，所述第二器件区200B用于形成第二型晶体管，所述第一型和第二型不同；隔离层201，位于所述鳍部202露出的所述衬底200上，所述隔离层201覆盖所述鳍部202的部分侧壁；防穿通离子掺杂区230，位于所述隔离层201顶面位置处下方的所述鳍部202中；扩散阻挡层208，位于所述第一器件区200A与第二器件区200B交界处的所述隔离层201中；器件栅极结构242，横跨所述鳍部202且覆盖所述鳍部202的部分顶部和部分侧壁，所述器件栅极结构242还覆盖所述扩散阻挡层208。
所述防穿通离子掺杂区230位于所述隔离层201顶面位置处下方的所述鳍部202中，且所述防穿通离子掺杂区230通常通过对鳍部202进行沟道停止离子注入的方式形成，由于在相邻的所述第一器件区200A和第二器件区200B之间形成了扩散阻挡层208，所述扩散阻挡层208位于所述隔离层201中，因此，所述扩散阻挡层208能够在沟道停止离子注入的过程中，阻止注入到所述第一器件区200A的防穿通离子横向扩散到所述第二器件区200B中，同样也阻止注入到所述第二器件区200B的防穿通离子横向扩散到所述第一器件区200A中，相应的，使得防穿通离子的扩散范围限定在各自的区域内，以减小每个器件区中的防穿通离子对其他器件区的影响，例如，当所述第一型和第二型的导电类型不同时，降低了所述第一器件区200A与所述第二器件区200B的晶体管发生反型的概率，从而提高了半导体结构的性能。
本实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)。所述基底包括衬底200以及凸出于所述衬底200的鳍部202。在其他实施例中，当所述半导体结构为平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，所述鳍部202的材料与所述衬底200的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述基底包括相邻的第一器件区200A和第二器件区200B，所述第一器件区200A用于形成第一型晶体管，所述第二器件区200B用于形成第二型晶体管，所述第一型和第二型不同。
具体地，所述第一型和第二型不同指的是：所述第一型和第二型的导电类型不同。本实施例中，所述第一型为N型，所述第二型为P型。即所述第一器件区100A为NMOS器件区，所述第一型晶体管为NMOS晶体管；所述第二器件区100B为PMOS器件区，所述第二型晶体管为PMOS晶体管。
在其他实施例中，所述第一型和第二型不同也可以指的是：所述第一型晶体管和第二型晶体管的性能不同。例如，所述第一型晶体管和第二型晶体管的沟道导电类型相同，但所述第一型晶体管和第二型晶体管的工作电压不同。
所述隔离层201用于隔离相邻器件。所述隔离层201的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层201的材料为氧化硅。
本实施例中，所述隔离层201具有初始高度，从而为在所述第一器件区200A与第二器件区200B交界处形成扩散阻挡层208提供了工艺基础。
本实施例中，所述防穿通离子掺杂区230，位于所述隔离层201顶面位置处下方的所述鳍部202中。
所述防穿通离子掺杂区230用于控制所述鳍部202底部的源/漏穿通。
所述防穿通离子掺杂区230中具有防穿通离子，所述防穿通离子的导电类型与相应晶体管的沟道导电类型不同。
本实施例中，所述第一型晶体管为NMOS晶体管，所述第二型晶体管为PMOS晶体管，相应的，所述第一器件区200A中的防穿通离子为P型离子，所述第二器件区200B中的防穿通离子为N型离子。
所述防穿通离子掺杂区230位于所述隔离层201顶面位置处下方的所述鳍部202中，因此，所述防穿通离子掺杂区230的顶面低于所述隔离层201顶面，或者，齐平于所述隔离层201顶面。作为一种示例，所述防穿通离子掺杂区230的顶面低于所述隔离层201顶面。
本实施例中，所述扩散阻挡层208，位于所述第一器件区200A与第二器件区200B交界处的所述隔离层201中。所述防穿通离子掺杂区230位于隔离层201顶面位置处下方的鳍部202中，因此，通过使所述扩散阻挡层208位于隔离层201中，使得所述扩散阻挡层208能够对防穿通离子的扩散起到阻挡作用。
需要说明的是，以所述器件栅极结构242的延伸方向为横向，所述扩散阻挡层208的横向尺寸不宜过大，也不宜过小。如果所述扩散阻挡层208的横向尺寸过大，则会过多的占用半导体器件的空间位置，导致所述扩散阻挡层208与所述第一器件区200A和第二器件区200B的间距越来越小，从而容易导致所述器件栅极结构242中各膜层的沉积效果达不到工艺要求，进而影响半导体的性能；如果所述扩散阻挡层208的横向尺寸过小，则在沟道离子停止注入的工艺中，所述扩散阻挡层208用于阻止注入到所述第一器件区200A的防穿通离子横向扩散到所述第二器件区200B中的效果不佳，同理，所述扩散阻挡层208用于阻止注入到所述第二器件区200B的防穿通离子横向扩散到所述第一器件区200A中的效果也不佳，从而影响半导体的性能。为此，本实施例中，以所述器件栅极结构的延伸方向为横向，所述扩散阻挡层208的横向尺寸为8纳米至30纳米。例如，所述扩散阻挡层208的横向尺寸为10纳米、15纳米、20纳米或25纳米。
需要说明的是，所述扩散阻挡层208的底部至所述隔离层201的顶部的距离占所述初始高度的比例不宜过大，也不宜过小。如果所述扩散阻挡层208的底部至所述隔离层201的顶部的距离占所述初始高度的比例过大，则容易导致形成扩散阻挡层208的沉积制程工艺窗口变小，增加工艺难度，从而影响半导体的结构性能；如果所述扩散阻挡层208的底部至所述隔离层201的顶部的距离占所述初始高度的比例过小，则在进行沟道离子停止注入的工艺中，所述扩散阻挡层208用于阻止注入到所述第一器件区200A的防穿通离子横向扩散到所述第二器件区200B中的效果不佳，同样地，所述扩散阻挡层208用于阻止注入到所述第二器件区200B的防穿通离子横向扩散到所述第一器件区200A中的效果也不佳，从而影响半导体的性能。为此，本实施例中，所述扩散阻挡层208的底部至所述隔离层201的顶部的距离占所述初始高度的三分之一至二分之一。
所述扩散阻挡层208的材料致密度较高，从而使所述扩散阻挡层208用于阻止注入到所述第一器件区200A的防穿通离子横向扩散到所述第二器件区200B中、以及用于阻止注入到所述第二器件区200B的防穿通离子横向扩散到所述第一器件区200A中的效果较佳。本实施例中，所述扩散阻挡层208的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。作为一种示例，所述扩散阻挡层208的材料为氮化硅。
本实施例中，所述扩散阻挡层208嵌于所述第一器件区200A与第二器件区200B交界处的所述隔离层201中，即所述扩散阻挡层208的顶部高于所述隔离层201的顶部。
需要说明的是，所述扩散阻挡层208的顶部至所述器件栅极结构242的顶部的距离不宜过大，也不宜过小。如果所述扩散阻挡层208的顶部至所述器件栅极结构242的顶部的距离过大，则在去除所述第一器件区200A中的所述第一功函数层209的过程中，增加了对所述第二器件区200B中的所述第一功函数层209损伤的概率；随着器件特征尺寸的不断缩小，所述扩散阻挡层208与相邻鳍部202的横向距离也不断缩小，如果所述扩散阻挡层208的顶部至所述器件栅极结构242的顶部的距离过小，则加大了所述器件栅极结构242中各膜层的沉积难度，使得所述器件栅极结构242在第一器件区200A与第二器件区200B之间的填充窗口变小，例如，器件栅极结构242中各膜层在所述扩散阻挡层208和相邻鳍部202之间的沉积难度变大，从而影响到半导体的性能。为此，本实施例中，所述扩散阻挡层208的顶部至所述器件栅极结构242的顶部的距离为200埃至400埃。例如，所述扩散阻挡层208的顶部至所述器件栅极结构242的顶部的距离为250埃、300埃或350埃。
本实施例中，所述扩散阻挡层208的顶部低于所述鳍部202的顶部，从而为所述器件栅极结构242中各膜层的沉积提供了更好的填充窗口。
还需要说明的是，在其他实施例中，所述扩散阻挡层的顶部也可以和所述隔离层的顶部相齐平。
本实施例中，所述器件栅极结构242横跨所述鳍部202且覆盖所述鳍部202的部分顶部和部分侧壁，所述器件栅极结构242还覆盖所述扩散阻挡层208。
本实施例中，所述器件栅极结构242用于控制晶体管的沟道的开启和关断。
具体地，所述器件栅极结构242为金属栅极结构，因此，所述器件栅极结构242包括多个堆叠的功能膜层。本实施例中，所述器件栅极结构242包括位于所述第一器件区200A中的第一器件栅极结构240、以及位于所述第二器件区200B中的第二器件栅极结构232。
本实施例中，在所述第一器件区200A中，所述第一器件栅极结构240包括保形覆盖所述鳍部202和隔离层201的栅介质层210、保形覆盖所述栅介质层210的第二功函数层212、以及覆盖所述第二功函数层212的栅电极层213。
本实施例中，在所述第二器件区200B中，所述第二器件栅极结构232包括保形覆盖所述鳍部202和隔离层201的栅介质层210、保形覆盖所述栅介质层210的第一功函数层209、以及覆盖所述第一功函数层209的栅电极层213。
需要说明的是，本实施例中，所述栅介质层210还保形覆盖所述扩散阻挡层208。
具体的，栅介质层210的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，栅介质层210的材料为HfO2。在其他实施例，高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
第一功函数层209用于调节所述第二器件区200A所形成晶体管的阈值电压。本实施例中，所述第二型晶体管为PMOS晶体管，因此，第一功函数层209为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。本实施例中，所述第一功函数层209的材料为TiN。
第二功函数层212用于调节所述第一器件区200B所形成晶体管的阈值电压。本实施例中，所述第一型晶体管为NMOS晶体管，因此，第二功函数层212为N型功函数层，N型功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。本实施例中，所述第二功函数层212的材料为TiAl。
栅电极层213用于后续与外部结构电连接。本实施例中，栅电极层213的材料包括W。其他实施例中，栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等材料。
所述半导体结构还包括：侧墙231，位于器件栅极结构242的侧壁上。所述侧墙231用于保护器件栅极结构242的侧壁。所述侧墙231可以为单层结构或叠层结构，所述侧墙231的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙231为单层结构，所述侧墙231的材料为氮化硅。
所述半导体结构还包括：层间介质层206，位于所述器件栅极结构242露出的所述衬底200上，且覆盖所述侧墙231的侧壁。
所述层间介质层206用于隔离相邻器件。所述层间介质层206的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层206的材料为氮化硅。
相应的，本发明还提供一种半导体结构的形成方法，参考图4至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4至图7，提供基底，所述基底包括衬底100以及位于衬底100上多个分立的鳍部102，所述鳍部102露出的衬底100上形成有隔离层101，所述隔离层101覆盖所述鳍部102的部分侧壁，所述隔离层101上形成有横跨所述鳍部102的栅极结构103，沿与所述鳍部102的延伸方向相垂直的方向，所述基底包括相邻的第一器件区100A和第二器件区100B，所述第一器件区100A用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同。
如图4所示，本实施例中，所述衬底100的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述鳍部102分立在所述衬底100上，所述鳍部102的材料与所述衬底的材料相同，均为硅。
本实施例中，所述基底包括相邻的第一器件区100A和第二器件区100B，所述第一器件区100A用于形成第一型晶体管，所述第二器件区100B用于形成第二型晶体管，所述第一型和第二型不同。
具体地，所述第一型和第二型不同指的是：所述第一型和第二型的导电类型不同。本实施例中，所述第一型为N型，所述第二型为P型。即所述第一器件区100A为NMOS器件区，所述第一型晶体管为NMOS晶体管；所述第二器件区100B为PMOS器件区，所述第二型晶体管为PMOS晶体管。
在其他实施例中，所述第一型和第二型不同也可以指的是：所述第一型晶体管和第二型晶体管的性能不同。例如，所述第一型晶体管和第二型晶体管的沟道导电类型相同，但所述第一型晶体管和第二型晶体管的工作电压不同。
继续如图4所示，本实施例中，所述半导体结构的形成方法还包括：在形成所述鳍部102后，在所述鳍部102露出的衬底100上形成隔离层101，所述隔离层101覆盖所述鳍部102的部分侧壁。
所述隔离层101用于隔离相邻器件。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氧化硅。
本实施例中，所述提供基底的步骤中，所述隔离层101具有初始厚度，从而为后续在所述第一器件区100A与第二器件区100B交界处形成扩散阻挡层108提供了工艺基础。
如图5所示，所述隔离层101上形成有横跨所述鳍部102的栅极结构103。
本实施例中，所述栅极结构103为伪栅结构，用于为后续形成器件栅极结构占据空间位置。具体地，所述栅极结构103的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、非晶碳、非晶硅或多晶硅等其他材料。作为一种示例，所述栅极结构103的材料为非晶硅。
需要说明的是，所述栅极结构103的顶部形成有掩膜层105。
所述掩膜层105用于作为形成所述栅极结构103的掩膜，还用于在后续形成层间介质层和侧墙的过程中，对所述栅极结构103的顶部起到保护作用。
继续参考图5，需要说明的是，在所述隔离层101上形成横跨所述鳍部102的栅极结构103之前，还包括：在露出所述隔离层101的所述鳍部102的顶部和侧壁形成伪栅氧化层104。
具体地，所述伪栅氧化层104在形成所述栅极结构103的过程中，对露出所述隔离层101的所述鳍部102起到保护作用。
本实施例中，采用快速热氧化工艺形成所述伪栅氧化层104，所述伪栅氧化层104的材料为氧化硅。
如图6所示，在形成栅极结构103之后，在所述栅极结构103的侧壁形成侧墙131。
所述侧墙131用于保护后续形成的器件栅极结构的侧壁。所述侧墙131可以为单层结构或叠层结构，所述侧墙131的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙131为单层结构，所述侧墙131的材料为氮化硅。
本实施例中，形成所述侧墙131后，还包括：以所述侧墙131为掩膜，在所述栅极结构103两侧的鳍部102中形成源漏掺杂区(图未示)。
本实施例中，所述第一器件区100A为NMOS晶体管，所述源漏掺杂区的材料为掺杂有N型离子的碳化硅或硅，所述N型离子包括P、As或Sb。本实施例中，所述第二器件区100B为PMOS晶体管，所述源漏掺杂区的材料为掺杂有P型离子的锗化硅，所述P型离子包括B、Ga或In。
需要说明的是，如图6所示，形成源漏掺杂区(图未示)之后，在所述栅极结构103露出的衬底100上形成层间介质层106，所述层间介质层106覆盖所述栅极结构103的侧壁。
所述层间介质层106用于隔离相邻器件。所述层间介质层106的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层106的材料为氮化硅。
本实施例中，形成所述层间介质层106后，所述层间介质层106覆盖所述栅极结构103的顶部。
因此，如图7所示，在形成所述层间介质层106之后，还包括：以所述栅极结构103的顶部作为停止位置，对所述层间介质层106、掩膜层105和侧墙131进行平坦化处理，直至露出所述栅极结构103的顶部，使剩余的所述层间介质层106和侧墙131的顶部与所述栅极结构103的顶部齐平。
本实施例中，采用化学机械研磨工艺进行所述平坦化处理。
参考图8，依次刻蚀所述第一器件区100A与第二器件区100B交界处的所述栅极结构103和隔离层101，形成由所述栅极结构103和隔离层101围成的凹槽107。
具体地，所述凹槽107为后续形成扩散阻挡层提供空间位置。
本实施例中，采用干法刻蚀工艺刻蚀所述第一器件区100A与第二器件区100B交界处的所述栅极结构103和隔离层101，形成由所述栅极结构103和隔离层101围成的凹槽107。
所述干法刻蚀工艺包括各向异性的干法刻蚀工艺。所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，因此其纵向刻蚀速率远远大于横向刻蚀速率，从而在形成凹槽107的同时，减小横向刻蚀量，从而对所述栅极结构103的侧壁的损伤较小，且降低对所述鳍部102造成误刻蚀的概率。
本实施例中，在形成所述凹槽107后，所述凹槽107的底部至所述隔离层101的顶部的距离占所述初始厚度的三分之一至二分之一。
需要说明的是，所述凹槽107的底部至所述隔离层101的顶部的距离占所述初始厚度的比例不宜过大，也不宜过小。如果所述凹槽107的底部至所述隔离层101的顶部的距离占所述初始厚度的比例过大，则容易导致后续形成扩散阻挡层的沉积制程工艺窗口变小，增加工艺难度，从而影响半导体的结构性能；如果所述凹槽107的底部至所述隔离层101的顶部的距离占所述初始厚度的比例过小，则在后续进行沟道离子停止注入的工艺中，在所述凹槽107中形成的扩散阻挡层用于阻止注入到所述第一器件区100A的防穿通离子横向扩散到所述第二器件区100B中的效果不佳，同样地，在所述凹槽107中形成的扩散阻挡层用于阻止注入到所述第二器件区100B的防穿通离子横向扩散到所述第一器件区100A中的效果也不佳，从而影响半导体的性能。为此，本实施例中，所述凹槽107的底部至所述隔离层101的顶部的距离占所述初始厚度的三分之一至二分之一。
需要说明的是，所述凹槽107的横向尺寸不宜过大，也不宜过小。如果所述凹槽107的横向尺寸过大，则会过多的占用半导体器件的空间位置，导致所述凹槽107的侧壁与所述第一器件区100A和第二器件区100B的间距越来越小，从而容易导致后续形成的器件栅极结构中的各膜层的沉积效果达不到工艺要求，进而影响半导体的性能；如果所述凹槽107的横向尺寸过小，则在后续进行沟道离子停止注入的工艺中，在所述凹槽107中形成的扩散阻挡层用于阻止注入到所述第一器件区100A的防穿通离子横向扩散到所述第二器件区100B中的效果不佳，同理，所述扩散阻挡层108用于阻止注入到所述第二器件区100B的防穿通离子横向扩散到所述第一器件区100A中的效果也不佳，从而影响半导体的性能。为此，本实施例中，以所述栅极结构103的延伸方向为横向，所述凹槽107的横向尺寸为8纳米至30纳米。例如，所述凹槽107的横向尺寸为10纳米、15纳米、20纳米或25纳米。
参考图9，在所述凹槽107(如图8所示)中形成扩散阻挡层108。
在所述凹槽107中形成扩散阻挡层108，后续再分别对所述扩散阻挡层108两侧的所述第一器件区100A和第二器件区100B的鳍部102进行沟道停止离子注入，在靠近所述隔离层101顶面位置处的鳍部102中形成防穿通离子掺杂区。其中，由于在相邻的所述第一器件区100A和第二器件区100B之间形成了扩散阻挡层108，所述扩散阻挡层108能够在沟道停止离子注入的过程中，阻止注入到所述第一器件区100A的防穿通离子横向扩散到所述第二器件区100B中，同样也阻止注入到所述第二器件区100B的防穿通离子横向扩散到所述第一器件区100A中，相应的，使得防穿通离子的扩散范围限定在各自的区域内，以减小每个器件区中的防穿通离子对其他器件区的影响，例如，当所述第一型和第二型的导电类型不同时，降低了所述第一器件区100A与所述第二器件区100B的晶体管发生反型的概率，从而提高了半导体结构的性能。
具体地，在所述凹槽107中形成扩散阻挡层108的工艺包括高纵宽比沉积工艺或者原子层沉积工艺。本实施例中，采用高纵宽比沉积工艺在所述凹槽中形成扩散阻挡层108。
所述高纵宽比沉积工艺或者原子层沉积工艺具有间隙填充性能和阶梯覆盖性能好的特点，相应地，提高了所述扩散阻挡层108的填充覆盖能力，使得所述扩散阻挡层108的厚度均一性。
所述扩散阻挡层108的材料致密度较高，从而使所述扩散阻挡层108用于阻止注入到所述第一器件区100A的防穿通离子横向扩散到所述第二器件区100B中、以及用于阻止注入到所述第二器件区100B的防穿通离子横向扩散到所述第一器件区100A中的效果较佳。本实施例中，所述扩散阻挡层108的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。作为一种示例，所述扩散阻挡层108的材料为氮化硅。
参考图10，分别对所述扩散阻挡层108两侧的所述第一器件区100A和第二器件区100B的鳍部102进行沟道停止离子注入，在所述隔离层101顶面位置处下方的鳍部102中形成防穿通离子掺杂区130。
所述防穿通离子掺杂区130用于防止所述源漏掺杂区(图未示)之间发生穿通。本实施例中，在进行沟道停止离子注入时，可以对所述扩散阻挡层108两侧的所述第一器件区100A和第二器件区100B的鳍部102分别进行离子注入。
本实施例中，在进行沟道停止离子注入时，向靠近所述隔离层101顶面位置处下方的鳍部102中注入防穿通离子，所述防穿通离子的导电类型与相应晶体管的沟道导电类型不同。
因此，所述防穿通离子掺杂区130的顶面低于所述隔离层101顶面，或者，齐平于所述隔离层101顶面。作为一种示例，所述防穿通离子掺杂区130的顶面低于所述隔离层101顶面。
需要说明的是，在进行沟道停止离子注入的过程中，还会对栅极结构103和隔离层101进行注入。也就是说，对整个第一器件区100A进行沟道停止离子注入，注入相应类型的防穿通离子；同理，对整个第二器件区100B进行沟道停止离子注入，注入相应类型的防穿通离子。本实施例中，所述第一型和第二型的导电类型不同，因此，所述第一器件区100A和第二器件区100B中的防穿通离子的导电类型也不同。
所述第一型晶体管为NMOS晶体管，所述第二型晶体管为PMOS晶体管，相应的，因此，对于第一器件区100A来说，对所述鳍片102进行P型离子注入，以在所述鳍片102中形成防穿通离子掺杂区130，即第一器件区100A的防穿通离子为P型离子；对于第二器件区100B来说，对所述鳍片102进行N型离子注入，以在所述鳍片102中形成防穿通离子掺杂区130，即第二器件区100B的防穿通离子为N型离子。需要说明的是，所述P型离子包括硼离子或二氟化硼离子等，所述N型离子包括砷离子或磷离子等。
还需要说明的是，所述栅极结构103为伪栅结构，由于后续还会去除所述栅极结构103，因此，在进行沟道停止离子注入时，即使防穿通离子还注入至所述栅极结构103中，对器件栅极结构的影响也较小。而且，所述栅极结构103还能够对隔离层101起到保护作用，从而减小防穿通离子对隔离层101的影响。
参考图11至图16，在所述沟道停止离子注入后，还包括：去除所述栅极结构103，形成露出所述鳍部102的开口133；在所述开口133中形成横跨所述鳍部102的器件栅极结构142。
本实施例中，所述器件栅极结构142为金属栅极结构，用于控制晶体管的沟道的开启和关断。
本实施例中，所述开口133形成于所述层间介质层106中。
具体地，形成所述器件栅极结构的步骤包括：如图12所示，去除所述栅极结构103，在所述层间介质层106中形成露出所述鳍部102的开口133；如图13所示，在所述开口133露出的所述隔离层101上形成栅介质层110，所述栅介质层110还保形覆盖所述鳍部102、阻挡层108以及所述开口133的侧壁，继续如图13所示，形成保形覆盖所述栅介质层110的第一功函数层109；如图14所示，在所述第二器件区100B形成覆盖所述第一功函数层109的图形层111；以所述图形层111为掩膜，去除所述第一器件区100A的所述第一功函数层109，直至露出所述栅介质层110；如图15所示，去除所述第一器件区100A的所述第一功函数层109后，去除所述图形层111；去除所述图形层111后，在所述第一器件区100A中形成保形覆盖所述栅介质层110的第二功函数层112；如图16所示，形成所述第二功函数层112后，在剩余所述开口133内形成栅电极层113，所述栅电极层113覆盖所述第一功函数层109和第二功函数层112的顶部及侧壁。
本实施例中，形成所述第二功函数层112的过程中，所述第二功函数层112还保形覆盖所述第一功函数层109，因此，形成所述器件栅极结构的步骤还包括：在形成所述栅电极层113之前，去除位于所述第一功函数层109上的第二功函数层112。在其他实施例中，为了简化工艺步骤，也可以保留位于所述第一功函数层上的第二功函数层。
本实施例中，在所述第一器件区100A中形成第一器件栅极结构140，所述第一器件栅极结构140包括所述栅介质层110、保形覆盖所述栅介质层110的第二功函数层112以及填充于剩余所述开口133中的栅电极层113；在所述第二器件区100B中形成第二器件栅极结构132，所述第二器件栅极结构132包括所述栅介质层110、保形覆盖所述栅介质层110的第一功函数层109以及填充于剩余所述开口133中的栅电极层113；所述第一器件栅极结构140和第二器件栅极结构132构成所述器件栅极结构142。
具体的，栅介质层110的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，栅介质层110的材料为HfO2。在其他实施例，高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
第一功函数层109用于调节所述第二器件区100A所形成晶体管的阈值电压。本实施例中，所述第二型晶体管为PMOS晶体管，因此，第一功函数层109为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。本实施例中，所述第一功函数层109的材料为TiN。
第二功函数层112用于调节所述第一器件区100B所形成晶体管的阈值电压。本实施例中，所述第一型晶体管为NMOS晶体管，因此，第二功函数层112为N型功函数层，N型功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。本实施例中，所述第二功函数层112的材料为TiAl。
栅电极层113用于后续与外部结构电连接。本实施例中，栅电极层113的材料包括W。其他实施例中，栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等材料。
如图11所示，本实施例中，在所述沟道停止离子注入之后，形成所述器件栅极结构142之前，还包括：回刻蚀所述凹槽107中部分厚度的所述扩散阻挡层108，剩余的所述扩散阻挡层108的顶部低于所述鳍部102的顶部。
需要说明的是，回刻蚀部分厚度的所述扩散阻挡层108，增大了后续形成栅介质层110、第一功函数层109以及第二功函数层112时的工艺窗口，从而有利于提高栅介质层110、第一功函数层109以及第二功函数层112的沉积效果。
本实施例中，采用干法刻蚀工艺回刻蚀所述凹槽107中部分厚度的所述扩散阻挡层108。
所述干法刻蚀工艺包括各向异性的干法刻蚀工艺。
各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，在刻蚀去除部分厚度的所述扩散阻挡层108的同时，减少对所述栅极结构103的侧壁的影响。
本实施例中，剩余的所述扩散阻挡层108的顶部至所述凹槽107的顶部的距离为200埃至400埃。
需要说明的是，剩余的所述扩散阻挡层108的顶部至所述凹槽107的顶部的距离不宜过大，也不宜过小。如果剩余的所述扩散阻挡层108的顶部至所述凹槽107的顶部的距离过大，则在去除所述第一器件区100A中的所述第一功函数层109的过程中，增加了对所述第二器件区100B中的所述第一功函数层109损伤的概率；随着器件特征尺寸的不断缩小，所述扩散阻挡层108与相邻鳍部102的横向距离也不断缩小，如果剩余的所述扩散阻挡层108的顶部至所述凹槽107的顶部的距离过小，则在形成器件栅极结构142的过程中，加大了所述栅介质层110、第一功函数层109以及第二功函数层112的沉积难度，使得所述器件栅极结构142在第一器件区100A与第二器件区100B之间的填充窗口变小，从而影响到半导体的性能。为此，本实施例中，剩余的所述扩散阻挡层108的顶部至所述凹槽107的顶部的距离为200埃至400埃。例如，剩余的所述扩散阻挡层108的顶部至所述凹槽107的顶部的距离为250埃、300埃或350埃。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及凸出于所述衬底的鳍部，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同；
隔离层，位于所述鳍部露出的所述衬底上，所述隔离层覆盖所述鳍部的部分侧壁；
防穿通离子掺杂区，位于所述隔离层顶面位置处下方的所述鳍部中；
扩散阻挡层，位于所述第一器件区与第二器件区交界处的所述隔离层中；
器件栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述器件栅极结构还覆盖所述扩散阻挡层。
2.如权利要求1所述的半导体结构，其特征在于，所述扩散阻挡层的顶部低于所述鳍部的顶部。
3.如权利要求1所述的半导体结构，其特征在于，所述扩散阻挡层的顶部至所述器件栅极结构的顶部的距离为200埃至400埃。
4.如权利要求1所述的半导体结构，其特征在于，以所述器件栅极结构的延伸方向为横向，所述扩散阻挡层的横向尺寸为8纳米至30纳米。
5.如权利要求1所述的半导体结构，其特征在于，所述隔离层具有初始高度；
所述扩散阻挡层的底部至所述隔离层顶部的距离占所述初始高度的三分之一至二分之一。
6.如权利要求1所述的半导体结构，其特征在于，所述扩散阻挡层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
7.如权利要求1所述的半导体结构，其特征在于，所述器件栅极结构为金属栅极结构。
8.如权利要求1所述的半导体结构，其特征在于，所述第一型和第二型的导电类型不同。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层上形成有横跨所述鳍部的栅极结构，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管，所述第一型和第二型不同；
依次刻蚀所述第一器件区与第二器件区交界处的所述栅极结构和隔离层，形成由所述栅极结构和隔离层围成的凹槽；
在所述凹槽中形成扩散阻挡层；
分别对所述扩散阻挡层两侧的所述第一器件区和第二器件区的鳍部进行沟道停止离子注入，在所述隔离层顶面位置处下方的鳍部中形成防穿通离子掺杂区。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述栅极结构为伪栅结构。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述沟道停止离子注入后，还包括：去除所述栅极结构，形成露出所述鳍部的开口；在所述开口中形成横跨所述鳍部的器件栅极结构。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述沟道停止离子注入之后，形成所述器件栅极结构之前，还包括：回刻蚀所述凹槽中部分厚度的所述扩散阻挡层，剩余的所述扩散阻挡层的顶部低于所述鳍部的顶部。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺回刻蚀所述凹槽中部分厚度的所述扩散阻挡层。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，剩余的所述扩散阻挡层的顶部至所述凹槽的顶部的距离为200埃至400埃。
15.如权利要求9所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述隔离层具有初始厚度；
形成所述凹槽后，所述凹槽的底部至所述隔离层顶部的距离占所述初始厚度的三分之一至二分之一。
16.如权利要求9所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述第一器件区与第二器件区交界处的所述栅极结构和隔离层，形成由所述栅极结构和隔离层围成的凹槽。
17.如权利要求9所述的半导体结构的形成方法，其特征在于，以所述栅极结构的延伸方向为横向，所述凹槽的横向尺寸为8纳米至30纳米。
18.如权利要求9所述的半导体结构的形成方法，其特征在于，所述扩散阻挡层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，采用高纵宽比沉积工艺在所述凹槽中形成扩散阻挡层。
20.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一型和第二型的导电类型不同。
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