CN105633151A - 一种非对称FinFET结构及其制造方法 - Google Patents
一种非对称FinFET结构及其制造方法 Download PDFInfo
- Publication number
- CN105633151A CN105633151A CN201410614572.9A CN201410614572A CN105633151A CN 105633151 A CN105633151 A CN 105633151A CN 201410614572 A CN201410614572 A CN 201410614572A CN 105633151 A CN105633151 A CN 105633151A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- gate
- fin
- grid
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 50
- 239000010410 layer Substances 0.000 claims abstract description 135
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 230000001105 regulatory effect Effects 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008719 thickening Effects 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 125000001475 halogen functional group Chemical group 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004143 HfON Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- YQNQNVDNTFHQSW-UHFFFAOYSA-N acetic acid [2-[[(5-nitro-2-thiazolyl)amino]-oxomethyl]phenyl] ester Chemical compound CC(=O)OC1=CC=CC=C1C(=O)NC1=NC=C([N+]([O-])=O)S1 YQNQNVDNTFHQSW-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002372 labelling Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供了一种非对称FinFET结构，包括：衬底(100)，所述衬底上具有鳍片(200)；位于所述鳍片(200)中部上方的栅极介质层(510)；位于所述栅极介质层上方的栅极叠层(240)；位于所述栅极叠层(240)两侧的侧墙(300)；位于所述栅极叠层(200)两侧鳍片中的源漏区；以及，覆盖源漏区的层间介质层；其中，所述栅极介质层(510)覆盖所述鳍片(200)，且其位于源漏区中的漏区的部分厚度大于其余部分。根据本发明的提供的FinFET结构，不仅有效地减小了因为由于栅压所引起的GIDL漏电，在高压FinFET中进一步抑制了栅极介质层穿通；同时避免了因为栅介质层厚度增加而减弱栅控能力，有效地提高了器件的可靠性。
Description
技术领域
本发明涉及一种半导体器件结构及其制造方法，具体地，涉及一种非对称FinFET结构及其制造方法。
技术背景
随着器件越来越薄，器件关态时由带带隧穿引发的栅致漏极泄漏(GIDL)电流越来越大，它已经成为严重限制FINFET以及FLASH存储器的问题之一。GIDL电流本身便引入了热空穴注入，它使得空穴陷落在栅氧化层中从而导致器件的不稳定性以及能导致栅氧层击穿。在高压器件中，由于器件工作时所加的栅压远大于阈值电压，达到5～10V，由于GIDL所引起的栅氧击穿更加容易发生，对器件稳定性的影响也更加严重。
减小GIDL的常规技术是提高栅氧化层形成的温度到大约1000℃到1100℃。提高氧化温度主要是较少衬底的表面态密度，以减少GIDL。现在的主流工艺主要是通过快速热氧化作用工艺(RTO)和现场水汽生成工艺(In-situsteamgeneration，ISSG)来生长栅氧化层。但是RTO比用氧化炉的氧化作用会导致栅氧化层更差的均匀性，这种不均匀导致器件的阈值电压变化大，这是不希望的。
因此，如何提供一种可有效避免FinFET，特别是高压FinFET漏端发生的氧化层击穿现象，已成为业界亟待解决的技术问题。
发明内容
本发明提供了一种非对称FinFET结构及其制造方法，减小寄生电容，优化器件性能。
具体地，该非对称FinFET结构包括：
衬底，所述衬底上具有鳍片；
位于所述鳍片中部上方的栅极介质层；
位于所述栅极介质层上方的栅极叠层；
位于所述栅极叠层两侧的侧墙；
位于所述栅极叠层两侧鳍片中的源漏区；以及，
覆盖源漏区的层间介质层；
其中，所述栅极介质层覆盖所述鳍片，且其位于源漏区的部分厚度大于其余部分。
其中，所述栅极叠层的长度大于80nm。
其中，所述栅极介质层位于源漏区中的漏区的部分厚度高出其余部分2-10nm。
其中，所述栅介质层厚度高出其余部分的部分长度为2-40nm。
相应的，本发明还提供了一种非对称FinFET结构的制造方法，包括以下步骤：
a.提供衬底，衬底上具有鳍片、位于鳍片两侧的浅沟槽隔离、位于鳍片中部的伪栅空位、位于伪栅空位两侧的侧墙，以及位于所述侧墙两侧浅沟槽隔离上方的层间介质层；
b.在所述伪栅空位中的鳍片上形成栅极介质层；
c.在所述栅极介质层和层间介质层上形成掩膜；
d.在所述掩膜上涂覆光刻胶，并刻蚀掉位于伪栅空位中靠近源漏区中的漏区的部分光刻胶，形成开口；
e.从所述开口对掩膜进行各项同性刻蚀，形成掩膜空位，露出掩膜下方的层间介质层；
f.对掩膜空位下方的层间介质层进行外延生长，使其填充所述掩膜空位，并去除掩膜；
g.在所述伪栅空位中的栅极介质层上方形成栅极叠层。
其中，在步骤b中，所述栅极介质层的材料是氧化硅。
其中，在步骤c中，所述掩膜的材料是氮化硅。
其中，在步骤c中，所述掩膜的厚度是2-10nm。
其中，在步骤e中，所述掩膜空位的长度是2-40nm。
相应的，本发明还提供了一种非对称FinFET结构的制造方法，包括以下步骤：
a.提供衬底以及位于衬底中部上方的鳍片；
b.在所述鳍片上形成第一栅极介质层；
c.对所述第一栅极介质层进行刻蚀，去除第一栅极介质层一端的部分，去除的长度为鳍片总长度的2/3～9/10；
d.在所述第一栅极介质层上形成第二栅极介质层，二者共同形成栅极介质层；
e.在所述第二栅极介质层上依次淀积高K介质层、功函数调节层以及栅极金属层，并对其进行图形化，形成栅极叠层，所述栅极叠层覆盖部分第二栅极介质层；
f.在所述栅极叠层两侧依次形成侧墙、源漏区以及层间介质层。
其中，所述第一栅极介质层的材料为氧化硅。
其中，在步骤c中，所述第一栅极介质层去除的部分长度等于栅极叠层长度的2/3～9/10与源区长度的和。
其中，在步骤d中，所述第二栅极介质层的材料是氧化硅。
其中，在步骤d中，所述第二栅极介质层的厚度是2-10nm。
其中，在步骤e中，所述第二栅极介质层被栅极叠层覆盖部分的长度为2-40nm。
根据本发明的提供的FinFET结构，通过对位于漏端一侧的部分栅极介质层进行加厚的方法，不仅有效地减小了因为由于栅压所引起的GIDL漏电，在高压FinFET中进一步抑制了栅极介质层穿通；同时，由于栅极介质层仅在漏端一侧局部加厚，并不会影响沟道上方其他区域的栅极介质层厚度，避免了因为栅介质层厚度增加而减弱栅控能力，有效地提高了器件的可靠性。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1～图8为根据本发明的一个具体实施方式中该FinFET器件各个制造阶段中的示意图；
图9～图16为根据本发明的另一个具体实施方式中该FinFET器件各个制造阶段的示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本发明提供了一种非对称FinFET晶体管结构，包括：衬底100，所述衬底上具有鳍片200；位于所述鳍片200中部上方的栅极介质层；位于所述栅极介质层上方的栅极叠层240；位于所述栅极叠层240两侧的侧墙300；位于所述栅极叠层200两侧衬底中的源漏区；以及，覆盖源漏区的层间介质层；其中，所述栅极介质层覆盖所述鳍片200，且其位于漏端的部分厚度大于其余部分。其中，所述栅极叠层240的长度大于80nm；所述栅极介质层510位于所述源漏区中的漏区的部分厚度高出其余部分2～10nm；所述栅介质层510厚度大于其余部分的部分长度为2-40nm。
该衬底100首选是一薄的单晶硅层，也可以是单晶的锗硅合金。
栅极叠层200可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
根据本发明的提供的FinFET结构，通过对位于漏端一侧的部分栅极介质层进行加厚的方法，不仅有效地减小了因为由于栅压所引起的GIDL漏电，在高压FinFET中进一步抑制了栅极介质层穿通；同时，由于栅极介质层仅在漏端一侧局部加厚，并不会影响沟道上方其他区域的栅极介质层厚度，避免了因为栅介质层厚度增加而减弱栅控能力，有效地提高了器件的可靠性。
下面结合附图对本发明的制造方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
首先对本发明的实施例一进行详细说明。
本实施采用后栅工艺(gate-last)，先形成伪栅叠层，源漏注入并退火之后再去除伪栅叠层形成伪栅空位，在所述伪栅空位中填充栅极介质层以及栅极叠层，具体的工艺步骤如下所述：
首先提供衬底100。所述衬底材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用衬底为硅衬底。
接下来，经过投影，曝光，显影，刻蚀等常规工艺对所述衬底进行刻蚀，形成鳍片200，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。
接下来，在所述鳍片200以及所述衬底100表面形成伪栅叠层。所述伪栅叠层可以是单层的，也可以是多层的。伪栅叠层可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10nm～200nm。本实施例中，伪栅叠层包括多晶硅和二氧化硅，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的材料层形成伪栅叠层。
接下来，对伪栅结构两侧的鳍片200进行浅掺杂，以形成轻掺杂源漏区，还可以进行Halo注入，以形成Halo注入区。其中浅掺杂的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。
可选地，在伪栅叠层的侧壁上形成侧墙，用于将伪栅叠层隔开。侧墙可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙可以具有多层结构。侧墙可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
接下来，进行源漏区注入，首先淀积一层厚度为10nm～35nm厚的二氧化硅介质层，并以该介质层为缓冲层，离子注入源漏区。对P型晶体而言，掺杂剂为硼或弗化硼或铟或镓等。对N型晶体而言，掺杂剂为磷或砷或锑等。掺杂浓度为5e1019cm-3～1e1020cm-3。
接下来，淀积层间介质层450，并并行平坦化，露出伪栅叠层。具体的，层间介质层450可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层450的材料可以采用包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层450的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。
接下来，去除所述伪栅结构，形成伪栅空位。去除伪栅结构可以采用湿刻和/或干刻除去。在本实施例中，采用等离子体刻蚀。
以上均为半导体工艺中的常规流程，并未在图中示出，形成伪栅空位之后的器件结构如图1所示。
图2是图1沿着J-J’方向的横截面的图。如图2所示，在所述栅极空位中形成栅极介质层510。具体的，先在位于所述伪栅空位中的鳍片200表面形成一层二氧化硅层，具体的形成方法可以是选择性外延生长，形成的二氧化硅薄膜较薄，其厚度范围可以是2～10nm,如3nm，5nm等。
接下来，如图3所示，在所述层间介质层450和栅极介质层510表面形成掩膜520。在本实施例中，所述掩膜520的材料为氮化硅，具体的形成方法可以是化学汽相淀积。掩膜520的厚度与要加厚的栅极介质层的厚度相等，可以是2～10nm，在本实施例中，掩膜厚度为8nm。
接下来，如图4所示，在所述掩膜520上涂覆光刻胶530，并如图5所示，按照常规光刻工艺，在所述光刻胶530上位于漏端的一侧形成开口。由于接下来的刻蚀将采用各项同性刻蚀，因此此处开口的长度略小于需要加厚的栅极介质层部分的长度，在本实施例中，所述开口的长度为2～15nm，优选的，为10nm。
接下来，如图6所示，从所述开口对掩膜520进行各项同性刻蚀，形成掩膜空位，露出掩膜下方的层间介质层510，并去除光刻胶530。所述掩膜空位的长度与需要加厚的栅极介质层部分的长度相等，可以为2-40nm，在本实施例中，掩膜空位长度为20nm。
接下来，如图7所示，对掩膜空位下方的层间介质层510进行选择性外延生长，使其填充所述掩膜空位。
接下来，去除掩膜520，并在所述伪栅空位中的栅极介质层上方形成栅极叠层240。所述栅极叠层包括高K介质层、功函数调节层和栅极金属层，如图8所示。具体的，所述高K介质可以是HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合；所述功函数调节层可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm。所述栅极金属层可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合。
接下来，将对本发明中的实施例二进行简要描述。
实施例二采用前栅工艺(gate-first)，即直接形成栅极叠层，再进行源漏注入等后道工序，具体的工艺步骤如下所述：
首先，如图9所示，提供衬底100，并在所述衬底上形成鳍片200，如实施例一中所述，此处不再重复。
接下来，如图10所示，在所述衬底100和鳍片200上形成第一栅极介质层210。所述第一栅极介质层210的材料为氧化硅，具体的形成方法可以是化学汽相淀积或外延生长，形成的二氧化硅薄膜较薄，其厚度范围可以是2～10nm,如3nm，5nm等，其沿AA`方向的前视图如图10右所示，垂直AA`方向的侧视图如图10左所示。
接下来，对所述第一栅极介质层210进行刻蚀，去除第一栅极介质层210的一端的部分，去除的长度为栅极叠层240长度的2/3～9/10与源区长度的和(栅极叠层240和源漏区均在接下来的步骤中形成，此处仅引用其长度)。具体的，首先，如图11所示，在所述第一栅极介质层210上涂覆光刻胶并通过曝光、显影等工艺将其图形化，去除需要刻蚀的第一栅极介质层210上方的光刻胶；接下来，如图12所示，对所述第一栅极介质层210进行刻蚀，去除未被光刻胶覆盖的部分，具体的刻蚀方法可以是各向异性干法刻蚀。
接下来，如图13所述，在所述鳍片200和所述第一栅极介质层210上形成第二栅极介质层230，二者共同形成栅极介质层250。所述第二栅极介质层230的材料为二氧化硅，其形成方法可以是化学汽相淀积。
接下来，如图14所示，在所述栅极介质层250上依次淀积高K介质层、功函数调节层以及栅极金属层，并对其进行图形化，形成栅极叠层240，如图15所示。所述栅极叠层覆盖部分所述第一栅极介质层210，也就是说，栅极下方的栅极介质层包括覆盖整个鳍片200的较薄的第二栅极介质层230以及仅位于漏端一侧的较厚的第一栅极介质层210。第一栅极介质层210被覆盖的部分长度为2-40nm，在本实施例中，该长度为20nm。在其他实施例中，可根据器件需要调整相关工艺得到其他长度，在此不再赘述。
接下来，如图15所示，在所述栅极叠层240两侧依次形成侧墙、源漏区以及层间介质层。具体工艺步骤参考实施例一，此处不再重复。
根据本发明的提供的FinFET制造方法，通过对位于漏端一侧的部分栅极介质层进行加厚的方法，不仅有效地减小了因为由于栅压所引起的GIDL漏电，在高压FinFET中进一步抑制了栅极介质层穿通；同时，由于栅极介质层仅在漏端一侧局部加厚，并不会影响沟道上方其他区域的栅极介质层厚度，避免了因为栅介质层厚度增加而减弱栅控能力，有效地提高了器件的可靠性。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (15)
1.一种非对称FinFET结构，包括：
衬底(100)，所述衬底上具有鳍片(200)；
位于所述鳍片(200)中部上方的栅极介质层(510)；
位于所述栅极介质层上方的栅极叠层(240)；
位于所述栅极叠层(240)两侧的侧墙(300)；
位于所述栅极叠层(240)两侧鳍片中的源漏区；以及，
覆盖源漏区的层间介质层；
其中，所述栅极介质层(510)覆盖所述鳍片(200)，且其位于源漏区中的漏区的部分厚度大于其余部分。
2.根据权利要求1所述的FinFET结构，其特征在于，所述栅极叠层(240)的长度大于80nm。
3.根据权利要求1所述的FinFET结构，其特征在于，所述栅极介质层(510)位于源漏区中的漏区的部分厚度高出其余部分2～10nm。
4.根据权利要求1所述的FinFET结构，其特征在于，所述栅极介质层(510)厚度高出其余部分的部分的长度为2-40nm。
5.一种非对称FinFET结构的制造方法，包括：
a.提供衬底(100)，衬底(100)上具有鳍片(200)、位于鳍片两侧的浅沟槽隔离(400)、位于鳍片中部的伪栅空位、位于伪栅空位两侧的侧墙(300)，以及位于所述侧墙两侧浅沟槽隔离上方的层间介质层(450)；
b.在所述伪栅空位中的鳍片(200)上形成栅极介质层(510)；
c.在所述栅极介质层(510)和层间介质层(450)上形成掩膜(520)；
d.在所述掩膜(520)上涂覆光刻胶，并刻蚀掉位于伪栅空位中靠近源漏区中的漏区的部分光刻胶，形成开口；
e.从所述开口对掩膜(520)进行各项同性刻蚀，形成掩膜空位，露出掩膜下方的层间介质层(510)；
f.对掩膜空位下方的层间介质层进行外延生长，使其填充所述掩膜空位，并去除掩膜(520)；
g.在所述伪栅空位中的栅极介质层上方形成栅极叠层(240)。
6.根据权利要求5所述的制造方法，其特征在于，在步骤b中，所述栅极介质层(510)的材料是氧化硅。
7.根据权利要求5所述的制造方法，其特征在于，在步骤c中，所述掩膜(520)的材料是氮化硅。
8.根据权利要求5所述的制造方法，其特征在于，在步骤c中，所述掩膜(520)的厚度是2-10nm。
9.根据权利要求5所述的制造方法，其特征在于，在步骤e中，所述掩膜空位的长度是2-40nm。
10.一种非对称FinFET结构的制造方法，包括：
a.提供衬底(100)以及位于衬底中部上方的鳍片(200)；
b.在所述鳍片(200)上形成第一栅极介质层(210)；
c.对所述第一栅极介质层(210)进行刻蚀，去除第一栅极介质层(210)的一端的部分，去除的长度为鳍片总长度的2/3～9/10；
d.在所述第一栅极介质层(210)上形成第二栅极介质层(230)，二者共同形成栅极介质层(250)；
e.在所述第二栅极介质层(230)上依次淀积高K介质层、功函数调节层以及栅极金属层，并对其进行图形化，形成栅极叠层(240)，所述栅极叠层覆盖部分第一栅极介质层(210)；
f.在所述栅极叠层(240)两侧依次形成侧墙、源漏区以及层间介质层。
11.根据权利要求10所述的制造方法，其特征在于，在步骤b中，所述第一栅极介质层(210)的材料为氧化硅。
12.根据权利要求10所述的制造方法，其特征在于，在步骤c中，所述第一栅极介质层(210)去除的部分长度等于栅极叠层(240)长度的2/3～9/10与源区长度的和。
13.根据权利要求10所述的制造方法，其特征在于，在步骤d中，所述第二栅极介质层(230)的材料是氧化硅。
14.根据权利要求10所述的制造方法，其特征在于，在步骤d中，所述第一栅极介质层(210)的厚度是2-10nm。
15.根据权利要求10所述的制造方法，其特征在于，在步骤e中，所述第一栅极介质层(210)被栅极叠层(240)覆盖部分的长度为2-40nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410614572.9A CN105633151B (zh) | 2014-11-04 | 2014-11-04 | 一种非对称FinFET结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410614572.9A CN105633151B (zh) | 2014-11-04 | 2014-11-04 | 一种非对称FinFET结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105633151A true CN105633151A (zh) | 2016-06-01 |
| CN105633151B CN105633151B (zh) | 2019-03-26 |
Family
ID=56047893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410614572.9A Active CN105633151B (zh) | 2014-11-04 | 2014-11-04 | 一种非对称FinFET结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105633151B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109841522A (zh) * | 2017-11-24 | 2019-06-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1992345A (zh) * | 2005-12-26 | 2007-07-04 | 东部电子股份有限公司 | 包括双隧道氧化物层的闪存单元及其制造方法 |
| CN101154681A (zh) * | 2006-09-27 | 2008-04-02 | 上海华虹Nec电子有限公司 | 采用非均匀栅氧化层的高压晶体管及其制造方法 |
| US20140210009A1 (en) * | 2013-01-30 | 2014-07-31 | Globalfoundries Singapore Pte. Ltd. | High voltage finfet structure |
| CN104037225A (zh) * | 2013-03-08 | 2014-09-10 | 台湾积体电路制造股份有限公司 | 具有延伸的栅极介电层的金属氧化物半导体场效应晶体管 |
-
2014
- 2014-11-04 CN CN201410614572.9A patent/CN105633151B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1992345A (zh) * | 2005-12-26 | 2007-07-04 | 东部电子股份有限公司 | 包括双隧道氧化物层的闪存单元及其制造方法 |
| CN101154681A (zh) * | 2006-09-27 | 2008-04-02 | 上海华虹Nec电子有限公司 | 采用非均匀栅氧化层的高压晶体管及其制造方法 |
| US20140210009A1 (en) * | 2013-01-30 | 2014-07-31 | Globalfoundries Singapore Pte. Ltd. | High voltage finfet structure |
| CN104037225A (zh) * | 2013-03-08 | 2014-09-10 | 台湾积体电路制造股份有限公司 | 具有延伸的栅极介电层的金属氧化物半导体场效应晶体管 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109841522A (zh) * | 2017-11-24 | 2019-06-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105633151B (zh) | 2019-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9196522B2 (en) | FinFET with buried insulator layer and method for forming | |
| US10573563B2 (en) | Semiconductor structure and fabrication method thereof | |
| US9142651B1 (en) | Methods of forming a FinFET semiconductor device so as to reduce punch-through leakage currents and the resulting device | |
| US10032774B2 (en) | Semiconductor device and manufacture method thereof | |
| US10879399B2 (en) | Method of manufacturing semiconductor device comprising doped gate spacer | |
| US8946031B2 (en) | Method for fabricating MOS device | |
| CN103779226A (zh) | 准纳米线晶体管及其制造方法 | |
| US9679962B2 (en) | FinFET and method of manufacturing the same | |
| US9640660B2 (en) | Asymmetrical FinFET structure and method of manufacturing same | |
| US9070712B2 (en) | Methods for manufacturing a field-effect semiconductor device | |
| US9583622B2 (en) | Semiconductor structure and method for manufacturing the same | |
| US20150162415A1 (en) | Semiconductor structure and method for manufacturing the same | |
| US9941150B1 (en) | Method and structure for minimizing fin reveal variation in FinFET transistor | |
| CN104217948B (zh) | 半导体制造方法 | |
| US9653550B2 (en) | MOSFET structure and manufacturing method thereof | |
| US9496342B2 (en) | MOSFET structure and manufacturing method thereof | |
| CN105633151B (zh) | 一种非对称FinFET结构及其制造方法 | |
| CN105632930A (zh) | 一种FinFET器件及其制造方法 | |
| CN104167363A (zh) | 在FinFET器件上形成离子注入侧墙保护层的方法 | |
| CN104465377A (zh) | Pmos晶体管及其形成方法 | |
| CN103779227A (zh) | 鳍型场效应晶体管的制造方法 | |
| CN110957219B (zh) | 半导体器件及其形成方法 | |
| CN105336617A (zh) | 一种FinFET制造方法 | |
| CN105632929A (zh) | 一种FinFET器件及其制造方法 | |
| CN103050403B (zh) | 一种半导体结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |