CN103779226A - 准纳米线晶体管及其制造方法 - Google Patents

准纳米线晶体管及其制造方法 Download PDF

Info

Publication number
CN103779226A
CN103779226A CN201210407807.8A CN201210407807A CN103779226A CN 103779226 A CN103779226 A CN 103779226A CN 201210407807 A CN201210407807 A CN 201210407807A CN 103779226 A CN103779226 A CN 103779226A
Authority
CN
China
Prior art keywords
fin
layer
source
drain area
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210407807.8A
Other languages
English (en)
Other versions
CN103779226B (zh
Inventor
朱慧珑
梁擎擎
尹海洲
骆志炯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201210407807.8A priority Critical patent/CN103779226B/zh
Priority to US14/437,506 priority patent/US9716175B2/en
Priority to PCT/CN2012/085331 priority patent/WO2014063403A1/zh
Publication of CN103779226A publication Critical patent/CN103779226A/zh
Application granted granted Critical
Publication of CN103779226B publication Critical patent/CN103779226B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种准纳米线晶体管及其制造方法，该方法包括：提供SOI衬底，该SOI衬底包括基底层（100），BOX层（120）和SOI层（130）；在SOI层上形成鳍片基体，所述鳍片基体包括至少一组硅/硅锗叠层；在鳍片基体的两侧形成源漏区（110）；由鳍片基体以及其下的SOI层形成准纳米线鳍片；横跨所述准纳米线鳍片形成栅堆叠。该方法可以有效地控制栅长特性。本发明还提供了根据上述方法形成的半导体结构。

Description

准纳米线晶体管及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种准纳米线晶体管及其制造方法。
背景技术
随着MOSFET（金属氧化物场效应晶体管）沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应导致器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
为了改善短沟道效应，业界的主导思路是改进传统的平面型器件技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区—这便是所谓的全耗尽型（Fully Depleted：FD）器件，而传统的平面型器件则属于部分耗尽型（Partialiy Depleted：PD）器件。
不过，要制造出全耗尽型器件，要求沟道处的硅层厚度极薄。传统的制造工艺，特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵，即便对新兴的SOI（绝缘体上硅）工艺而言，沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构。
立体型器件结构（有的材料中也称为垂直型器件）指的是器件的源漏区和栅极的横截面并不位于同一平面内的技术，实质属FinFET（鳍式场效应晶体管）结构。
转向立体型器件结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此，采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。
当前，已提出的立体型半导体器件如图1所示，所述半导体器件包括：鳍片020，所述鳍片020位于绝缘层010上；源漏区030，所述源漏区030接于所述鳍片020中相对的第一侧面022；栅极040，所述栅极040位于所述鳍片020中与所述第一侧面022相邻的第二侧面024上（图中未示出所述栅极040及所述鳍片020间夹有的栅介质层和功函数金属层）。其中，为减小源漏区电阻，所述源漏区030的边缘部分可被扩展，即，所述源漏区030的宽度（沿xx’方向）大于所述鳍片020的厚度。立体型半导体结构有望应用22nm技术节点及其以下，随着器件尺寸进一步缩小，立体型半导体器件的短沟道效应也将成为影响器件性能的一大因素。
作为一种立体型器件，纳米线MOSFET可以很好地控制短沟道效应，具有很低的随机掺杂波动，因此很有希望用于未来的进一步按比例缩小的MOSFET。然而，目前纳米线器件的制造工艺难度很大。
发明内容
本发明的目的在于提供一种准纳米线（quasi-nanowire）晶体管及其制造方法，其可以很好地控制栅长特性，例如栅极长度和底部与顶部的对准等。另外，可以将高k栅介质和金属栅集成到准纳米线晶体管中，提升半导体器件的性能。另外，本发明的目的还在于在准纳米线晶体管中提供具有应力的应变的源漏区。
根据本发明的一个方面，提供一种半导体结构的制造方法，其特征在于，包括以下步骤：
步骤S101，提供SOI衬底，该SOI衬底包括基底层，BOX层和SOI层；
步骤S102，在SOI层上形成鳍片基体，所述鳍片基体包括至少一组硅/硅锗叠层；
步骤S103，在鳍片基体的两侧形成源漏区；
步骤S104，由鳍片基体以及其下的SOI层形成准纳米线鳍片；
步骤S105，横跨所述准纳米线鳍片形成栅堆叠。
相应地，本发明还提供了一种半导体结构，该半导体结构包括：
SOI衬底，包括SOI层、BOX层和基底层；
鳍片，由SOI层的一部分以及其上的至少一组硅/硅锗叠层形成；
位于鳍片两侧在鳍片的宽度方向上延伸的源漏区，所述鳍片位于延伸的源漏区形成的凹陷中，源漏区未与鳍片相连的部分上形成有侧墙；
栅介质层，覆盖所述鳍片；
栅金属层，覆盖所述栅介质层。
本发明提供的准纳米线晶体管及其制造方法中，先形成源漏区，后形成准纳米线鳍片，可以很好地控制栅长特性，例如栅极长度和底部与顶部的对准等。另外，本发明通过将高k栅介质和金属栅集成到鳍型准纳米线场效应晶体管中，减小器件的短沟道效应，进而有助于提高半导体器件的性能。另外，取决于器件类型而形成的应变的源漏区根据器件类型可以向准纳米线鳍片施加不同的应力，从而增加沟道载流子的迁移率。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
下列各剖视图均为沿对应的俯视图中给出的剖线（AA’或11”）切割已形成的结构后获得。
图1所示为现有技术中鳍型场效应晶体管的示意图；
图2为根据本发明的准纳米线晶体管的制造方法的实施方式的流程图；
图3所示为本发明准纳米线晶体管的制造方法具体实施例中所使用的衬底的剖视结构示意图；
图4所示为本发明准纳米线晶体管的制造方法具体实施例中在衬底上形成为制造准纳米线晶体管所需的各材料层后的剖视结构示意图；
图5是对图4示出的半导体结构进行刻蚀后的剖视结构示意图；
图6是对图5示出的半导体结构进行外延生长和沉积氧化物之后的剖视结构示意图；
图7是在图6示出的半导体结构上形成光刻胶构图时的俯视结构示意图；
图8是对图7示出的半导体结构进行刻蚀后的俯视结构示意图；
图9是图8示出的半导体结构沿A-A’方向的剖视结构示意图；
图10是图8示出的半导体结构沿1-1”方向的剖视结构示意图；
图11是图8示出的半导体结构形成侧墙时的俯视结构示意图；
图12是图11示出的半导体结构沿A-A’方向的剖视结构示意图；
图13是图11示出的半导体结构沿1-1”方向的剖视结构示意图；
图14是对图12示出的半导体结构中的鳍片进行刻蚀后的剖视结构示意图；
图15是图14示出的半导体结构形成金属层时的俯视结构示意图；
图16是图15示出的半导体结构沿A-A’方向的剖视结构示意图；
图17是图15示出的半导体结构沿1-1”方向的剖视结构示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
本发明提供的准纳米线晶体管的制造方法大致包括：
步骤S101，提供SOI衬底，该SOI衬底包括基底层，BOX层和SOI层；
步骤S102，在SOI层上形成鳍片基体，所述鳍片基体包括至少一组硅/硅锗叠层；
步骤S103，在鳍片基体的两侧形成源漏区；
步骤S104，由鳍片基体以及其下的SOI层形成准纳米线鳍片；
步骤S105，横跨所述准纳米线鳍片形成栅堆叠。
下文中将参照图2到图17，结合本发明提供的半导体结构的制造方法的一个具体实施例对各步骤进行进一步的阐述。
步骤S101，如图3所示，提供SOI衬底，所述SOI衬底至少具有三层结构，分别是：基底层100（例如，体硅层，图3中只示出部分所述基底层100）、基底层100之上的BOX层120，以及覆盖在BOX层120之上的SOI层130。其中，所述BOX层120的材料通常选用SiO2，BOX层120的厚度通常大于100nm；SOI层130的材料是单晶硅、锗或Ⅲ-Ⅴ族化合物（如碳化硅、砷化镓、砷化铟或磷化铟等），本具体实施方式中选用的SOI衬底是具有Ultrathin（超薄）SOI层130的SOI衬底，因此该SOI层130的厚度范围为5nm~20nm，例如5nm，13nm或20nm。优选地，该SOI层的晶向为<100>。
执行步骤S102，在SOI层上形成鳍片基体，所述鳍片基体包括至少一组硅/硅锗叠层。本具体实施例中，在SOI层上形成具有一定长度的鳍片基体，所述鳍片基体包括至少一组硅/硅锗叠层，并覆盖有第一介质层。
如图4所示，在SOI衬底上依次形成至少一组硅/硅锗叠层、第三介质层140和第一介质层150。其中至少一组硅/硅锗叠层例如包括第一组硅/硅锗叠层（第一硅锗层310、第一硅层320）、第二组硅/硅锗叠层（第二硅锗层330、和第二硅层340）。可以包括更多或者更少组的硅/硅锗叠层。至少一组硅/硅锗叠层、第三介质层140和第一介质层150可以通过化学气相沉积（Chemical vapordeposition，CVD）、高密度等离子体CVD、ALD（原子层淀积）、等离子体增强原子层淀积（PEALD）、脉冲激光沉积（PLD）或其他合适的方法依次形成在SOI层130上。第一硅锗层310和第二硅锗层330的厚度范围均可以为1~3nm。其中，锗的含量为整个硅锗材料的5%~10%。第一硅层320和第二硅层340的厚度范围均为5~20nm。第三介质层140的材料例如可以是SiO2，其厚度在2nm~5nm之间，例如2nm，4nm，5nm。第一介质层150的材料例如可以是Si3N4，其厚度在50nm~150nm之间，例如50nm，100nm，150nm。
例如，在第一介质层150上进行光刻胶构图，光刻胶的图案与鳍片基体的图案对应，例如具有一定长度的在半导体结构的宽度方向上延伸的条形（文中一般认为各剖视结构示意图中所示的水平方向为长度方向，与剖视结构示意图纸面垂直的方向为宽度方向，该长度方向对应鳍片基体、将要形成的鳍片结构以及半导体器件沟道的长度方向）。因此以构图后的光刻胶为掩模刻蚀第一介质层150、第三介质层140、至少一组硅/硅锗叠层（例如包括第二硅层340、第二硅锗层330、第一硅层320、第一硅锗层310），停止于SOI层130的顶部，形成中间高、两边低的结构，如图5所示。在其他实施例中，刻蚀也可以去除SOI层130的一部分，只要留下一部分SOI层130即可。文中将该刻蚀形成的半导体材料（包括硅锗层和硅层）的凸起称为鳍片基体，其覆盖有第三介质层140和第一介质层150。如下文所述，该鳍片基体用于在后续步骤中形成准纳米线晶体管的鳍片。刻蚀工艺有多种选择，例如可以采用离子体刻蚀等。
在其他实施例中，也可以不形成第一介质层150和第三介质层140。
执行步骤S103，在鳍片基体的两侧形成源漏区。在本具体实施例中，在鳍片基体的长度方向上的两侧形成源漏区110，并在源漏区上覆盖第二介质层160，第二介质层的材料不同于第一介质层。在上述刻蚀步骤后，在所述SOI衬底的SOI层130上进行外延生长，形成源漏区110。所述源漏区110的高度略高于第三介质层140的上表面。例如，源漏区110可以是应力材料源漏区。例如，对于PMOS器件，所述源漏区110材料可为Si1-XGeX（X的取值范围可为0.15～0.75，可以根据工艺需要灵活调节，如0.15、0.3、0.4、0.5或0.75，本文件内未作特殊说明处，X的取值均与此相同，不再赘述）；对于NMOS器件，所述源漏区110材料可为Si:C（C的原子数百分比可以为0.5%～2%，如0.5%、1%或2%，C的含量可以根据工艺需要灵活调节，本文件内未作特殊说明处，C的原子数百分比均与此相同，不再赘述）。源漏区110可以在生长的过程中进行原位掺杂，和/或可以对源漏区110进行离子注入，并退火，以激活杂质。对于PMOS器件，可以采用B进行注入；对于NMOS器件，可以采用As或P进行注入。所述应力材料源漏区110可进一步调节鳍片基体内的应力，从而可以调节后续将从鳍片基体形成的鳍片内的应力，以提高鳍片内的沟道区中载流子的迁移率。
之后可以在整个半导体结构上形成第二介质层160。第二介质层160的材料不同于第一介质层150。例如当第一介质层150材料为是Si3N4时，第二介质层160可以是氧化物层。可以通过化学气相沉积、高密度等离子体CVD、原子层淀积、等离子体增强原子层淀积、脉冲激光沉积或其他合适的方法形成第二介质层160。第二介质层160的材料可以是SiO2。形成第二介质层160之后执行平坦化操作，停止于第一介质层150上。如图6所示，形成覆盖源漏区110的第二介质层160，其上表面与第一介质层150上表面齐平。
在其他实施例中，也可以不形成第二介质层160。
执行步骤S104，由鳍片基体以及其下的SOI层形成准纳米线鳍片。在本具体实施例中，由鳍片基体以及其下的SOI层形成位于鳍片基体的长度方向上的两侧的源漏区110以及第二介质层160构成的凹陷中的沿所述长度方向延伸的准纳米线鳍片。例如，在半导体结构上形成光刻胶200，例如可以采用旋涂、曝光显影的方式进行构图，将意图形成鳍片的地方保护起来，如图7所示。光刻胶层的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料等。
以构图的光刻胶200为掩模刻蚀第一介质层150、第三介质层140、第二硅层340、第二硅锗层330、第一硅层320、第一硅锗层310以及SOI层130，停止于BOX层120的上表面。之后去除光刻胶200，并去除其下的第一介质层150，停止于第三介质层140的上表面，如图8、图9、图10所示。这样形成了位于两侧的源漏区110以及第二介质层160构成的凹陷中的沿所述长度方向延伸的鳍结构准纳米线晶体管的鳍片。
在本具体实施例中，还需要在凹陷中暴露的SOI层130和源漏区110的侧壁上形成侧墙210。在源漏区110两侧形成侧墙210，如图11、12和13所示。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过包括沉积刻蚀工艺形成，其厚度范围可以是5nm~10nm，例如5nm，8nm，10nm。侧墙210至少高于源/漏区110。在鳍结构上并未形成侧墙210。
可选地，可以在形成侧墙210后对所述鳍片进行刻蚀，使其侧壁的截面形成锯齿形状。例如，在SOI层的晶向为<100>的情况下，可以通过控制鳍片基体的取向，并通过采用四甲基氢氧化铵（TMAH）或KOH对第一硅层320、第二硅层340以及SOI层130进行湿法刻蚀。由于所述鳍片的结构为依次排列的SOI层130、第一硅锗层310、第一硅层320、第二硅锗层330、第二硅层340和第三介质层140。因此对硅层进行刻蚀时，不刻蚀硅锗层和第三介质层140。由于刻蚀沿着各硅层的{111}晶面进行刻蚀，因此最后会形成截面为锯齿形状的鳍片。鳍片的侧壁处硅层表面的晶向为<111>。
具有锯齿形状的截面的鳍片比普通的鳍片有更大的侧壁面积，会使沟道区的宽度增加。
步骤S105，横跨所述准纳米线鳍片形成栅堆叠。在本具体实施例中，在凹陷中形成覆盖鳍结构的栅介质层220以及覆盖栅介质层220的栅金属层230。形成覆盖整个半导体结构的栅介质层220（例如高k介质层）；之后在栅介质层220上沉积金属层（例如开启电压调节金属层），形成栅金属层230。并进行平坦化，使所述凹陷中的金属层230的上表面与第二介质层160的上表面齐平，如图15、图16、图17所示。凹陷区域以外的其他区域上的金属层被去除。所述高k介质例如可以是：HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其组合，优选为HfO2。栅介质层220的厚度可以为2nm~4nm，例如2nm、3nm或4nm。可以采用热氧化、化学气相沉积、原子层沉积等工艺来形成栅介质层220。栅金属层可以是TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合。
在其他实施例中也可以形成热氧化的栅介质层和多晶硅栅极。
本发明提供的准纳米线晶体管及其制造方法中，先形成源漏区，后形成准纳米线鳍片，可以很好地控制栅长特性，例如栅极长度和底部与顶部的对准等。另外，本发明通过将高k栅介质和金属栅集成到鳍型准纳米线场效应晶体管中，减小器件的短沟道效应，进而有助于提高半导体器件的性能。另外，取决于器件类型而形成的应变的源漏区根据器件类型可以向准纳米线鳍片施加不同的应力，从而增加沟道载流子的迁移率。
下面对本发明提供的半导体结构的优选结构进行概述。
一种准纳米线晶体管，包括：
SOI衬底，包括SOI层130、BOX层120和基底层100；
鳍片，由SOI层130的一部分以及其上的至少一组硅/硅锗叠层形成；
位于鳍片两侧在鳍片的宽度方向上延伸的源漏区110，所述鳍片位于延伸的源漏区形成的凹陷中，源漏区未与鳍片相连的部分上形成有侧墙210；
栅介质层220，覆盖所述鳍片；
栅金属层230，覆盖所述栅介质层220。
此所述SOI衬底为三层结构，分别是：基底层100、基底层100之上的BOX层120，以及覆盖在BOX层120之上的SOI层130。其中，所述BOX层120的材料通常选用SiO2，BOX层120的厚度通常大于100nm；SOI层130的材料是单晶硅、锗或Ⅲ-Ⅴ族化合物（如碳化硅、砷化镓、砷化铟或磷化铟等），本具体实施方式中选用的SOI衬底是具有Ultrathin（超薄）SOI层130的SOI衬底，因此该SOI层130的厚度范围为5nm~20nm，例如5nm，13nm或20nm。
源漏区110位于SOI层130上，其高度略高于第三介质层140的上表面。对于PMOS器件，所述源漏区110材料可为Si1-XGeX（X的取值范围可为0.15～0.75，可以根据工艺需要灵活调节，如0.15、0.3、0.4、0.5或0.75，本文件内未作特殊说明处，X的取值均与此相同，不再赘述）；对于NMOS器件，所述源漏区110材料可为Si:C（C的原子数百分比可以为0.5%～2%，如0.5%、1%或2%，C的含量可以根据工艺需要灵活调节，本文件内未作特殊说明处，C的原子数百分比均与此相同，不再赘述）。应力材料源漏区110可进一步调节沟道区内的应力，以提高沟道区内载流子的迁移率。
第二介质层160位于源漏区110上，第二介质层160的材料可以是SiO2。
侧墙210位于源漏区110两侧，用于将源/漏区110于之后形成的栅极隔离开，因此其高度至少高于源/漏区110的高度。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210的厚度范围可以是5nm~10nm，例如5nm，8nm，10nm。
鳍片包括SOI层130和位于其上方的第一硅锗层310、第一硅层320、第二硅锗层330、第二硅层340和薄氧层的第三介质层140，所述鳍片截面为锯齿形状，即各硅层被沿着{111}面刻蚀。薄氧层的材料是SiO2。其厚度在2nm~5nm之间，例如2nm，4nm，5nm。
第一硅锗层310和第二硅锗层330的厚度范围均为1~3nm。其中，锗的含量为整个硅锗材料的5%~10%。第一硅层320和第二硅层340的厚度范围均为5~20nm。
栅介质层220（例如高k介质层）覆盖所述鳍片。所述高k介质例如可以是：HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其组合，优选为HfO2。栅介质层220的厚度可以为2nm~4nm，例如2nm、3nm或4nm。
栅金属层230（例如开启电压调节金属层）覆盖BOX层120、侧墙210和鳍片。栅金属层230可以TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (22)

1.一种准纳米线晶体管的制造方法，包括：
a）提供SOI衬底，该SOI衬底包括基底层（100），BOX层（120）和SOI层（130）；
b）在SOI层上形成鳍片基体，所述鳍片基体包括至少一组硅/硅锗叠层；
c）在鳍片基体的两侧形成源漏区（110）；
d）由鳍片基体以及其下的SOI层形成准纳米线鳍片；
e）横跨所述准纳米线鳍片形成栅堆叠。
2.根据权利要求1所述的方法，其中，源漏区（110）为应力材料源漏区。
3.根据权利要求1所述的方法，其中，步骤b）中通过沉积和刻蚀在SOI层上形成鳍片基体，并且在步骤c）中通过外延生长形成源漏区（110）。
4.根据权利要求3所述的方法，其中，步骤b）中的刻蚀在鳍片基体两侧的SOI层上停止或者去除鳍片基体两侧的一部分SOI层。
5.根据权利要求3所述的方法，其中当鳍型场效应晶体管为PMOS器件，源漏区（110）的材料为SiGe，Ge元素的比例在15％-75％的范围内。
6.根据权利要求3所述的方法，其中当鳍型场效应晶体管为NMOS器件，
源漏区（110）的材料为SiC，C元素的比例在0.5％-2％的范围内。
7.根据权利要求1所述的方法，其中，
步骤b）中鳍片基体上覆盖有第一介质层（150）；
步骤c）在鳍片基体的长度方向上的两侧形成源漏区（110），并在源漏区上覆盖第二介质层（160），第二介质层的材料不同于第一介质层；
步骤d）中由鳍片基体以及其下的SOI层形成位于鳍片基体的长度方向上的两侧的源漏区（110）以及第二介质层（160）构成的凹陷中的沿所述长度方向延伸的准纳米线鳍片；并且在步骤e）之前包括
步骤f）在凹陷中暴露的SOI层（130）和源漏区（110）的侧壁上形成侧墙（210）；并且
步骤e）包括在凹陷中形成覆盖准纳米线鳍片的栅介质层（220）以及覆盖栅介质层的栅金属层（230）。
8.根据权利要求7所述的方法，其中，鳍片基体和第一介质层（150）之间还存在第三介质层（140）。
9.根据权利要求7所述的方法，其中，步骤d）包括，
在宽度方向上的特定位置覆盖沿长度方向延伸的具有一定宽度的掩模；
去除鳍片基体未被掩模覆盖的部分以及其下的SOI层直至露出BOX层（120）；
去除掩模，以及掩模之下的第一介质层（150）。
10.根据权利要求1所述的方法，其中，栅堆叠中的栅介质层（220）为高k介质层，栅金属层（230）包括开启电压调节金属。
11.根据权利要求7所述的方法，其中，步骤e）包括，
沉积覆盖整个半导体结构的栅介质层（220）；
沉积覆盖栅介质层（220）的栅金属层（230）；
执行平坦化操作去除凹陷以外的其他区域覆盖的栅金属层（230）。
12.根据权利要求7所述的方法，其中，步骤f）和步骤e）之间还包括，对鳍片的侧壁进行刻蚀，形成截面为锯齿形的侧壁。
13.根据权利要求12所述的方法，其中，SOI层的晶向为<100>，其中通过控制鳍片基体的取向，并利用湿法刻蚀对鳍片的侧壁进行刻蚀，形成截面为锯齿形的侧壁。
14.一种准纳米线晶体管，包括：
SOI衬底，包括SOI层（130）、BOX层（120）和基底层（100）；
鳍片，由SOI层（130）的一部分以及其上的至少一组硅/硅锗叠层形成；
位于鳍片两侧在鳍片的宽度方向上延伸的源漏区（110），所述鳍片位于延伸的源漏区形成的凹陷中，源漏区（110）未与鳍片相连的部分上形成有侧墙（210）；
栅介质层（220），覆盖所述鳍片；
栅金属层（230），覆盖所述栅介质层（220）。
15.根据权利要求14所述的准纳米线晶体管，其中，所述鳍片顶部覆盖有第三介质层（140）。
16.根据权利要求14所述的准纳米线晶体管，其中，所述源/漏区（110）覆盖有第二介质层（160）。
17.根据权利要求12所述的准纳米线晶体管，其中，源漏区（110）为应力材料源漏区。
18.根据权利要求17所述的准纳米线晶体管，其中当准纳米线晶体管为PMOS器件，应力材料源漏区（110）的材料为SiGe，Ge元素的比例在15％-75％的范围内。
19.根据权利要求14所述的准纳米线晶体管，其中当准纳米线晶体管为NMOS器件，应力材料源漏区（110）的材料为SiC，C元素的比例在0.5％-2％的范围内。
20.根据权利要求14所述的准纳米线晶体管，其中栅介质层（220）为高k介质层，栅金属层（230）包括开启电压调节金属。
21.根据权利要求14所述的准纳米线晶体管，其中，所述源漏区（110）高于所述鳍片。
22.根据权利要求14所述的准纳米线晶体管，其中，鳍片的侧壁处硅层表面的晶向为<111>。
CN201210407807.8A 2012-10-23 2012-10-23 准纳米线晶体管及其制造方法 Active CN103779226B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201210407807.8A CN103779226B (zh) 2012-10-23 2012-10-23 准纳米线晶体管及其制造方法
US14/437,506 US9716175B2 (en) 2012-10-23 2012-11-27 Quasi-nanowire transistor and method of manufacturing the same
PCT/CN2012/085331 WO2014063403A1 (zh) 2012-10-23 2012-11-27 准纳米线晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210407807.8A CN103779226B (zh) 2012-10-23 2012-10-23 准纳米线晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN103779226A true CN103779226A (zh) 2014-05-07
CN103779226B CN103779226B (zh) 2016-08-10

Family

ID=50543922

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210407807.8A Active CN103779226B (zh) 2012-10-23 2012-10-23 准纳米线晶体管及其制造方法

Country Status (3)

Country Link
US (1) US9716175B2 (zh)
CN (1) CN103779226B (zh)
WO (1) WO2014063403A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106571340A (zh) * 2015-10-07 2017-04-19 台湾积体电路制造股份有限公司 应变纳米线cmos器件和形成方法
CN106876275A (zh) * 2015-11-30 2017-06-20 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107658268A (zh) * 2016-07-25 2018-02-02 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN108389907A (zh) * 2018-04-09 2018-08-10 上海集成电路研发中心有限公司 一种晶体管结构及其制作方法
JP2019500756A (ja) * 2016-01-05 2019-01-10 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 半導体アプリケーション用の水平ゲートオールアラウンドデバイスのためのナノワイヤ製造方法
CN109904234A (zh) * 2019-03-01 2019-06-18 中国科学院微电子研究所 一种纳米线围栅器件及其制造方法
CN109979986A (zh) * 2017-12-28 2019-07-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11830948B2 (en) * 2020-02-19 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103779210A (zh) * 2012-10-18 2014-05-07 中国科学院微电子研究所 FinFET鳍状结构的制造方法
US9299784B2 (en) * 2013-10-06 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with non-linear surface
US9548303B2 (en) * 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9627330B2 (en) 2015-07-13 2017-04-18 International Business Machines Corporation Support for long channel length nanowire transistors
US9865495B2 (en) 2015-11-05 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102343470B1 (ko) 2016-01-28 2021-12-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102551589B1 (ko) 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN112117190A (zh) * 2019-06-19 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11877524B2 (en) * 2021-09-08 2024-01-16 International Business Machines Corporation Nanotip filament confinement

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015078B1 (en) * 2003-09-09 2006-03-21 Advanced Micro Devices, Inc. Silicon on insulator substrate having improved thermal conductivity and method of its formation
CN1893079A (zh) * 2005-06-28 2007-01-10 三星电子株式会社 互补金属氧化物半导体器件及其制法，及存储器
US20070126035A1 (en) * 2004-10-21 2007-06-07 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573565B2 (en) * 1999-07-28 2003-06-03 International Business Machines Corporation Method and structure for providing improved thermal conduction for silicon semiconductor devices
US6846734B2 (en) * 2002-11-20 2005-01-25 International Business Machines Corporation Method and process to make multiple-threshold metal gates CMOS technology
US7304336B2 (en) * 2003-02-13 2007-12-04 Massachusetts Institute Of Technology FinFET structure and method to make the same
JP4277021B2 (ja) * 2003-05-30 2009-06-10 パナソニック株式会社 半導体装置
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
JP3964885B2 (ja) * 2004-05-19 2007-08-22 株式会社東芝 半導体装置及びその製造方法
US7488650B2 (en) * 2005-02-18 2009-02-10 Infineon Technologies Ag Method of forming trench-gate electrode for FinFET device
JP4648096B2 (ja) * 2005-06-03 2011-03-09 株式会社東芝 半導体装置の製造方法
US8513723B2 (en) * 2010-01-19 2013-08-20 International Business Machines Corporation Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip
US8890207B2 (en) * 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015078B1 (en) * 2003-09-09 2006-03-21 Advanced Micro Devices, Inc. Silicon on insulator substrate having improved thermal conductivity and method of its formation
US20070126035A1 (en) * 2004-10-21 2007-06-07 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels
CN1893079A (zh) * 2005-06-28 2007-01-10 三星电子株式会社 互补金属氧化物半导体器件及其制法，及存储器

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309385B2 (en) 2015-10-07 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US11798989B2 (en) 2015-10-07 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US11652141B2 (en) 2015-10-07 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
CN106571340A (zh) * 2015-10-07 2017-04-19 台湾积体电路制造股份有限公司 应变纳米线cmos器件和形成方法
CN106571340B (zh) * 2015-10-07 2020-01-10 台湾积体电路制造股份有限公司 应变纳米线cmos器件和形成方法
US10535732B2 (en) 2015-10-07 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US10727298B2 (en) 2015-10-07 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
CN106876275A (zh) * 2015-11-30 2017-06-20 台湾积体电路制造股份有限公司 半导体器件及其制造方法
JP2019500756A (ja) * 2016-01-05 2019-01-10 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 半導体アプリケーション用の水平ゲートオールアラウンドデバイスのためのナノワイヤ製造方法
CN107658268A (zh) * 2016-07-25 2018-02-02 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN107658268B (zh) * 2016-07-25 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN109979986A (zh) * 2017-12-28 2019-07-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108389907A (zh) * 2018-04-09 2018-08-10 上海集成电路研发中心有限公司 一种晶体管结构及其制作方法
CN109904234A (zh) * 2019-03-01 2019-06-18 中国科学院微电子研究所 一种纳米线围栅器件及其制造方法
US11830948B2 (en) * 2020-02-19 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN103779226B (zh) 2016-08-10
US9716175B2 (en) 2017-07-25
US20150255594A1 (en) 2015-09-10
WO2014063403A1 (zh) 2014-05-01

Similar Documents

Publication Publication Date Title
CN103779226B (zh) 准纳米线晶体管及其制造方法
US10991823B2 (en) Fabrication of vertical fin transistor with multiple threshold voltages
US20180218949A1 (en) Multiple gate length vertical field-effect-transistors
US6686231B1 (en) Damascene gate process with sacrificial oxide in semiconductor devices
US8110467B2 (en) Multiple Vt field-effect transistor devices
US9117907B2 (en) Semiconductor device
US6855989B1 (en) Damascene finfet gate with selective metal interdiffusion
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
JP2007243188A (ja) シリコンゲルマニウム伝導チャネルの形成方法
CN103489779B (zh) 半导体结构及其制造方法
US20200098863A1 (en) Vertical transistors with multiple gate lengths
US20150162415A1 (en) Semiconductor structure and method for manufacturing the same
CN103377946B (zh) 一种半导体结构及其制造方法
CN102842616B (zh) 一种半导体结构及其制造方法
CN102543745B (zh) 半导体器件的形成方法
US20230014586A1 (en) Horizontal gaa nano-wire and nano-slab transistors
CN103779227B (zh) 鳍型场效应晶体管的制造方法
KR102133208B1 (ko) 펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법
CN104576376A (zh) 一种mosfet结构及其制造方法
CN104465377A (zh) Pmos晶体管及其形成方法
CN203466197U (zh) 一种半导体结构
CN104576378A (zh) 一种mosfet结构及其制造方法
CN102956700B (zh) 一种半导体结构及其制造方法
CN105633151A (zh) 一种非对称FinFET结构及其制造方法
CN102856375B (zh) 一种半导体结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant