CN107658268B - 一种半导体器件及制备方法、电子装置 - Google Patents

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Abstract

本发明涉及一种半导体器件及制备方法、电子装置。所述方法包括：提供半导体衬底，所述半导体衬底包括第一功能区域和第二功能区域，在半导体衬底上交替形成有第一牺牲层和第二牺牲层；图案化所述第二牺牲层和所述第一牺牲层，以在第一功能区域中形成第一开口并露出半导体衬底；选择性蚀刻所述第一开口中露出的所述第一牺牲层，以使位于所述第一牺牲层中的所述第一开口的横向尺寸大于位于所述第二牺牲层中的所述第一开口的横向尺寸；在所述第一开口中填充第一半导体材料，以形成第一鳍片；图案化所述第二牺牲层和所述第一牺牲层，以在所述第二功能区域中形成第二开口并露出所述半导体衬底；在所述第二开口中填充第二半导体材料，以形成第二鳍片。

Description

一种半导体器件及制备方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及制备方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
在所述FinFET器件中，NMOS FinFET器件和PMOS FinFET器件中需要制备不同的鳍片，以匹配NMOS FinFET器件和PMOS FinFET器件。
此外，扇形FinFET(Sccllop-Shaped FinFET，S-FinFET)的关态电流(Ioff)绝对值方面被证明具有更好的性能，因此如何更加有效的制备所述S-FinFET器件成为目前解决的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供了一种半导体器件的制备方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一功能区域和第二功能区域，在所述半导体衬底上交替形成有第一牺牲层和第二牺牲层；
图案化所述第二牺牲层和所述第一牺牲层，以在所述第一功能区域中形成第一开口并露出所述半导体衬底；
选择性蚀刻所述第一开口中露出的所述第一牺牲层，以使位于所述第一牺牲层中的所述第一开口的横向尺寸大于位于所述第二牺牲层中的所述第一开口的横向尺寸；
在所述第一开口中填充第一半导体材料，以形成第一鳍片；
图案化所述第二牺牲层和所述第一牺牲层，以在所述第二功能区域中形成第二开口并露出所述半导体衬底；
在所述第二开口中填充第二半导体材料，以形成第二鳍片。
可选地，所述方法还进一步包括：
回蚀刻所述第一鳍片和所述第二鳍片，以在顶部的所述第二牺牲层中形成凹槽；
在所述凹槽中形成硬掩膜层，以覆盖所述第一鳍片和所述第二鳍片；
去除所述第二牺牲层和所述第一牺牲层，以露出所述第一鳍片和所述第二鳍片；
修剪所述第一鳍片和所述第二鳍片，以减小所述第一鳍片和所述第二鳍片的横向尺寸；
去除所述硬掩膜层；
形成部分覆盖所述第一鳍片和所述第二鳍片的隔离材料层，以形成目标高度的所述第一鳍片和所述第二鳍片。
可选地，选用四甲基氢氧化铵湿法修剪所述第一鳍片和所述第二鳍片；或者选用远程等离子体蚀刻法修剪所述第一鳍片和所述第二鳍片。
可选地，回蚀刻所述第一鳍片和所述第二鳍片的步骤中去除的厚度为2nm～20nm。
可选地，选用稀释的氢氟酸去除所述第一牺牲层和所述第二牺牲层，其中，所述稀释的氢氟酸中水与氢氟酸的体积比为50:1～1000:1；或者选用硅钴镍制程去除所述第一牺牲层和所述第二牺牲层。
可选地，选用稀释的氢氟酸选择性蚀刻所述第一牺牲层，所述稀释的氢氟酸中水与氢氟酸的体积比为50:1～5000:1。
可选地，选择性蚀刻所述第一牺牲层，以使位于所述第一牺牲层中的所述第一开口横向尺寸增加2nm～5nm。
可选地，所述第一牺牲层选用高深宽比氧化物；所述第二牺牲层选用热氧化物。
可选地，形成所述第一开口和所述第二开口的步骤包括：
在顶部的所述第二牺牲层上形成第一掩膜层，以覆盖所述第二牺牲层；
图案化所述第一掩膜层，以在位于所述第一功能区域中的所述第一掩膜层中形成第一开口图案；
以所述第一开口图案为掩膜蚀刻交替设置的所述第一牺牲层和所述第二牺牲层，以形成所述第一开口；
去除所述第一掩膜层；
在形成所述第一鳍片之后，在顶部的所述第二牺牲层上形成第二掩膜层，以覆盖所述第二牺牲层；
图案化所述第二掩膜层，以在位于所述第二功能区域中的所述第二掩膜层中形成第二开口图案；
以所述第二开口图案为掩膜蚀刻交替设置的所述第一牺牲层和所述第二牺牲层，以形成所述第二开口；
去除所述第二掩膜层。
本发明还提供了一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一功能区域和第二功能区域；
第一鳍片，位于所述半导体衬底的所述第一功能区域中，所述第一鳍片包括由下向上交替设置的第一子鳍片部分和第二子鳍片部分，其中，所述第一子鳍片部分的横向尺寸大于所述第二子鳍片部分的横向尺寸；
第二鳍片，位于所述半导体衬底的所述第二功能区域中，所述第二鳍片由下向上的横向尺寸相同。
本发明公开了一种电子装置，所述电子装置包括上述的半导体器件。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中为了匹配器件的性能，在不同的区域中形成形状不同的鳍片，例如在第一功能区域中形成第一鳍片，所述第一鳍片包括由下向上交替设置的第一子鳍片和第二子鳍片，其中，所述第一子鳍片的横向尺寸大于所述第二子鳍片的横向尺寸；在所述第一功能区域中形成第二鳍片，所述第二鳍片的横向尺寸相同，所述方法在使所述鳍片高度相同的情况下使所述鳍片匹配器件的性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明所述半导体器件的制备工艺流程图；
图2示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图3示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图4示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图5示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图6示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图7示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图8示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图9示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图10示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图11示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图12示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；
图13示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一功能区域和第二功能区域，在所述半导体衬底上交替形成有第一牺牲层和第二牺牲层；
图案化所述第二牺牲层和所述第一牺牲层，以在所述第一功能区域中形成第一开口并露出所述半导体衬底；
选择性蚀刻所述第一开口中露出的所述第一牺牲层，以使位于所述第一牺牲层中的所述第一开口的横向尺寸大于位于所述第二牺牲层中的所述第一开口的横向尺寸；
在所述第一开口中填充第一半导体材料，以形成第一鳍片；
图案化所述第二牺牲层和所述第一牺牲层，以在所述第二功能区域中形成第二开口并露出所述半导体衬底；
在所述第二开口中填充第二半导体材料，以形成第二鳍片；
回蚀刻所述第一鳍片和所述第二鳍片，以在顶部的所述第二牺牲层中形成凹槽；
在所述凹槽中形成硬掩膜层，以覆盖所述第一鳍片和所述第二鳍片；
去除所述第二牺牲层和所述第一牺牲层，以露出所述第一鳍片和所述第二鳍片；
修剪所述第一鳍片和所述第二鳍片，以减小所述第一鳍片和所述第二鳍片的横向尺寸；
去除所述硬掩膜层；
形成部分覆盖所述第一鳍片和所述第二鳍片的隔离材料层，以形成目标高度的所述第一鳍片和所述第二鳍片。
本发明为了使所述鳍片匹配不同性能的器件，改变现有技术中改变高度的方法，通过改变鳍片的形状来匹配不同性能的器件。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中为了匹配器件的性能，在不同的区域中形成形状不同的鳍片，例如在第一功能区域中形成第一鳍片，所述第一鳍片包括由下向上交替设置的第一子鳍片和第二子鳍片，其中，所述第一子鳍片的横向尺寸大于所述第二子鳍片的横向尺寸；在所述第一功能区域中形成第二鳍片，所述第二鳍片在垂直于所述半导体衬底的方向上的横向尺寸相同，所述方法在使所述鳍片高度相同的情况下使所述鳍片匹配器件的性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例一
下面参考附图对本发明的半导体器件的制备方法做详细描述，图1示出了本发明所述半导体器件的制备工艺流程图；图2示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图3示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图4示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图5示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图6示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图7示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图8示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图9示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图10示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图11示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图12示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图。
本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S1：提供半导体衬底，所述半导体衬底包括第一功能区域和第二功能区域，在所述半导体衬底上交替形成有第一牺牲层和第二牺牲层；
步骤S2：图案化所述第二牺牲层和所述第一牺牲层，以在所述第一功能区域中形成第一开口并露出所述半导体衬底；
步骤S3：选择性蚀刻所述第一开口中露出的所述第一牺牲层，以使位于所述第一牺牲层中的所述第一开口的横向尺寸大于位于所述第二牺牲层中的所述第一开口的横向尺寸；
步骤S4：在所述第一开口中填充第一半导体材料，以形成第一鳍片；
步骤S5：图案化所述第二牺牲层和所述第一牺牲层，以在所述第二功能区域中形成第二开口并露出所述半导体衬底；
步骤S6：在所述第二开口中填充第二半导体材料，以形成第二鳍片。
下面，对本发明的半导体器件的制备方法的具体实施方式做详细的说明。
首先，执行步骤一，提供半导体衬底201，所述半导体衬底包括第一功能区域和第二功能区域，在所述半导体衬底上交替形成有第一牺牲层和第二牺牲层。
具体地，如图2所示，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底201选用硅。
其中在所述半导体衬底中所述第一功能区域包括NMOS区域，所述第二功能区域包括PMOS区域，以在后续的步骤中形成不同的器件。
接着在所述半导体衬底上交替的形成第一牺牲层和第二牺牲层，以形成牺牲层叠层。
其中，交替的形成第一牺牲层和第二牺牲层5-10次，以形成5-10层第一牺牲层和5-10层第二牺牲层。
可选地，所述第一牺牲层和所述第二牺牲层的厚度为2nm～5nm。
进一步，所述第一牺牲层选用高深宽比氧化物(high aspect ratio processoxide，Harp oxide)；所述第二牺牲层选用热氧化物(thermo oxide)。
具体地，在该实施例中，在所述半导体衬底上形成第一牺牲层202、204和206，同时在所述第一牺牲层202、204和206上方形成第二牺牲层203、205和207。
执行步骤二，图案化交替设置的所述第一牺牲层和所述第二牺牲层，以在所述第一功能区域中形成第一开口并露出所述半导体衬底201。
具体地，如图3所示，在该步骤中形成所述第一开口的步骤包括：
步骤1：在顶部的所述第二牺牲层上形成第一掩膜层，以覆盖所述第二牺牲层；
步骤2：图案化所述第一掩膜层，以在位于所述第一功能区域中的所述第一掩膜层中形成第一开口图案；
步骤3：以所述第一开口图案为掩膜蚀刻交替设置的所述第一牺牲层和所述第二牺牲层，以形成所述第一开口。
其中，在该步骤中所述第一掩膜层覆盖所述NMOS区域，以在所述PMOS区域中形成所述第一开口。
在该步骤中选用干法蚀刻所述第一牺牲层和所述第二牺牲层，以形成所述第一开口。
其中，所述第一掩膜层选用硬掩膜层，例如可以选用SiN等，其中所述第一掩膜层的厚度为5nm-50nm。
例如在该步骤中选用O基蚀刻剂蚀刻所述牺牲层，在本发明的一实施例中选用O2的气氛，还可以同时加入其它少量气体例如CF4、CO2、N2，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述O2的流量为30-300sccm，更优选为50-100sccm。
最后去除所述第一掩膜层。
执行步骤三，选择性蚀刻所述第一牺牲层，以使位于所述第一牺牲层中的所述第一开口横向尺寸大于位于所述第二牺牲层中所述第一开口的横向尺寸。
具体地，如图4所示，选用稀释的氢氟酸选择性蚀刻所述第一牺牲层，所述稀释的氢氟酸中水与氢氟酸的体积比为50:1～5000:1。
可选地，所述稀释的氢氟酸中水与氢氟酸的体积比为45:1～4000:1，或者所述稀释的氢氟酸中水与氢氟酸的体积比为40:1～3000:1，或者所述稀释的氢氟酸中水与氢氟酸的体积比为35:1～2000:1，或者所述稀释的氢氟酸中水与氢氟酸的体积比为30:1～1500:1，或者所述稀释的氢氟酸中水与氢氟酸的体积比为25:1～1000:1，或者所述稀释的氢氟酸中水与氢氟酸的体积比为20:1～800:1，或者所述稀释的氢氟酸中水与氢氟酸的体积比为15:1～500:1。
其中，选择性蚀刻所述第一牺牲层，以使位于所述第一牺牲层中的所述第一开口横向尺寸增加2nm～5nm。
通过所述蚀刻可以在所述第一牺牲层和所述第二牺牲层中形成交替设置的第一子开口和第二子开口，其中，所述第一子开口的开口尺寸大于所述第二子开口的开口尺寸，以此来制备扇形鳍片(Scallop-Shaped Fin)。
进一步，所述半导体衬底包括NMOS区域和PMOS区域，为了匹配器件的性能，所述NMOS器件中的鳍片的高度和所述PMOS器件中的鳍片的高度相同，但是位于PMOS区域中的所述鳍片的形状并不相同，以此来匹配不同性能的器件。
其中，所述第一子开口可以椭圆形立方体结构或者扇形(Scallop-Shaped)立方体结构，但是所述示例仅仅为示例性的。
其中，所述扇形鳍片(Scallop-Shaped Fin)和扇形FinFET(Scallop-ShapedFinFET，S-FinFET)器件的关态电流(Ioff)绝对值得到极大的提高，从而提高了所述半导体器件的性能和良率。
执行步骤四，在所述第一开口中填充第一半导体材料，以形成第一鳍片208。
具体地，如图5所示，在所述第一开口中外延生长第一半导体材料，以形成所述扇形鳍片(Scallop-Shaped Fin)的第一鳍片。
可选地，所述第一半导体材料选用硅。
具体地，外延生长第一半导体材料至顶部的所述第二牺牲层。
执行步骤五，图案化交替设置的所述第一牺牲层和所述第二牺牲层，以在所述第二功能区域中形成第二开口并露出所述半导体衬底。
具体地，如图6所示，形成所述第二开口的方法包括：
步骤1：在该步骤中在顶部的所述第二牺牲层上形成第二掩膜层，以覆盖所述第二牺牲层，如图6所示；
步骤2：图案化所述第二掩膜层，以在位于所述第二功能区域(PMOS区域)中的所述第二掩膜层中形成第二开口图案；
步骤3：以所述第二开口图案为掩膜蚀刻交替设置的所述第一牺牲层和所述第二牺牲层，以形成所述第二开口。
其中，所述第二掩膜层选用硬掩膜层，例如可以选用SiN等，其中所述第二掩膜层的厚度为5nm-50nm。
其中，所述第二开口在垂直于所述半导体衬底的方向上的横向尺寸相同。
执行步骤六，在所述第二开口中填充第二半导体材料，以形成第二鳍片。
具体地，如图7所示，在所述第二开口中外延生长第二半导体材料，以形成所述柱形结构的第二鳍片。
可选地，所述第二半导体材料选用硅。
具体地，外延生长第二半导体材料至顶部的所述第二牺牲层。
在所述第二开口之后去除所述第二掩膜层。
执行步骤七，回蚀刻所述第一鳍片和所述第二鳍片，以在顶部的所述第二牺牲层中形成凹槽。
具体地，如图8所示，在该步骤中回蚀刻所述第一鳍片和所述第二鳍片去除的厚度为2nm～20nm。
在该步骤中可以选用与所述第一牺牲层和所述第二牺牲层具有较大蚀刻选择比的方法回蚀刻所述第一鳍片和所述第二鳍片，以形成深度为2nm～20nm的凹槽。
执行步骤八，在所述凹槽中形成硬掩膜层210，以覆盖所述第一鳍片和所述第二鳍片。
具体地，如图9所示，在该步骤中在所述第一鳍片和所述第二鳍片上方的所述凹槽中形成硬掩膜层，以形成蚀刻保护层。
在形成所述硬掩膜层之后还进一步包括平坦化的步骤，平坦化所述硬掩膜层至顶部的所述第二牺牲层。
其中，所述硬掩膜层可以选用SiN，所述硬掩膜层的厚度为10nm～50nm。
执行步骤九，剥离所述第一牺牲层和所述第二牺牲层，以露出所述第一鳍片和所述第二鳍片。
具体地，如图10所示，在该步骤中选用稀释的氢氟酸(DHF)去除所述第一牺牲层和所述第二牺牲层，其中，所述稀释的氢氟酸中水与氢氟酸的体积比为50:1～1000:1。
例如所述稀释的氢氟酸中水与氢氟酸的体积比为50:1～800:1；或者所述稀释的氢氟酸中水与氢氟酸的体积比为40:1～700:1；或者所述稀释的氢氟酸中水与氢氟酸的体积比为30:1～500:1，或者所述稀释的氢氟酸中水与氢氟酸的体积比为20:1～300:1。
或者选用硅钴镍制程去除所述第一牺牲层和所述第二牺牲层。
执行步骤十，修剪所述第一鳍片和所述第二鳍片，以减小所述第一鳍片和所述第二鳍片的横向尺寸。
具体地，如图10所示，在该步骤中选用四甲基氢氧化铵湿法修剪所述第一鳍片和所述第二鳍片。
或者选用远程等离子体蚀刻修剪所述第一鳍片和所述第二鳍片。
在该步骤中修剪所述第一鳍片和所述第二鳍片至目标尺寸。
在本发明中在NMOS区域中形成柱形鳍片，在所述PMOS区域中形成扇形鳍片(Scallop-Shaped Fin)，以在NMOS区域和PMOS区域中形成不同形状的鳍片，以在同样高度的情况下匹配器件的性能。
执行步骤十一，去除所述硬掩膜层；形成部分覆盖所述第一鳍片和所述第二鳍片的隔离材料层，以形成目标高度的所述第一鳍片和所述第二鳍片。
具体地，如图11所示，在该步骤中首先去除所述硬掩膜层，露出所述第一鳍片和所述第二鳍片。
然后沉积隔离材料层，如图12所示，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。
然后回蚀刻所述隔离材料层，至所述鳍片的目标高度。
具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。
至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中为了匹配器件的性能，在不同的区域中形成形状不同的鳍片，例如在第一功能区域中形成第一鳍片，所述第一鳍片包括由下向上交替设置的第一子鳍片和第二子鳍片，其中，所述第一子鳍片的横向尺寸大于所述第二子鳍片的横向尺寸；在所述第一功能区域中形成第二鳍片，所述第二鳍片在垂直于所述半导体衬底的方向上的横向尺寸相同，所述方法在使所述鳍片高度相同的情况下使所述鳍片匹配器件的性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例二
本发明还提供了一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一功能区域和第二功能区域；
第一鳍片，位于所述半导体衬底的所述第一功能区域中，所述第一鳍片包括由下向上交替设置的第一子鳍片和第二子鳍片，其中，所述第一子鳍片的横向尺寸大于所述第二子鳍片的横向尺寸；
第二鳍片，位于所述半导体衬底的所述第一功能区域中，所述第二鳍片在垂直于所述半导体衬底的方向上的横向尺寸相同。
在沿垂直于所述半导体衬底表面方向上的所述第一鳍片和所述第二鳍片的剖视图中，所述第一子鳍片呈椭圆形或扇形，所述第二子鳍片呈方形。
所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底选用硅。
其中在所述半导体衬底中所述第一功能区域包括NMOS区域，所述第二功能区域包括PMOS区域，以在后续的步骤中形成不同的器件。
在本发明中在NMOS区域中形成柱形鳍片，在所述PMOS区域中形成扇形鳍片(Scallop-Shaped Fin)，以在NMOS区域和PMOS区域中形成不同形状的鳍片，以在同样高度的情况下匹配器件的性能。
其中，所述扇形鳍片(Scallop-Shaped Fin)和扇形FinFET(Scallop-ShapedFinFET，S-FinFET)器件，使所述S-FinFET器件的关态电流(Ioff)绝对值得到极大的提高，从而提高了所述半导体器件的性能和良率。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中为了匹配器件的性能，在不同的区域中形成形状不同的鳍片，例如在第一功能区域中形成第一鳍片，所述第一鳍片包括由下向上交替设置的第一子鳍片和第二子鳍片，其中，所述第一子鳍片的横向尺寸大于所述第二子鳍片的横向尺寸；在所述第一功能区域中形成第二鳍片，所述第二鳍片在垂直于所述半导体衬底的方向上的横向尺寸相同，所述方法在使所述鳍片高度相同的情况下使所述鳍片匹配器件的性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。
实施例三
本发明的另一个实施例提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例二中的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
由于包括的半导体器件件具有更高的性能，该电子装置同样具有上述优点。
其中，图13示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件，所述半导体器件包括半导体衬底，所述半导体衬底包括第一功能区域和第二功能区域；第一鳍片，位于所述半导体衬底的所述第一功能区域中，所述第一鳍片包括由下向上交替设置的第一子鳍片和第二子鳍片，其中，所述第一子鳍片的横向尺寸大于所述第二子鳍片的横向尺寸；第二鳍片，位于所述半导体衬底的所述第一功能区域中，所述第二鳍片在垂直于所述半导体衬底的方向上的横向尺寸相同。所述半导体器件在不同的区域形成不同形状的鳍片，在使所述鳍片高度相同的情况下通过改变所述鳍片的形状使所述鳍片匹配器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一功能区域和第二功能区域，在所述半导体衬底上交替形成有第一牺牲层和第二牺牲层；
图案化所述第二牺牲层和所述第一牺牲层，以在所述第一功能区域中形成第一开口并露出所述半导体衬底；
选择性蚀刻所述第一开口中露出的所述第一牺牲层，以使位于所述第一牺牲层中的所述第一开口的横向尺寸大于位于所述第二牺牲层中的所述第一开口的横向尺寸；
在所述第一开口中填充第一半导体材料，以形成第一鳍片；
图案化所述第二牺牲层和所述第一牺牲层，以在所述第二功能区域中形成第二开口并露出所述半导体衬底；
在所述第二开口中填充第二半导体材料，以形成第二鳍片。
2.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括：
回蚀刻所述第一鳍片和所述第二鳍片，以在顶部的所述第二牺牲层中形成凹槽；
在所述凹槽中形成硬掩膜层，以覆盖所述第一鳍片和所述第二鳍片；
去除所述第二牺牲层和所述第一牺牲层，以露出所述第一鳍片和所述第二鳍片；
修剪所述第一鳍片和所述第二鳍片，以减小所述第一鳍片和所述第二鳍片的横向尺寸；
去除所述硬掩膜层；
形成部分覆盖所述第一鳍片和所述第二鳍片的隔离材料层，以形成目标高度的所述第一鳍片和所述第二鳍片。
3.根据权利要求2所述的方法，其特征在于，选用四甲基氢氧化铵湿法修剪所述第一鳍片和所述第二鳍片；或者选用远程等离子体蚀刻法修剪所述第一鳍片和所述第二鳍片。
4.根据权利要求2所述的方法，其特征在于，回蚀刻所述第一鳍片和所述第二鳍片的步骤中去除的厚度为2nm～20nm。
5.根据权利要求2所述的方法，其特征在于，选用稀释的氢氟酸去除所述第一牺牲层和所述第二牺牲层，其中，所述稀释的氢氟酸中水与氢氟酸的体积比为50:1～1000:1；或者选用硅钴镍制程去除所述第一牺牲层和所述第二牺牲层。
6.根据权利要求1所述的方法，其特征在于，选用稀释的氢氟酸选择性蚀刻所述第一牺牲层，所述稀释的氢氟酸中水与氢氟酸的体积比为50:1～5000:1。
7.根据权利要求1所述的方法，其特征在于，选择性蚀刻所述第一牺牲层，以使位于所述第一牺牲层中的所述第一开口横向尺寸增加2nm～5nm。
8.根据权利要求1所述的方法，其特征在于，所述第一牺牲层选用高深宽比氧化物；所述第二牺牲层选用热氧化物。
9.根据权利要求1所述的方法，其特征在于，形成所述第一开口和所述第二开口的步骤包括：
在顶部的所述第二牺牲层上形成第一掩膜层，以覆盖所述第二牺牲层；
图案化所述第一掩膜层，以在位于所述第一功能区域中的所述第一掩膜层中形成第一开口图案；
以所述第一开口图案为掩膜蚀刻交替设置的所述第一牺牲层和所述第二牺牲层，以形成所述第一开口；
去除所述第一掩膜层；
在形成所述第一鳍片之后，在顶部的所述第二牺牲层上形成第二掩膜层，以覆盖所述第二牺牲层；
图案化所述第二掩膜层，以在位于所述第二功能区域中的所述第二掩膜层中形成第二开口图案；
以所述第二开口图案为掩膜蚀刻交替设置的所述第一牺牲层和所述第二牺牲层，以形成所述第二开口；
去除所述第二掩膜层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
CN103779226A (zh) * 2012-10-23 2014-05-07 中国科学院微电子研究所 准纳米线晶体管及其制造方法
CN104282559A (zh) * 2013-07-02 2015-01-14 中国科学院微电子研究所 堆叠纳米线mos晶体管及其制作方法
CN104282561A (zh) * 2013-07-02 2015-01-14 中国科学院微电子研究所 FinFET器件及其制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583598B2 (en) * 2014-10-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
CN103779226A (zh) * 2012-10-23 2014-05-07 中国科学院微电子研究所 准纳米线晶体管及其制造方法
CN104282559A (zh) * 2013-07-02 2015-01-14 中国科学院微电子研究所 堆叠纳米线mos晶体管及其制作方法
CN104282561A (zh) * 2013-07-02 2015-01-14 中国科学院微电子研究所 FinFET器件及其制作方法

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