TWI723081B - 基於鰭部的III-V/Si或Ge的互補金屬氧化物半導體（ＣＭＯＳ）自對準閘極邊緣（ＳＡＧＥ）整合 - Google Patents

基於鰭部的III-V/Si或Ge的互補金屬氧化物半導體（ＣＭＯＳ）自對準閘極邊緣（ＳＡＧＥ）整合 Download PDF

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錢德拉 莫哈帕拉
傑克 卡瓦萊羅斯
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塔何 甘尼
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Abstract

本發明的實施方式包含一種半導體結構及製造此結構的方法。於一實施方式，半導體結構包含形成在基板上方的第一鰭部及第二鰭部。第一鰭部可包含第一半導體材料，第二鰭部可包含第二半導體材料。於一實施方式，第一籠結構形成為與第一鰭部相鄰，且第二籠結構形成為與第二鰭部相鄰。此外，實施方式可包含形成在第一鰭部上方的第一閘極電極，其中第一籠結構直接接觸第一閘極電極，及形成在第二鰭部上方的第二閘極電極，其中第二籠結構直接接觸第二閘極電極。

Description

基於鰭部的III-V/Si或Ge的互補金屬氧化物半導體(CMOS)自對準閘極邊緣(SAGE)整合
本發明的實施方式係關於半導體裝置及製程領域，且特別是整合自對準閘極邊緣(SAGE)結構於互補金屬氧化物半導體(CMOS)裝置中，此CMOS包含具有不同半導體材料用於其通道區的非平面N型及P型電晶體。
近幾十年來，積體電路中的特徵縮小已成為不斷成長的半導體工業的背後的驅動力。縮得更小及更小的特徵致能在半導體晶片的有限的基礎上的功能單元的增加的密度。例如，縮小的電晶體尺寸允許在晶片上整合增加的數量的記憶體或邏輯裝置，致使產品的製造有增加的容量。唯，對於不斷更多的容量的推進並非沒有問題。對於各裝置的效能的最佳化的需求變得越來越重要。
在積體電路的製造，多閘極電晶體，例如三閘極電晶體，當裝置尺寸持續縮小時，成為越來越有優 勢。於傳統製程，三閘極電晶體一般製造於塊狀矽基板或絕緣覆矽基板上。於一些例子，三閘極電晶體可電耦合以形成互補金屬氧化物半導體(CMOS)裝置。CMOS裝置包含的N型及P型電晶體的互補的對，其可耦合在一起以執行邏輯操作。
為了最佳化CMOS的表現，通常需要以不同的半導體材料形成N型及P型電晶體。典型地，這是由在第一半導體基板中形成第二半導體材料的島。例如，於圖1A，開口110被蝕刻進入矽基板105。此後，如圖1B所示，第二半導體材料被磊晶地生長於開口110中以形成島區112。複數鰭部120可之後以乾蝕刻製程圖案化進入矽基板105及島區112，如圖1C中所示。唯，當鰭部的臨界尺寸持續減少，乾蝕刻製程開始產生問題。
各向異性乾蝕刻製程，例如用以形成高的高寬比的鰭部，典型地包含離子撞擊及鈍化的組合。鈍化層形成在暴露的表面上方，且離子撞擊移除鈍化層且材料被從暴露的平面表面蝕刻。如此，乾蝕刻製程暴露半導體材料至鈍化種且由離子撞擊。因此，乾蝕刻製程可導入雜質且生成表面缺陷於被蝕刻的鰭部中，其對於以鰭部120製造的三閘極電晶體裝置的表現有負面的影響。已被發現的是，當暴露於乾蝕刻製程時，III-V半導體材料對於形成表面缺陷特別的脆弱。因此，當島區被以III-V半導體材料形成，以乾蝕刻製程形成的所成的鰭部，與於半導體基板的其它部分形成的鰭部相較，會具有差的表現特性。
105:矽基板
110:開口
112:島區
120:鰭部
205:半導體基板
220:鰭部
221:替代鰭部開口
222:緩衝層
223:側壁
224:主動區
226:蓋帽層
228:替代鰭部
230:蓋帽層
232:蝕刻遮罩
240:STI層
250:籠間隔物
252:籠填充材料
261:閘極電極開口
262:假閘極電極
264:閘極電極
264N:閘極電極
264P:閘極電極
266:閘極介電層
267:區域互連
300:中介物
302:第一基板
304:第二基板
306:BGA
308:金屬互連
310:通孔
312:矽穿孔
314:嵌入裝置
400:電腦裝置
402:積體電路晶粒
404:處理器
406:晶粒上記憶體
408:通訊晶片
410:揮發性記憶體
412:非揮發性記憶體
414:圖形處理單元
416:數位訊號處理器
420:晶片組
422:天線
424:觸控螢幕顯示器
426:觸控螢幕控制器
428:電池
432:移動共處理器或感測器
434:喇叭
436:相機
438:輸入裝置
440:大量儲存裝置
444:全球定位系統裝置
圖1A為具有被蝕刻進入表面的開口的半導體基板的截面圖。
圖1B為在第二半導體材料被磊晶地生長於半導體基板的開口中後的半導體基板的截面圖。
圖1C為在複數鰭部以乾蝕刻製程形成後的半導體基板的截面圖。
圖2A為包含蓋帽層的半導體基板的截面圖，根據本發明的一實施方式。
圖2B為在鰭部被形成且淺溝槽隔離(STI)層形成於鰭部之間後的半導體基板的截面圖，根據本發明的一實施方式。
圖2C為在於基板的N型區中的鰭部被移除後的半導體基板的截面圖，根據本發明的一實施方式。
圖2D為在替代鰭部生長於基板的N型區中的鰭部開口中後的半導體基板的截面圖，根據本發明的一實施方式。
圖2E為在STI層被凹陷至鰭部的頂表面之下後的半導體基板的截面圖，根據本發明的一實施方式。
圖2F為在籠間隔物形成於鰭部的暴露的表面上方後的半導體基板的截面圖，根據本發明的一實施方式。
圖2G為在籠填充材料沉積於籠間隔物之間及 之上後的半導體基板的截面圖，根據本發明的一實施方式。
圖2H為在籠填充材料及籠間隔物層被凹陷且鰭部的頂表面被暴露後的半導體基板的截面圖，根據本發明的一實施方式。
圖2I為在蓋帽層及蓋帽層被移除後的半導體基板的截面圖，根據本發明的一實施方式。
圖2J為在籠間隔物被移除後的半導體基板的截面圖，根據本發明的一實施方式。
圖2K為在假閘極電極被沉積於鰭部上方後的半導體基板的截面圖，根據本發明的一實施方式。
圖2L為在假閘極電極被以金屬閘極電極取代後的半導體基板的截面圖，根據本發明的一實施方式。
圖3為實現本發明的一或更多實施方式的中介物的截面圖。
圖4為包含根據本發明的實施方式建構的一或更多電晶體的電腦裝置的架構。
【發明內容及實施方式】
此處所述的為系統，其包含半導體封裝及此種半導體封裝的形成方法。於以下的說明書，會使用所屬技術領域中具有通常知識者一般用於傳達它們的工作的要旨予其它所屬技術領域中具有通常知識者的詞語敘述說明實施例的多樣的態樣。唯，對於所屬技術領域中具有通常 知識者而言，明顯地，本發明可僅以敘述的態樣的一些部分實現。為了說明的目的，特定的數字、材料及組態被提出以提供對於說明實施例的完整理解。唯，對於所屬技術領域中具有通常知識者而言，明顯地，本發明可被實現而無特定的細節。於其它例子，可知的特徵被省略或簡化以不阻礙說明實施例。
會依序敘述許多操作為複數離散的操作，以最有助於理解本發明的方式；然而，敘述的次序不應被解釋為意味著這些操作需要是依次序的。特別是，這些操作不需要以所示的次序進行。
本發明的一或更多實施方式係關於具有一或更多自對準閘極邊緣(SAGE)結構形成於至少從第一半導體材料形成的鰭部的第一型及從第二半導體材料形成的鰭部的第二型的周圍的半導體結構或裝置。根據一實施方式，第二半導體材料為III-V半導體且以半導體材料的第二型形成的鰭部不暴露於乾蝕刻製程。
如上所述，對於有不同半導體材料的鰭部的整合典型地由磊晶地生長第二半導體材料的島於第一半導體材料的半導體基板中作成。在島形成後，半導體材料皆以乾蝕刻製程圖案化。相對地，本發明的實施方式包含在磊晶地生長第二半導體材料之前以乾蝕刻製程圖案化鰭部。淺溝槽隔離(STI)層可之後形成於第一鰭部周圍。鰭部的第二型可之後由移除一或更多第一鰭部以形成替代鰭部開口於STI層中而形成。替代鰭部開口的側壁限制第 二半導體材料的磊晶生長，使得替代鰭部具有與之前圖案化的第一鰭部實質相同的形狀。因此，第二半導體材料可型成為高的高寬比鰭部而不暴露於乾蝕刻製程。因此，本發明的實施方式允許鰭部的第二型以III-V半導體材料形成，其實質沒有表面缺陷，而如果是III-V半導體材料暴露於乾蝕刻製程的情況則不會如此。
現在參照圖2A，半導體基板205的截面圖，根據本發明的一實施方式顯示。根據一實施方式，用以形成半導體基板205的材料可被稱為第一半導體材料。第一半導體材料可為任意適合的半導體材料，其可被以乾蝕刻製程蝕刻而不對於剩下的半導體材料的部分造成顯著的表面傷害。例如，半導體基板205可為結晶基板，使用塊狀矽或絕緣覆矽子結構形成。
根據本發明的實施方式，蓋帽層230可形成於半導體基板205的頂表面上方。蓋帽層230可為半導體材料，其可對於半導體基板205而言被選擇性地蝕刻。例如，當半導體基板205為矽基板，蓋帽層230可為矽鍺(SiGe)。根據一實施方式，蓋帽層230磊晶地生長。蓋帽層230的厚度T可被選擇以提供在完成的電晶體裝置中的通道之上的想要的閘極厚度，如將更詳細地於下敘述的。
現在參照圖2B，顯示在鰭部220已被圖案化後的半導體基板205的截面圖。根據本發明的實施方式，鰭部220可為高的高寬比鰭部，例如有高度對寬度的比為 2：1或更大的鰭部。本發明的實施方式包含鰭部220，其具有在約20nm至150nm之間的高度且具有在約5nm至30nm之間的寬度。鰭部220可以可知的技術形成，例如遮罩或蝕刻。本發明的實施方式包含以乾蝕刻製程形成鰭部220。因此，形成於N型區(圖2B的左側)及P型區(圖2B的右側)的鰭部220可以單一乾蝕刻製程形成。
根據一實施方式，STI層240可形成於鰭部220的各者之間。於一實施方式，形成於鰭部220的頂表面之上的任意覆層可被研磨回去以確保各鰭部的蓋帽層230的頂表面被暴露。根據一實施方式，STI層240可為任意適合的氧化物、氮化物或任意其它絕緣材料，或二或更多介電質材料的組合。例如，STI層240可為二氧化矽或氮氧化物。
如上所述，CMOS裝置通常需要使用用於N型及P型電晶體的不同半導體材料。唯，取代形成第二半導體材料的島區於N型區中，本發明的實施方式可包含形成替代鰭部。如於圖2C中所示，於N型區中的鰭部220被移除。根據一實施方式，蝕刻遮罩232可被沉積於裝置的P型區上方，以防止P型區中的鰭部220被凹陷。因此，在N型區中的鰭部220可被蝕刻掉以形成替代鰭部開口221。為了移除蓋帽層230及鰭部220的兩者，一些實施方式可包含多個蝕刻化學，因為材料之間的蝕刻選擇性的關係。
替代鰭部開口221提供結構，其中以第二半 導體材料形成的替代鰭部可被磊晶地生長。根據一實施方式，替代鰭部開口221可為與原本的鰭部220形狀實質相同。因此，第二半導體材料的磊晶生長由側壁223限制且允許替代鰭部為高的高寬比鰭部而不需要被以乾蝕刻製程圖案化。於另一實施方式，在鰭部220被移除後，半導體基板205的部分可被移除。例如，半導體基板205的部分可沿著形成半導體基板205的半導體結晶的刻面被蝕刻，以提供後續的磊晶生長可發生的刻面表面。
現在參照圖2D，在替代鰭部228形成於替代鰭部開口221中後的半導體基板205的截面圖根據本發明的一實施方式顯示。根據一實施方式，替代鰭部228可被磊晶生長。因為蝕刻遮罩232仍形成在P型區的頂表面上方，磊晶生長會被限制於N型區。磊晶生長由替代鰭部開口221的側壁223限制。如此，磊晶生長的替代鰭部228可為適用於例如三閘極電晶體的非平面電晶體的高的高寬比鰭部。
替代鰭部228可包含半導體材料的一或更多不同的層。例如，圖3D中所示的實施方式包含磊晶生長的半導體材料的三層。於一實施方式，替代鰭部228的不同的層可包含緩衝層222、主動區224及蓋帽層226。於本發明的實施方式，替代鰭部228可包含一或更多不同的III-V半導體材料(例如，砷化鋁(AlAs)、銻化鋁(AlSb)、氮化鎵(GaN)、磷化鎵(GaP)、砷化鎵(GaAs)、磷化銦(InP)、砷化銦鎵(InGaAs)等)。 雖然III-V半導體材料可使用對於增進N型電晶體的表現特性是想要的，可以理解的是任意半導體材料可磊晶生長於替代鰭部開口221中，依裝置的特定需求而定。
本發明的實施方式可包含降低在替代鰭部228的主動區224中的缺陷密度的特徵。例如，一或更多緩衝層222可用以轉換晶格間隔，從用以形成半導體基板205的第一半導體材料的第一晶格間隔至用以形成主動區224的第二半導體材料的第二晶格間隔。以一或更多緩衝層222轉換晶格間隔允許主動區224的磊晶生長具有較少的因為晶格不匹配的缺陷。於一些實施方式，緩衝層222可被稱為漸變緩衝層。漸變緩衝層可包含底部表面，其具有與緩衝層222的頂表面的晶格間隔不同的晶格間隔。此外，替代鰭部開口221的高的高寬比亦可藉由高寬比捕捉(ART)減少差排密度。ART允許晶格的插排傳遞往側壁223。一旦差排達到側壁，差排被終結且替代鰭部228會因此具有減少的差排密度於主動區224中。
除了減少差排密度，緩衝層222亦可增進完成的電晶體的電表現。於包含具有從用於主動區224的半導體材料而來的導帶偏位的緩衝層222的實施方式，會產生半絕緣效應。在裝置運作期間，半絕緣效應限制從主動區224至半導體基板205的載子的流動。例如，當主動區224為InGaAs且緩衝層222為GaAs時，提供半絕緣效應的導帶偏位可被產生。
其它的本發明的實施方式亦可包含形成蓋帽 層226在主動區224的頂表面上方。根據一實施方式，蓋帽層226可為可對於主動區224而言被選擇性地蝕刻的材料。因此，蓋帽層226可允許形成在主動區224上方的閘極的厚度被控制，與蓋帽層230類似。以例子的方式，當主動區224為InGaAs，蓋帽層226可為GaAs。如於圖2D中所示，替代鰭部228的磊晶生長可延伸至STI層240的頂表面之上。因為磊晶生長不再受限制，蓋帽層226的部分可沿著STI層240的頂表面側向延伸。於此實施方式，覆層可以研磨操作移除，使得蓋帽層226的頂表面與STI層240的頂表面實質共平面。
根據一實施方式，替代鰭部228的各層的厚度可被控制以提供對於完成的電晶體的想要的電特性。例如，主動區224的厚度可為任意想要的厚度，最多至原本鰭部220的高度。於一實施方式，主動區224的厚度可為大於或小於將形成於P型區中的電晶體中的主動通道區的厚度。對於裁剪於替代鰭部228中的通道的厚度的能力允許要被修改的在N型區中及在P型區中的電晶體之間的表現的不同，以形成表現的不同，因此產生平衡的電晶體於CMOS裝置的兩區域。
其它的本發明的實施方式亦可包含形成替代鰭部於P型區中。例如，在N型區中的鰭部可為無遮罩且在P型區中的原本的鰭部220可被蝕刻回去，以與如上所述的對於在N型區中的鰭部實質相似的方式。替代鰭部(未顯示)可之後被磊晶生長於P型區中。本發明的實施 方式可包含以任意適合的P型半導體材料或半導體材料的堆疊(例如，緩衝層、通道層等)生長P型替代鰭部。於一實施方式，P型替代鰭部可包含Ge通道區。作為例子，適合的磊晶生長Ge通道區可以半導體堆疊形成，例如SiGe/Ge/SiGe堆疊。
現在參照圖2E，在STI層240被凹陷後的半導體基板205的截面圖根據本發明的一實施方式顯示。凹陷STI層240提供對於三閘極電晶體裝置中的通道的想要的尺寸。例如，鰭部220中的主動通道區的厚度可由STI層240被凹陷的量界定。於所述的實施方式，STI層240被凹陷，使得STI層240的頂表面與替代鰭部228中的主動區224的底表面實質共平面。唯，實施方式不限於此種組態，且STI層240的頂表面可為在主動區224的底表面之上或之下，根據不同的實施方式。
在STI層240被凹陷後，製程繼續進行閘極結構的形成。如上所述的，微縮持續縮小電晶體的尺寸且圖案化特徵的對齊變得越來越關鍵。典型地，閘極端帽的尺寸(即，閘極電極的沿著鰭部的側壁形成的部分)必須包含遮罩定位誤差的寬容，以確保對於定位偏差的最壞情況下的堅固的電晶體運作。對於遮罩定位誤差所需的額外的寬容增加對於形成在相鄰的鰭部上的閘極端帽之間的端對端的間隔的需求。因此，微縮電晶體至較小的尺寸，會由用於界定閘極電極的微影圖案化製程限制。為了消除考慮遮罩定位偏差時對於閘極端帽之間的額外的間隔，本發 明的實施方式包含自對準閘極端帽。自對準特徵的使用移除遮罩定位誤差的可能性，因為不再有為了界定閘極端帽而需要遮罩的圖案化操作。因此，本發明的實施方式允許非平面電晶體裝置的微縮超過可得的微影圖案化的能力。
現在參照圖2F，在籠間隔物250形成於鰭部220及228的暴露的部分上方後的半導體基板205的截面圖根據本發明的一實施方式顯示。籠間隔物250為犧牲層，其允許於後續製程操作中沿著鰭部的側壁形成的閘極端帽的寬度為受控的寬度且與鰭部自對準。由自對準特徵得到的增進的對齊允許相鄰的鰭部220或228之間的間隔被減少。
根據一實施方式，籠間隔物250可為任意適合的材料，其可以共形地沉積於鰭部220及228上方，且其可以各向異性蝕刻製程蝕刻。例如，籠間隔物250可以籠間隔物材料的共形覆層沉積形成。於一實施方式，籠間隔物材料可以原子層沉積(ALD)、化學氣相沉積(CVD)或類似而沉積。例如，籠間隔物材料可為氧化矽、氮化矽或類似。在籠間隔物材料已被沉積後，選擇性蝕刻平面表面的各向異性蝕刻製程(例如，電漿蝕刻製程或類似)，可用以移除沿著平面表面形成的籠間隔物材料的部分。如此，沿著鰭部的側壁形成的籠間隔物250留下。於所示的實施方式中，籠間隔物250的部分可留下於鰭部220及228的頂部分之上，雖然於其它實施方式，籠間隔物蝕刻製程亦可從鰭部的頂表面實質移除籠間隔物材 料。
現在參照圖2G，在籠填充材料252被沉積後的半導體基板205的截面圖根據本發明的一實施方式顯示。根據一實施方式，籠填充材料252為對於用以形成籠間隔物250的材料有蝕刻選擇性的材料。例如，籠填充材料252可為SiC。籠填充材料252可以共形沉積製程沉積，其致能籠填充材料252填充在籠間隔物250之間的開口。本發明的實施方式可包含以ALD、CVD、回流製程、或類似沉積籠填充材料252。
現在參照圖2H，在籠填充材料252被以鰭部220及228的頂表面平坦化後的半導體基板205的截面圖根據本發明的一實施方式顯示。於一實施方式，平坦化製程可為研磨操作。於包含籠間隔物250的部分在鰭部220及228的頂表面上方的實施方式，研磨操作亦可移除籠間隔物250的部分。因此，本發明的實施方式可包含研磨操作，其暴露鰭部220及228的頂表面。
現在參照圖2I，在蓋帽層230及蓋帽層226從鰭部220及228移除後的半導體基板205的截面圖於根據本發明的一實施方式顯示。蓋帽層226及230的移除暴露鰭部220及228的頂表面。根據一實施方式，蓋帽層226及228可以一或更多蝕刻製程移除。例如，蓋帽層230可以第一蝕刻製程移除，其係相對於形成鰭部220的留下部分的第一半導體材料選擇性蝕刻蓋帽層230，且蓋帽層226可以第二蝕刻製程移除，其係相對於形主動區 224的第二半導體材料選擇性蝕刻蓋帽層226。於一特定的實施方式，其中蓋帽層230為SiGe且第一半導體材料為Si，SiGe可以檸檬酸或硝酸選擇性地蝕刻。於一特定的實施方式，其中蓋帽層226為GaAs且主動區224為InGaAs，GaAs可以鹼性溶液選擇性地蝕刻，例如四甲基氫氧化銨(TMAH)。對於各鰭部/蓋帽對的選擇性蝕刻的材料的使用允許蓋帽層226或230的完整移除而不移除下伏鰭部的部分，即使當鰭部具有小的臨界尺寸(例如，臨界尺寸小於20nm)。可以理解的是，用以從主動區224之上移除蓋帽層226的選擇性蝕刻的使用允許主動區224的頂表面的形成，其係原子級平滑。相對地，若非選擇性蝕刻用以移除蓋帽層226，則主動區224的頂表面不會為原子級平滑。
現在參照圖2J，在籠間隔物250已被移除後的半導體基板205的截面圖根據本發明的一實施方式顯示。如所示，籠間隔物250的移除提供閘極電極開口261，其暴露鰭部220及替代鰭部228的側壁的部分。因為籠間隔物250防止籠填充材料沿著鰭部的側壁形成，有寬度W的受控的間隔形成於鰭部220及228的側壁及籠填充材料252的側壁之間。如此，本發明的實施方式包含籠填充材料252，其係自對準於鰭部220及228(即，在籠填充材料252(籠結構)中的閘極電極開口261以鰭部220及228為中心)。
現在參照圖2K，在假閘極電極262沉積進入 閘極電極開口261後的半導體基板205的截面圖於根據本發明的一實施方式顯示。於所示的實施方式，假閘極電極262直接施加於鰭部220及228上方。唯，可以理解的是，在沉積假閘極電極262之前，假閘極介電質(未顯示)亦可形成於鰭部220及228的上方。於一實施方式，假閘極介電質可為共形材料，例如氧化矽或類似，且假閘極電極262可為非晶或多晶矽。於替代的實施方式，假閘極電極262可為最終閘極電極結構且非假閘極，例如，若使用「閘極最先」製程時。
根據一實施方式，從沉積假閘極電極262的覆層可以研磨操作移除。如所示的，假閘極電極262的頂表面可被凹陷，使得它與籠填充材料252的頂表面為平面。如此，假閘極電極262以在鰭部220及228的頂部上方的界定的閘極厚度形成，其分別係相似於蓋帽層230及蓋帽層226的厚度。因此，當蓋帽層226與蓋帽層230為不同的厚度，本發明的實施方式可允許在鰭部上方的閘極厚度不同。
在於鰭部220及228上方的假閘極電極262的形成後，本發明的實施方式可以典型地用以形成非平面電晶體的製程操作繼續。例如，圖2L為在假閘極電極262被以永久閘極電極264取代後的半導體基板205的截面圖。根據一實施方式，假閘極電極262可以永久閘極電極264取代，在一或更多用以形成電晶體裝置的製程後，例如，形成源極及汲極區(未顯示)於鰭部中，或其它摻 雜、退火或擴散製程，或任意可能需要提高溫度的其它製程。
在假閘極電極262及假閘極介電質被移除後，本發明的實施方式可包含沉積永久閘極介電層266在暴露的鰭部220及228上方。閘極介電層266可包含一層或層的堆疊。一或更多層可包含氧化矽、氮化矽、二氧化矽(SiO2)及/或高介電常數(high-k)介電質材料。高介電常數介電質材料可包含元素，例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅。高介電常數材料的例子可用於閘極介電層中，包含但不限於，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物和鉛鋅鈮酸鹽。於一些實施方式，退火製程可被實施於閘極介電層266上以增進當使用高介電常數材料時它的品質。
根據一實施方式，閘極電極264形成於閘極介電層266上且可由至少P型功函數述金屬或N型功函數金屬構成，依電晶體位於裝置的P型區或N型區而定。因此，替代閘極製程可被稱為雙金屬閘極替代製程，以允許閘極電極264的形成有想要的功函數。於一些實施方式，閘極電極264可由二或更多金屬層的堆疊構成，其中一或更多金屬層為功函數金屬層且至少一金屬層為填充金屬層。
對於形成於裝置的P型區中的電晶體，可用 於閘極電極264P的金屬包含但不限於，釕、鈀、鉑、鈷、鎳及導電金屬氧化物，例如，氧化釕。P型金屬層會致能PMOS閘極電極形成有在約4.9eV至約5.2eV之間的功函數。對於形成於裝置的N型區中的電晶體，可用於閘極電極264N的金屬，包含但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金、及這些金屬的碳化物，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁等。N型金屬層會致能NMOS閘極電極形成有在約3.9eV至約4.2eV之間的功函數。於所示的實施方式，閘極電極264可由「U型結構」構成，其包含實質平行於半導體基板205的表面的頂部分及實質垂直於半導體基板205的頂表面的二側壁部分(其亦可被稱為閘極端蓋帽)。因為閘極電極264填充在籠填充材料252中的閘極電極開口，閘極電極264亦實質以鰭部220及228為中心。根據一實施方式，籠填充材料252可留下於最後結構以隔離各閘極電極264。於所示的實施方式，區域互連267可被形成以接觸N型閘極電極264N及P型閘極電極264P以提供在二區域之間的籠填充材料252上方的導電路徑。
此外，可以理解的是，雖然鰭部220顯示於圖2L中，本發明的實施方式亦可包含P型區，其包含替代鰭部，如上參照圖2D敘述的。於此實施方式，在P型區中的鰭部可包含與半導體基板205不同的半導體材料。例如，在P型區中的鰭部可包含適用於形成P型電晶體的III-V半導體材料的堆疊。於一實施方式，由形成 SiGe/Ge/SiGe堆疊在半導體基板205上方，Ge通道P型電晶體可形成於P型區中。
圖3描述中介物300，其包含本發明的一或更多實施方式。中介物300係用於橋接第一基板302至第二基板304的中介基板。第一基板302可為，例如，積體電路晶粒。第二基板304可為，例如，記憶體模組、電腦主機板或其它積體電路晶粒。一般而言，中介物300的目的是擴展連接至更廣的間距或用以重路由連接至不同的連接。例如，中介物300可耦合積體電路晶粒至球柵陣列(BGA)306，其可接續耦合至第二基板304。於一些實施方式，第一及第二基板302/304附接至中介物300的相對側。於其它實施方式，第一及第二基板302/304附接至中介物300的相同側。且於進一步的實施方式，三或更多基板由中介物300的方式互連。
中介物300可由，環氧樹脂、玻璃纖維加強環氧樹脂、陶瓷材料或例如聚醯亞胺的聚合物材料形成。於進一步的實施例，中介物可由替代的剛性或撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-V族及IV族材料。
中介物可包含金屬互連308及通孔310，包含但不限於矽穿孔(TSV)312。中介物300可進一步包含嵌入裝置314，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容、解耦合電容、電阻、電導、熔絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複 雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物300上。
根據本發明的實施方式，此處揭示的包含至少形成於由第一半導體材料形成的鰭部的第一型及由第二半導體材料形成的鰭部的第二型的周圍的一或更多SAGE結構的設備，或用以形成此種電晶體的製程，可用於中介物300的製造中。
圖4描述根據本發明的一實施方式的電腦裝置400。電腦裝置400可包含一些組件。於一實施方式，這些組件附接於一或更多主機板。於替代的實施方式，這些組件製造於單系統單晶片(SoC)晶粒上而不是主機板上。電腦裝置400中的組件，包含但不限於，積體電路晶粒402及至少一通訊晶片408。於一些實施例，通訊晶片408被製造作為積體電路晶粒402的部分。積體電路晶粒402可包含處理器404(即，中央處理單元(CPU))，及通常用作快取記憶體的晶粒上記憶體406，其可由例如嵌入DRAM(eDRAM)或自旋轉移矩記憶體(STTM或STTM-RAM)的技術提供。
電腦裝置400可包含其它可能有或可能沒有與主機板實體及電耦合或製造於SoC晶粒中的組件。這些其它組件，包含但不限於，揮發性記憶體410(例如，DRAM)、非揮發性記憶體412(例如，ROM或快閃記憶體)、圖形處理單元414(GPU)、數位訊號處理器 416、密碼處理器442(於硬體中執行密碼演算的特殊處理器)、晶片組420、天線422、顯示器或觸控螢幕顯示器424、觸控螢幕控制器426、電池428或其它電源、功率放大器(未顯示)、全球定位系統裝置444(即，GPS裝置)、羅盤、移動共處理器或感測器432(其可包含加速度計、陀螺儀及羅盤)、喇叭434、相機436、使用者輸入裝置438(例如鍵盤、滑鼠、觸控筆及觸控板)及大量儲存裝置440(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片408致能用於從且至電腦裝置400的資料的傳輸的無線通訊。單詞「無線」及其所衍生的可用於敘述電路、裝置、系統、方法、技術、通訊頻道等，其經由非固態介質可藉由調變的電磁輻射的使用而通訊資料。此單詞並非暗示相關裝置沒有包含任何線，雖然於一些實施方式中可能沒有線。通訊晶片408可實現任意許多無線標準或協定，包含但不限於Wi-Fi(IEEE802.11家族)、WiMAX(IEEE802.16家族)、IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及任意指定用於3G、4G、5G以及更多的其它無線協定。電腦裝置400可包含複數通訊晶片408。例如，第一通訊晶片408可用於較短範圍的無線通訊，例如Wi-Fi及藍芽，且第二通訊晶片408可用於較長的範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、 LTE、Ev-DO及其它。
電腦裝置400的處理器404包含一或更多裝置，例如，CMOS裝置，其包含至少形成於由第一半導體材料形成的鰭部的第一型及由第二半導體材料形成的鰭部的第二型的周圍的一或更多SAGE結構，根據本發明的實施方式。單詞「處理器」可表示從暫存器及/或記憶體處理電資料以將電資料轉換成可儲存於暫存器及/或記憶體中的其它電資料的任意裝置的裝置或裝置的部分。
通訊晶片408亦可包含一或更多裝置，例如，至少形成於由第一半導體材料形成的鰭部的第一型及由第二半導體材料形成的鰭部的第二型的周圍的一或更多SAGE結構，根據本發明的實施方式。
於更多的實施方式，裝載於電腦裝置400中的其它組件可含有一或更多裝置，例如至少形成於由第一半導體材料形成的鰭部的第一型及由第二半導體材料形成的鰭部的第二型的周圍的一或更多SAGE結構，根據本發明的實施方式。
於多樣的實施方式，電腦裝置400可為膝上電腦、小筆電、筆記型電腦、超極致筆電、智慧手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦(PC)、行動電話、桌上電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。於進一步的實施例中，電腦裝置400可為處理資料的任意其它電子裝置。
上述的本發明的實施例的描述，包含於摘要中敘述的，無意窮盡或限制本發明於特定的揭示的精確形式。雖然本發明的特定實施例及例子於此處為了說明的目的敘述，在本發明的範疇內的多樣的均等修改是可能的，只要可為所屬技術領域中具有通常知識者所理解。
根據上述詳細的敘述，可對本發明作出這些修改。用於之後的申請專利範圍的詞語不應被解釋為限制本發明至揭示於說明書及申請專利範圍中的特定的實施例。而是，本發明的範疇應完全由之後的申請專利範圍決定，其根據被建立的申請專利範圍解釋原則而解釋。
本發明的實施方式包含一種半導體結構，包含：基板；第一鰭部，形成在該基板上方，其中該第一鰭部包含第一半導體材料；第一籠結構，形成為相鄰於該第一鰭部，其中該第一鰭部的各側壁以第一間隔與最接近的該第一籠的側壁隔開；第一閘極電極，形成在該第一鰭部上方，其中該第一籠結構直接接觸該第一閘極電極；第二鰭部，形成在該基板上方，其中該第二鰭部包含第二半導體材料；第二籠結構，形成為相鄰於該第二鰭部，其中該第二鰭部的各側壁以第二間隔與最接近的該第二籠的側壁隔開；及第二閘極電極，形成在該第二鰭部上方，其中該第二籠結構直接接觸該第二閘極電極。
本發明的其它實施方式包含一種半導體結構，其中該第二半導體材料為III-V半導體材料。
本發明的其它實施方式包含一種半導體結 構，其中該第二鰭部包含：緩衝層，與該基板接觸；及通道區，形成在該緩衝層上方，其中該通道區從該第二半導體材料形成。
本發明的其它實施方式包含一種半導體結構，其中該通道區的頂表面係原子級平滑。
本發明的其它實施方式包含一種半導體結構，其中該緩衝層為漸變緩衝層。
本發明的其它實施方式包含一種半導體結構，其中該緩衝層為GaAs且該通道區為InGaAs。
本發明的其它實施方式包含一種半導體結構，其中該第一半導體材料為與該第二半導體材料不同的III-V半導體材料，及其中該第一半導體材料為與該基板不同的材料。
本發明的其它實施方式包含一種半導體結構，其中該第一鰭部更包含半導體材料的堆疊。
本發明的其它實施方式包含一種半導體結構，其中在該第一鰭部中的該半導體材料的堆疊為SiGe/Ge/SiGe堆疊，其中該Ge部分形成通道區在該第一鰭部中。
本發明的其它實施方式包含一種半導體結構，其中該第一鰭部與該第二鰭部為不同高度。
本發明的其它實施方式包含一種半導體結構，更包含電耦合該第一閘極電極至該第二閘極電極的互連。
本發明的其它實施方式包含一種半導體結構，其中該半導體結構形成互補金屬氧化物半導體(CMOS)裝置。
本發明的其它實施方式包含一種半導體結構，其中該第一鰭部為P型電晶體的組件且該第二鰭部為N型電晶體的組件。
本發明的其它實施方式包含一種半導體結構，其中該第一閘極電極為與該第二閘極電極不同的材料。
本發明的實施方式包含一種形成半導體結構的方法，包含：形成蓋帽層在以第一半導體材料形成的基板上方，其中該蓋帽層對於該第一半導體材料有蝕刻選擇性；形成第一鰭部及第二鰭部在該基板中；形成淺溝槽隔離(STI)層在該基板上方且在該第一鰭部及該第二鰭部周圍；移除該第二鰭部以形成開口於該STI層中；由磊晶地生長第二半導體材料在該開口中以形成替代鰭部；凹陷該STI層；形成間隔物，該間隔物相鄰於該第一鰭部及該替代鰭部的各者的側壁；形成籠結構相鄰該間隔物；移除該籠間隔物以形成開口在至少一籠結構及該第一鰭部之間且以形成開口在至少一籠結構及該替代鰭部之間；形成第一閘極電極在該第一鰭部上方；及形成第二閘極電極在該替代鰭部上方。
本發明的其它實施方式包含一種形成半導體結構的方法，其中該第二替代鰭部更包含形成在該第二半 導體材料上方的蓋帽層，其中該蓋帽層對於該第二半導體材料有蝕刻選擇性。
本發明的其它實施方式包含一種形成半導體結構的方法，更包含：在移除該籠間隔物之前，從該第一鰭部移除該蓋帽層且從該替代鰭部移除該蓋帽層。
本發明的其它實施方式包含一種形成半導體結構的方法，其中在該蓋帽被移除後，該替代鰭部的頂表面為原子級平滑。
本發明的其它實施方式包含一種形成半導體結構的方法，其中該第二半導體材料為III-V半導體材料。
本發明的其它實施方式包含一種形成半導體結構的方法，更包含：形成電耦合該第一閘極電極至該第二閘極電極的互連。
本發明的其它實施方式包含一種形成半導體結構的方法，其中該半導體結構為CMOS裝置。
本發明的其它實施方式包含一種形成半導體結構的方法，其中該第一閘極電極具有P型功函數且該第二閘極電極具有N型功函數。
本發明的其它實施方式包含一種形成半導體結構的方法，其中該第一鰭部具有與該替代鰭部的厚度不同的厚度。
本發明的其它實施方式包含一種形成半導體結構的方法，其中形成該替代鰭部更包含：磊晶地生長緩 衝層在該基板上方；磊晶地生長替代通道層在該緩衝層上方；及磊晶地生長蓋帽層在該替代通道層上方。
本發明的其它實施方式包含一種形成半導體結構的方法，其中該緩衝層為漸變層，其中該緩衝層的頂表面具有與該緩衝層的底表面不同的晶格間隔。
本發明的實施方式包含一種半導體結構，包含：基板；第一鰭部，形成在該基板上方，其中該第一鰭部包含第一半導體材料；第一籠結構，形成為相鄰於該第一鰭部，其中該第一鰭部的各側壁以第一間隔與最接近的該第一籠的側壁隔開；第一閘極電極，形成在該第一鰭部上方，其中該第一籠結構直接接觸該第一閘極電極；第二鰭部，形成在該基板上方，其中該第二鰭部包含與該基板接觸的緩衝層及形成在該緩衝層上方的通道區，其中該通道區以III-V半導體材料形成；第二籠結構，形成為相鄰於該第二鰭部，其中該第二鰭部的各側壁以第二間隔與最接近的該第二籠的側壁隔開；及第二閘極電極，形成在該第二鰭部上方，其中該第二籠結構直接接觸該第二閘極電極。
本發明的其它實施方式包含一種半導體結構，其中該第一半導體材料為矽且在該第二鰭部中的該通道區為InGaAs。
本發明的其它實施方式包含一種半導體結構，其中該半導體結構形成CMOS裝置，且更包含：電耦合該第一閘極電極至該第二閘極電極的互連，且其中該第 一鰭部為P型電晶體的組件且該第二鰭部為N型電晶體的組件。
205‧‧‧半導體基板
220‧‧‧鰭部
222‧‧‧緩衝層
224‧‧‧主動區
228‧‧‧替代鰭部
240‧‧‧STI
252‧‧‧籠填充材料
264N‧‧‧閘極電極
264P‧‧‧閘極電極
266‧‧‧閘極介電層
267‧‧‧區域互連

Claims (25)

  1. 一種半導體結構，包含：基板；第一鰭部，形成在該基板上方，其中該第一鰭部包含第一半導體材料；第一籠結構，以該第一鰭部為中心；第一閘極電極，形成在該第一鰭部上方，其中該第一籠結構直接接觸該第一閘極電極；第二鰭部，形成在該基板上方，其中該第二鰭部包含第二半導體材料；第二籠結構，以該第二鰭部為中心；及第二閘極電極，形成在該第二鰭部上方，其中該第二籠結構直接接觸該第二閘極電極。
  2. 如請求項第1項的半導體結構，其中該第二半導體材料為III-V半導體材料。
  3. 如請求項第2項的半導體結構，其中該第二鰭部包含：緩衝層，與該基板接觸；及通道區，形成在該緩衝層上方，其中該通道區從該第二半導體材料形成。
  4. 如請求項第3項的半導體結構，其中該通道區的頂表面係原子級平滑。
  5. 如請求項第3項的半導體結構，其中該緩衝層為漸變緩衝層。
  6. 如請求項第3項的半導體結構，其中該緩衝層為GaAs且該通道區為InGaAs。
  7. 如請求項第3項的半導體結構，其中該第一半導體材料為與該第二半導體材料不同的III-V半導體材料，及其中該第一半導體材料為與該基板不同的材料。
  8. 如請求項第7項的半導體結構，其中該第一鰭部更包含半導體材料的堆疊。
  9. 如請求項第8項的半導體結構，其中在該第一鰭部中的該半導體材料的堆疊為SiGe/Ge/SiGe堆疊，其中該Ge部分形成通道區在該第一鰭部中。
  10. 如請求項第1項的半導體結構，其中該第一鰭部與該第二鰭部為不同高度。
  11. 如請求項第1項的半導體結構，更包含電耦合該第一閘極電極至該第二閘極電極的互連。
  12. 如請求項第11項的半導體結構，其中該半導體結構形成互補金屬氧化物半導體(CMOS)裝置。
  13. 如請求項第11項的半導體結構，其中該第一鰭部為P型電晶體的組件且該第二鰭部為N型電晶體的組件。
  14. 一種形成半導體結構的方法，包含：形成蓋帽層在以第一半導體材料形成的基板上方，其中該蓋帽層對於該第一半導體材料有蝕刻選擇性；形成第一鰭部及第二鰭部在該基板中；形成淺溝槽隔離(STI)層在該基板上方且在該第一 鰭部及該第二鰭部周圍；移除該第二鰭部以形成替代鰭部開口於該STI層中；由磊晶地生長第二半導體材料，形成替代鰭部在該替代鰭部開口中；凹陷該STI層；形成籠間隔物，該籠間隔物相鄰於該第一鰭部及該替代鰭部的各者的側壁；形成籠結構在該籠間隔物周圍；移除該籠間隔物以形成在該籠結構中的開口，該開口以該第一鰭部及該替代鰭部為中心；形成第一閘極電極在該第一鰭部上方；及形成第二閘極電極在該替代鰭部上方。
  15. 如請求項第14項的方法，其中該替代鰭部更包含形成在該第二半導體材料上方的替代蓋帽層，其中該替代蓋帽層對於該第二半導體材料有蝕刻選擇性。
  16. 如請求項第15項的方法，更包含：在移除該籠間隔物之前，從該第一鰭部移除該蓋帽層且從該替代鰭部移除該替代蓋帽層。
  17. 如請求項第16項的方法，其中在該替代蓋帽被移除後，該替代鰭部的頂表面為原子級平滑。
  18. 如請求項第14項的方法，其中該第二半導體材料為III-V半導體材料。
  19. 如請求項第18項的方法，更包含：形成電耦合該第一閘極電極至該第二閘極電極的互 連。
  20. 如請求項第19項的方法，其中該半導體結構為CMOS裝置。
  21. 如請求項第14項的方法，其中該第一鰭部具有與該替代鰭部的厚度不同的厚度。
  22. 如請求項第14項的方法，其中形成該替代鰭部更包含：磊晶地生長緩衝層在該基板上方；磊晶地生長替代通道層在該緩衝層上方；及磊晶地生長替代蓋帽層在該替代通道層上方。
  23. 如請求項第22項的方法，其中該緩衝層為漸變層，其中該緩衝層的頂表面具有與該緩衝層的底表面不同的晶格間隔。
  24. 一種半導體結構，包含：基板；第一鰭部，形成在該基板上方，其中該第一鰭部包含第一半導體材料；第一籠結構，以該第一鰭部為中心；第一閘極電極，形成在該第一鰭部上方，其中該第一籠結構直接接觸該第一閘極電極；第二鰭部，形成在該基板上方，其中該第二鰭部包含與該基板接觸的緩衝層及形成在該緩衝層上方的通道區，其中該通道區以III-V半導體材料形成；第二籠結構，以該第二鰭部為中心；及 第二閘極電極，形成在該第二鰭部上方，其中該第二籠結構直接接觸該第二閘極電極。
  25. 如請求項第24項的半導體結構，其中該半導體結構形成CMOS裝置，且更包含：電耦合該第一閘極電極至該第二閘極電極的互連，且其中該第一鰭部為P型電晶體的組件且該第二鰭部為N型電晶體的組件。
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