TW201813105A - 用以降低閘極誘發障壁下降／短通道效應同時最小化對驅動電流的影響的有欠疊尖端的鍺電晶體結構 - Google Patents

用以降低閘極誘發障壁下降／短通道效應同時最小化對驅動電流的影響的有欠疊尖端的鍺電晶體結構 Download PDF

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Abstract

一種裝置，包含：電晶體裝置，包含通道，通道設置在源極和汲極之間的基板上，閘極電極設置在通道上，其中通道包含在源極和汲極之間的長度尺度大於閘極電極的長度尺度，使得有鈍化的欠疊於閘極電極的邊緣和相對於源極和汲極的各者的通道的邊緣之間。一種方法，包含：形成電晶體裝置的通道在基板上；形成第一及第二鈍化層於在通道的相對側上的基板的表面上；形成閘極堆疊在第一和第二鈍化層之間的通道上；及形成源極在通道和第一鈍化層之間的基板上，及汲極在通道和第二鈍化層之間的基板上。

Description

用以降低閘極誘發障壁下降/短通道效應同時最小化對驅動電流的影響的有欠疊尖端的鍺電晶體結構
積體電路裝置。
積體電路裝置中的鍺電晶體一般提供比矽高的電洞移動率，其使此種電晶體至少對於P型裝置較有利。因為鍺具有比矽小得多的帶隙，在汲極中的閘極誘發障壁下降(GIDL)的效應在鍺電晶體更為顯著。因此，鍺電晶體易於展現比矽電晶體高的寄生源極-汲極洩漏。
110‧‧‧基板
120‧‧‧緩衝層
140‧‧‧本質層
145A‧‧‧鈍化層
145B‧‧‧鈍化層
150‧‧‧源極
155‧‧‧汲極
170‧‧‧閘極介電質層
175‧‧‧閘極電極
185‧‧‧側壁間隔物
200‧‧‧結構
210‧‧‧基板
215‧‧‧介電質層
218‧‧‧溝槽
220‧‧‧緩衝材料
240‧‧‧本質層
245‧‧‧鈍化層
250‧‧‧源極
255‧‧‧汲極
260‧‧‧閘極介電質
265‧‧‧假閘極
270‧‧‧閘極介電質
275‧‧‧閘極電極
285‧‧‧側壁間隔物
290‧‧‧介電質材料
310、315、320、322、324、326、330、334、350、354、358、360、370、380‧‧‧方塊
700‧‧‧中介物
702‧‧‧第一基板
704‧‧‧第二基板
706‧‧‧球柵陣列
708‧‧‧金屬互連
710‧‧‧通孔
712‧‧‧矽穿孔
714‧‧‧嵌入裝置
800‧‧‧電腦裝置
802‧‧‧積體電路晶粒
804‧‧‧中央處理單元
806‧‧‧晶粒上記憶體
808‧‧‧通訊晶片
810‧‧‧揮發性記憶體
812‧‧‧非揮發性記憶體
814‧‧‧圖形處理單元
816‧‧‧數位訊號處理器
820‧‧‧晶片組
822‧‧‧天線
824‧‧‧觸控螢幕顯示器
826‧‧‧觸控螢幕控制器
828‧‧‧電池
830‧‧‧羅盤
832‧‧‧感測器
834‧‧‧喇叭
836‧‧‧相機
838‧‧‧輸入裝置
840‧‧‧大量儲存裝置
842‧‧‧密碼處理器
844‧‧‧全球定位系統裝置
1400‧‧‧通道
2100‧‧‧犧牲鰭部
圖1顯示場效電晶體裝置的實施方式的截側視面圖。
圖2顯示具有犧牲鰭部形成於其中的基板的 透視側視圖。
圖3顯示具有溝槽介電質層於基板上圍繞犧牲鰭部的圖2的結構。
圖4顯示在移除犧牲鰭部以形成受控的尺寸及形狀的溝槽之後的圖3的結構。
圖5顯示在導入緩衝材料於溝槽中之後的圖4的結構。
圖6顯示在溝槽中的緩衝材料的部分移除且導入本質材料於溝槽中之後的圖5的結構。
圖7顯示經過線7-7'的圖6的結構的截面側視圖。
圖8顯示在形成犧牲或假閘極堆疊於延伸於介電質層之上的本質層的鰭部部分之後的圖6的結構的頂側透視圖。
圖9顯示經過線9-9'的圖8的結構，顯示由本質層定義的鰭部上的閘極介電質及假閘極的閘極堆疊。
圖10顯示經過圖9的線10-10'的結構的截面(鰭部切面)。
圖11顯示在形成鈍化層在本質層的表面上之後的圖9的結構。
圖12顯示經過線12-12'的圖11的結構的截面。
圖13顯示在形成相鄰閘極堆疊的閘極側壁間隔物之後的圖11的結構。
圖14顯示經過線14-14'的圖13的結構的截面。
圖15顯示在移除於側壁間隔物外部的區域中的鈍化層之後的圖13的結構。
圖16顯示經過線16-16'的圖15的結構的截面。
圖17顯示在形成源極和汲極之後的圖15的結構。
圖18顯示經過線18-18'的圖17的結構的截面。
圖19顯示在取代閘極堆疊之後的圖17的結構。
圖20顯示經過線20-20'的圖19的結構的截面。
圖21顯示形成圖2至20所示的電晶體裝置的製程的流程圖。
圖22為實現一或更多實施方式的中介物。
圖23描述電腦裝置的實施方式。
【發明內容】及【實施方式】
圖1顯示場效電晶體(FET)裝置(例如P型金屬氧化物半導體FET(MOSFET))的實施方式的截側視面圖。參照圖1，裝置100包含基板110，為例如，單晶矽基板。於此實施方式，緩衝層120設置於基板110 上。適合用於緩衝層120的材料的例子包含，但不限於，砷化鎵(GaAs)、砷化銦鋁(InAlAs)、銻化鎵(GaSb)、磷化銦(InP)、磷化銦鋁(InAlP)、及銻化鎵鋁(GaAlSb)的一或多者。緩衝層120的代表性厚度為約150奈米(nm)至250nm的尺度。
如圖1所示，本質層140設置於緩衝層120上。於一實施方式，本質層140選自想要用於電晶體裝置的通道的材料，因為本質層將會包含裝置的通道。於一實施方式，本質層140為鍺。
形成於本質層140中的為擴散或接面區或源極150，及擴散或接面區或汲極155。於一實施方式，源極150為PMOSFET的p+源極且汲極155為p+汲極。於一實施方式，源極150及汲極155的各者為硼摻雜的鍺材料。設置於源極150和汲極155之間的是本質層140的通道1400。於一實施方式，通道1400為未摻雜(電中性)或以少於5E17的各類型的載子摻雜。
上覆通道1400為包含閘極介電質和閘極電極的閘極堆疊。圖1顯示閘極介電質層170設置於本質層140的表面上(如所見的頂表面)。閘極介電質材料170為，例如，二氧化矽或具有介電常數大於二氧化矽的介電質材料(高介電常數(high-k)材料)，或是二氧化矽與一high-k材料或多high-k材料的組合。設置於閘極介電質層170上的是閘極電極175。於一實施方式，閘極電極175為金屬或金屬化合物或合金或矽化物。用於閘極電極 175的材料的例子包含鎢、鈦、鉭，或是鎢、鈦或鉭的氮化物。
一般而言，電晶體的目前技術包含與源極及汲極關聯的尖端區，其設計為延伸進入在閘極堆疊(閘極介電質及閘極電極)之下的裝置的區域。源極尖端區形成於源極和通道之間且區域，且汲極尖端區形成於汲極和通道之間的區域。此延伸可被稱為與閘極的重疊。1奈米(nm)至4nm的重疊量為典型的，用以維持高驅動電流但有增加的閘極電容的可能成本。於圖1所示的實施方式，沒有源極或汲極尖端區與閘極堆疊的重疊。而是，任意源極及汲極延伸或尖端從閘極區退回或拉回。這可被稱為欠疊，u，於閘極電極的邊緣和相對於源極及汲極的各者的通道的邊緣之間。一個效應是通道具有長度，L，於包含大於閘極電極的長度尺度，l，的任意尖端或延伸的源極和汲極之間。代表性的欠疊，u，為一些奈米或更多。對於有相對高電荷載子移動率的電晶體而言，建立於閘極堆疊和源極及汲極之間的欠疊會具有對於驅動電流的及小衝擊。優點包含相對於有重疊的裝置而言減少閘極誘發汲極洩漏(GIDL)及改進的短通道效應(SCE)。
圖1顯示本質層140的表面(如所見的頂表面)於欠疊區中被鈍化。圖1顯示閘極堆疊的源極側上的鈍化層145A和閘極堆疊的汲極側上的鈍化層145B。鈍化層145A及鈍化層145B的代表性的材料為矽，具有約3埃(Å)至9Å的尺度的厚度。於一實施方式，鈍化層 145A及鈍化層145B用以極小化欠疊區中的任意的載子散射。上覆鈍化層145A及鈍化層145B，以及閘極電極170的相鄰的相對側壁為介電質材料的側壁間隔物185，例如二氧化矽。
圖2至20敘述用於形成例如圖1所示的FET的製程。圖21顯示製程的流程圖。圖2至20描述三維多閘極FET，其包含被鈍化的欠疊於電晶體的閘極電極和源極及汲極之間。包含被鈍化的欠疊的概念可相似地用於平面電晶體及閘極全環繞電晶體。參照圖2且參照圖21的流程圖，製程由定義犧牲鰭部結構於基板材料中開始(方塊310，圖21)。圖2顯示基板210的結構200的透視側視圖，其可為可作為多閘極FET可被建構的基礎的任意材料。代表性地，基板210為較大基板(例如晶圓)的部分。於一實施方式，基板210為半導體材料，例如單晶矽。基板210可為塊狀基板或，於另一實施方式，絕緣覆半導體(SOI)結構。圖2顯示圖案化基板以定義犧牲鰭部2100之後的基板210。犧牲鰭部2100可為形成於基板中的許多犧牲鰭部的一者。犧牲鰭部2100可由遮罩或蝕刻製程形成，其中遮罩(例如，硬遮罩)被導入基板210的表面上(上表面(superior surface))以保護犧牲鰭部將會被定義的基板的區域，且提供開口於非鰭部區中。一旦遮罩被圖案化，基板210可被蝕刻以移除未受保護的區域的材料。矽的基板可以濕或乾蝕刻蝕刻。代表性地，適合的蝕刻劑為基於氯或氟電漿的蝕刻化學劑。於一實施方 式，犧牲鰭部2100被蝕刻以具有高度，H，在約100奈米(nm)至400nm的尺度。
圖3顯示在移除鰭部上的遮罩之後且在沉積溝槽介電質層在基板上之後的圖2的結構200(方塊315，圖21)。於一實施方式，介電質層215為二氧化矽或低介電常數(low-k)介電質材料。在沉積介電質層215之後，結構的表面(如所見的上表面)被研磨至犧牲鰭部2100的頂部的水平，使得鰭部暴露。
圖4顯示在移除犧牲鰭部2100以形成受控尺寸及形狀的溝槽之後的圖3的結構200(方塊320，圖21)。犧牲鰭部可由遮罩及蝕刻製程移除，其中遮罩被圖案化於介電質層215的表面上，留下犧牲鰭部2100被暴露，之後蝕刻製程以移除鰭部。矽材料的犧牲鰭部可以乾或濕蝕刻或兩者的組合蝕刻。對於矽材料的犧牲鰭部的蝕刻的適合的蝕刻劑包含氫氧化鉀(KOH)及氫氧化四甲銨(TMAH)。犧牲鰭部的移除形成溝槽218。於一實施方式，犧牲鰭部的蝕刻可被執行以提供{111}刻面在溝槽218的底部，以助於III-V族化合物材料於溝槽中的生長，其由使用TMAH類或任意均等的化學劑完成。替代的構形亦可考量。
圖5顯示在導入緩衝材料於溝槽218中之後的圖4的結構200(方塊322，圖21)。於一實施方式，緩衝材料220為III-V族化合物材料，例如但不限於，砷化鎵(GaAs)、磷化銦(InP)、矽鍺(SiGe)、磷化鎵 (GaP)、砷化銻鎵(GaAsSb)、砷化銦鋁(InAlAs)及銻化鎵(GaSb)。緩衝材料可由磊晶生長製程導入。於另一實施方式，溝槽可以註記的材料之一的第一緩衝材料填充，例如，成核層於溝槽218的基部，之後以另一註記的材料的第二緩衝材料。侷限緩衝材料或材料的生長的溝槽提供高寬比捕捉(ART)的利益，藉此磊晶層的結晶品質藉由線差排、堆疊錯物、雙對等的捕捉而被增強，在溝槽的側壁，其中缺陷被終結，使得上覆層可更加無缺陷。圖5顯示緩衝材料220於溝槽218中。緩衝材料具有於z方向量測的尺度在約100nm至400nm的尺度。圖5代表性地顯示緩衝材料220包含{111}刻面過生長而突出由介電質層215定義的上平面(superior plane)。
圖6顯示在移除溝槽218中的緩衝材料220的部分及導入本質材料於溝槽中之後的圖5的結構200。於一實施方式，緩衝材料220的移除由蝕刻以凹陷溝槽中的緩衝材料而執行(方塊324，圖21)。對於緩衝材料220的適合的蝕刻劑為過氧化物/酸溶液或任意均等的化學劑。圖6顯示本質層240形成於緩衝材料220上(方塊326，圖21)。本質層可為磊晶生長。於一實施方式，本質層240為鍺。本質層240具有代表性的高度在約40nm至100nm的尺度。圖6顯示在研磨本質層至由介電質層215定義的平面之後且在凹陷介電質層215使得本質層240突出於由介電質層215定義的平面之上而作為鰭部結構之後的結構(方塊330，圖21)。圖7顯示經過線7-7' 的圖6的結構的截面側視圖。暴露的鰭部的代表性的高度代表性地在約500埃(Å)的尺度。
圖8顯示在形成犧牲或假閘極堆疊於延伸於介電質層215之上的本質層240的鰭部部分之後的圖6的結構200的頂側透視圖(方塊340，圖21)。於一實施方式，閘極堆疊包含閘極介電質層260，例如，二氧化矽或high-k介電質材料。於一實施方式，設置在閘極介電質層260上的為假閘極265，例如，多晶矽，其由例如化學氣相沉積法沉積。於一實施方式，在形成閘極堆疊之前，二氧化矽或low-k材料的介電質層導入包含本質層240的結構上。介電質層以虛線顯示。為了形成閘極堆疊，遮罩材料導入於介電質層上的結構上方且被圖案化以具有經過介電質層的開口於對於閘極堆疊的區域。之後閘極堆疊導入於開口中。
圖9顯示經過線9-9'的圖8的結構200，顯示由本質層240定義的鰭部上的閘極介電質260及假閘極265的閘極堆疊(yz方向或閘極切面)。圖10顯示經過圖9的線10-10'的結構200的截面(鰭部切面)。
圖11顯示在形成鈍化層在本質層240的表面上之後的圖9的結構200(如所見的頂表面)。圖12顯示經過線12-12'的圖11的結構的截面。於一實施方式，鈍化層245為矽的磊晶層，其選擇性地生長於本質層240上以包封鰭部結構(方塊350，圖21)。代表性的鈍化層的後度在約3Å至9Å的尺度。
圖13顯示在形成相鄰於包含假閘極265的閘極堆疊的閘極側壁間隔物之後的圖11的結構200。圖14顯示經過線14-14'的圖13的結構的截面。於一實施方式，閘極側壁間隔物285為介電質材料，例如二氧化矽或low-k介電質材料。介電質材料代表性地形成於結構的表面上作為覆層，其由例如，化學氣相沉積製程。介電質材料之後由遮罩及蝕刻製程圖案化進入間隔物(方塊354，圖21)。圖13顯示側壁間隔物285在鈍化層245上且設置於假閘極265的相對側上。於一實施方式，側壁間隔物285的基部的厚度建立欠疊，u。
圖15顯示在移除於側壁間隔物外部的區域中的鈍化層之後的圖13的結構200。圖16顯示經過線16-16'的圖15的結構的截面。於一實施方式，鈍化層245由選擇性蝕刻製程移除，其中以側壁間隔物285作為遮罩以保護下方的鈍化層245(方塊358，圖21)。對於矽的鈍化層，代表性的蝕刻化學劑為基於HF的化學劑。
圖17顯示在形成源極和汲極之後的圖15的結構200。圖18顯示經過線18-18'的圖17的結構的截面。於一實施方式，源極250及汲極255由初始移除對應於鰭部中的擴散區(源極及汲極區)的本質層240的部分形成。代表性地，執行蝕刻底切(EUC)以移除在對應於源極區及汲極區的區域中的本質層240的部分，其中以假閘極265及側壁間隔物285保護通道區中的本質層240。在移除源極及汲極區中的本質層240的部分而留下空穴 後，源極250及汲極255形成於個別的空穴(方塊360，圖21)。於一實施方式，其中本質層240為鍺，源極250及汲極255為高度摻雜的鍺(p++)，例如磊晶生長的硼摻雜的鍺。
圖19顯示在取代閘極堆疊之後的圖17的結構200。圖20顯示經過線20-20'的圖19的結構的截面。在形成源極250和汲極255之後，介電質材料被導入結構上(包含源極250、汲極255及假閘極265的表面上)。於一實施方式，介電質材料290(ILD 0)為二氧化矽或low-k材料或材料的組合(例如，多low-k材料或二氧化矽及一或更多low-k材料)。犧牲閘極265及閘極介電質260之後被移除，其由例如，有開口以暴露閘極堆疊的遮罩介電質材料290且之後蝕刻製程以移除假閘極265及閘極介電質260。閘極堆疊初始以閘極介電質270取代，例如，二氧化矽、high-k材料或二氧化矽及high-k材料的組合。這之後為形成閘極電極275，例如金屬閘極電極(方塊370，圖21)。這為典型的閘極最後製程流程。用於閘極電極275的代表性的材料，包含但不限於，鎢、鉭、鈦或氮化物、金屬合金或其它材料。在形成閘極電極275之後，接觸可對於源極250及汲極255作出(及閘極電極275)以形成圖1所示的裝置(方塊380，圖21)。
圖22描述中介物700，其包含一或更多實施方式。中介物700係用於橋接第一基板702至第二基板704的中介基板。第一基板702可為，例如，積體電路晶 粒。第二基板704可為，例如，記憶體模組、電腦主機板或其它積體電路晶粒。一般而言，中介物700的目的是擴展連接至更廣的間距或用以重路由連接至不同的連接。例如，中介物700可耦合積體電路晶粒至球柵陣列(BGA)706，其可接續耦合至第二基板704。於一些實施方式，第一及第二基板702/704附接至中介物700的相對側。於其它實施方式，第一及第二基板702/704附接至中介物700的相同側。且於進一步的實施方式，三或更多基板由中介物700的方式互連。
中介物700可由，環氧樹脂、玻璃纖維加強環氧樹脂、陶瓷材料、或例如聚醯亞胺的聚合物材料形成。於進一步的實施例，中介物可由替代的剛性或撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-V族及IV族材料。
中介物可包含金屬互連708及通孔710，包含但不限於矽穿孔(TSV)712。中介物700可進一步包含嵌入裝置714，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容、解耦合電容、電阻、電感、熔絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物700上。
根據實施方式，此處揭示的設備或製程可用於中介物700的製造中。
圖23描述根據一實施方式的電腦裝置800。電腦裝置800可包含一些組件。於一實施方式，這些組件附接於一或更多主機板。於替代的實施方式，這些組件製造於單系統單晶片(SoC)晶粒上而不是主機板上。電腦裝置800中的組件，包含但不限於，積體電路晶粒802及至少一通訊晶片808。於一些實施例，通訊晶片808作為積體電路晶粒802的部分。積體電路晶粒802可包含CPU 804，及通常用作快取記憶體的晶粒上記憶體806，其可由例如嵌入DRAM(eDRAM)或自旋轉移矩記憶體(STTM或STTM-RAM)的技術提供。
電腦裝置800可包含其它可能有或可能沒有與主機板實體及電耦合或製造於SoC晶粒中的組件。這些其它組件，包含但不限於，揮發性記憶體810(例如，DRAM)、非揮發性記憶體812(例如，ROM或快閃記憶體)、圖形處理單元814(GPU)、數位訊號處理器816、密碼處理器842(於硬體中執行密碼演算的專用處理器)、晶片組820、天線822、顯示器或觸控螢幕顯示器824、觸控螢幕控制器826、電池828或其它電源、功率放大器(未顯示)、全球定位系統(GPS)裝置844、羅盤830、移動共處理器或感測器832(其可包含加速度計、陀螺儀及羅盤)、喇叭834、相機836、使用者輸入裝置838(例如鍵盤、滑鼠、觸控筆及觸控板)及大量儲存裝置840(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片808致能用於從且至電腦裝置800的資料的傳輸的無線通訊。單詞「無線」及其所衍生的可用於敘述電路、裝置、系統、方法、技術、通訊頻道等，其可經由非固態介質可藉由調變的電磁輻射的使用而通訊資料。此單詞並非暗示相關裝置沒有包含任何線，雖然於一些實施方式中可能沒有線。通訊晶片808可實現任意許多無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及任意指定用於3G、4G、5G以及更多的其它無線協定。電腦裝置800可包含複數通訊晶片808。例如，第一通訊晶片808可用於較短範圍的無線通訊，例如Wi-Fi及藍芽，且第二通訊晶片808可用於較長的範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
電腦裝置800的處理器804包含一或更多裝置，例如，電晶體，其根據上述實施方式形成。單詞「處理器」可表示從暫存器及/或記憶體處理電資料以將電資料轉換成可儲存於暫存器及/或記憶體中的其它電資料的任意裝置的裝置或裝置的部分。
通訊晶片808亦可包含一或更多裝置，例如電晶體，其根據實施方式形成。
於進一步的實施方式，裝載於電腦裝置800 中的另一組件可包含一或更多裝置，例如電晶體，其根據實施例形成。
於多樣的實施方式，電腦裝置800可為膝上電腦、小筆電、筆記型電腦、超極致筆電、智慧手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦(PC)、行動電話、桌上電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。於進一步的實施例中，電腦裝置800可為處理資料的任意其它電子裝置。
例子
以下的範例與實施方式關聯：
範例1為一種裝置，包含：電晶體裝置，包含通道，該通道設置在源極和汲極之間的基板上，閘極電極設置在該通道上，其中該通道包含在該源極和該汲極之間的長度尺度大於該閘極電極的長度尺度，使得有欠疊於該閘極電極的邊緣和相對於該源極和該汲極的各者的該通道的邊緣之間，其中該欠疊被鈍化。
於範例2，範例1的裝置的該通道包含鍺。
於範例3，範例1的裝置的該欠疊被以矽鈍化。
於範例4，範例3的裝置的該矽具有3埃至9埃的厚度。
於範例5，範例1的裝置更包含在該欠疊上的 側壁間隔物。
於範例6，範例1的裝置的該欠疊為至少2奈米。
於範例7，範例1的裝置的該電晶體裝置包含p型電晶體裝置。
範例8為一種裝置，包含：p型電晶體裝置，包含：通道，包含在源極和汲極之間的鍺，該源極和該汲極的各者由欠疊從該通道分開；鈍化層，在該欠疊上；及閘極堆疊，在該通道上，該閘極堆疊包含閘極介電質及閘極電極。
於範例9，範例8的裝置的該鈍化層為矽。
於範例10，範例8的裝置的更包含在該欠疊上的介電質間隔物。
於範例11，範例10的裝置的該介電質間隔物接觸該閘極電極的側壁。
於範例12，範例8的裝置的該通道及該欠疊包含突出於該基板之上的相對的側壁，且該鈍化層與該側壁一致。
於範例13，範例8的裝置的該欠疊為至少2奈米。
於範例14，範例8的裝置的緩衝層的矽鍺包含與該通道的該鍺相同的晶格常數。
於範例15，範例8的裝置的該電晶體裝置包含p型電晶體裝置。
範例15為一種方法，包含：形成電晶體裝置的通道在基板上；形成第一鈍化層於在該通道的一側上的基板的表面上，及第二鈍化層在該通道的相對側上；形成閘極堆疊在該第一鈍化層和該第二鈍化層之間的該通道上；及形成源極在該通道和該第一鈍化層之間的該基板上，及汲極在該通道和該第二鈍化層之間的該基板上。
於範例17，範例16的方法更包含形成第一間隔物在該第一鈍化層上，及第二間隔物在該第二鈍化層上。
於範例18，範例16的方法的形成該第一鈍化層和該第二鈍化層包含磊晶生長材料。
於範例19，範例18的方法的該材料包含矽。
於範例20，範例16的方法的該通道包含鍺。
上述的說明的實施例的描述，包含於摘要中敘述的，無意窮盡或限制本發明於特定的揭示的精確形式。雖然特定實施例及例子於此處為了說明的目的敘述，在範疇內的多樣的均等修改是可能的，只要可為所屬技術領域中具有通常知識者所理解。
根據上述詳細的敘述，可對本發明作出這些修改。用於之後的申請專利範圍的詞語不應被解釋為限制本發明至揭示於說明書及申請專利範圍中的特定的實施例。而是，發明的範疇應完全由之後的申請專利範圍決定，其根據被建立的申請專利範圍解釋原則而解釋。

Claims (20)

  1. 一種裝置，包含：電晶體裝置，包含通道，該通道設置在源極和汲極之間的基板上，閘極電極設置在該通道上，其中該通道包含在該源極和該汲極之間的長度尺度大於該閘極電極的長度尺度，使得有欠疊於該閘極電極的邊緣和相對於該源極和該汲極的各者的該通道的邊緣之間，其中該欠疊被鈍化。
  2. 如請求項第1項的裝置，其中該通道包含鍺。
  3. 如請求項第1項的裝置，其中該欠疊被以矽鈍化。
  4. 如請求項第3項的裝置，其中該矽具有3埃至9埃的厚度。
  5. 如請求項第1項的裝置，更包含在該欠疊上的側壁間隔物。
  6. 如請求項第1項的裝置，其中該欠疊為至少2奈米。
  7. 如請求項第1項的裝置，其中該電晶體裝置包含p型電晶體裝置。
  8. 一種裝置，包含：p型電晶體裝置，包含：通道，包含在源極和汲極之間的鍺，該源極和該汲極的各者由欠疊從該通道分開；鈍化層，在該欠疊上；及閘極堆疊，在該通道上，該閘極堆疊包含閘極介電質及閘極電極。
  9. 如請求項第8項的裝置，其中該鈍化層為矽。
  10. 如請求項第8項的裝置，更包含在該欠疊上的介電質間隔物。
  11. 如請求項第10項的裝置，其中該介電質間隔物接觸該閘極電極的側壁。
  12. 如請求項第8項的裝置，其中該通道及該欠疊包含突出於該基板之上的相對的側壁，且該鈍化層與該側壁一致。
  13. 如請求項第8項的裝置，其中該欠疊為至少2奈米。
  14. 如請求項第8項的裝置，其中緩衝層的矽鍺包含與該通道的該鍺相同的晶格常數。
  15. 如請求項第8項的裝置，其中該電晶體裝置包含p型電晶體裝置。
  16. 一種方法，包含：形成電晶體裝置的通道在基板上；形成第一鈍化層於在該通道的一側上的基板的表面上，及第二鈍化層在該通道的相對側上；形成閘極堆疊在該第一鈍化層和該第二鈍化層之間的該通道上；及形成源極在該通道和該第一鈍化層之間的該基板上，及汲極在該通道和該第二鈍化層之間的該基板上。
  17. 如請求項第16項的方法，更包含形成第一間隔物在該第一鈍化層上，及第二間隔物在該第二鈍化層上。
  18. 如請求項第16項的方法，其中形成該第一鈍化層和該第二鈍化層包含磊晶生長材料。
  19. 如請求項第18項的方法，其中該材料包含矽。
  20. 如請求項第16項的方法，其中該通道包含鍺。
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